JPH09507948A - 同期式ｎａｎｄ型ｄｒａｍアーキテクチャ - Google Patents

同期式ｎａｎｄ型ｄｒａｍアーキテクチャ

Info

Publication number
JPH09507948A
JPH09507948A JP8519052A JP51905296A JPH09507948A JP H09507948 A JPH09507948 A JP H09507948A JP 8519052 A JP8519052 A JP 8519052A JP 51905296 A JP51905296 A JP 51905296A JP H09507948 A JPH09507948 A JP H09507948A
Authority
JP
Japan
Prior art keywords
data
signal
memory
address
bank
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8519052A
Other languages
English (en)
Inventor
ザガー，ポール
Original Assignee
マイクロン、テクノロジー、インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン、テクノロジー、インコーポレーテッド filed Critical マイクロン、テクノロジー、インコーポレーテッド
Publication of JPH09507948A publication Critical patent/JPH09507948A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G11C11/4045—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell using a plurality of serially connected access transistors, each having a storage capacitor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 集積回路メモリ素子がＮＡＮＤ構造化されたメモリセルの２つのバンクと、制御信号、アドレス信号、データ信号を同期して保持するためのクロック入力とを有する。ＮＡＮＤ構造中のメモリビットを順次アクセスし、復元する時間遅延を、二重バンクアーキテクチャおよび同期タイミングを用いてマスクする。ＮＡＮＤ構造化されたメモリセルによって大容量メモリ素子のための極めて密なメモリアレイが得られる。同期ワード線発生器を駆動する入力クロック信号によってアレイの高速アクセスが簡単になる。ランダム・アクセス記憶レジスタのセットがアレイからのデータを一時的に記憶して、各メモリバンクからの全ページのデータを高速ページアクセスする。１つのバンクをアクセスするのと同時に、他のバンクの行を開いたり、閉じたりすることができることによって、無制限の数の高速順次データアクセスを行うことが可能になる。

Description

【発明の詳細な説明】 同期式ＮＡＮＤ型ＤＲＡＭアーキテクチャ 本発明は、データの読出しアクセスおよび書込みアクセスを高速で行う、高密 度データメモリ素子を得るために設計された集積回路メモリ素子アーキテクチャ に関するものである。 より速く、より高い密度のランダム・アクセス・メモリ集積回路に対する需要 が絶えず存在している。この需要に応えるための探求において、標準的なＤＲＡ Ｍアーキテクチャの代わりをする数多くのアーキテクチャが提案されている。不 幸なことに、より高い密度に対する要求と、より高い速度に対する要求とは相反 するものであることが広く証明されている。データの流れを加速する回路はメモ リ素子の面積を広くする傾向があり、そうするとコストがかさむことになる。高 速素子のコストが上昇するとそのような素子の広範囲な使用が妨げられ、したが って、限られた量しか製造されていない。製造量がこのように限られているため にコストの低減が妨げられる。コスト低減は、通常、大量生産に伴う製造の改良 と効率化によって達成できるものである。超高密度素子アーキテクチャはアレイ 中のデータをアクセスするために複雑なタイミング信号シーケンスをしばしば必 要とする。それらの複雑なシーケンスはアクセス時間にオーバヘッドを附加して 比較的遅い素子を生ずる。それらのアーキテクチャに関連する速度の不利益のた めに、それらの素子の広範な使用が同様に妨げられてきた。製造コストおよび使 用の容易さの面で標準ＤＲＡＭと競合できる高速、高密度メモリ素子に対する需 要が依然として存在している。 高密度かつ高速アクセスを達成するために同期式ＮＡＮＤ型ダイナミック・メ モリセルが用いられている。行アクセスおよびプリチャージタイムをマスクする ことによって、連続順次アクセスを行うために二重バンク・アーキテクチャを用 いる。クロック入力信号を用いるとアレイにおけるデータの読出しおよび復元の ためのワード線発生回路の設計が大幅に簡単になる。アレイからのデータを高速 ランダム・アクセス・レジスタに一時的に保持することによって、ランダム・ペ ージ・モード型アクセスで、または集積化した列アドレス・カウンタを使用する ことによって順次に、データをその部分から迅速に読出すことができる。クロッ ク信号による同期データ入力／出力がメモリと外部回路の間のインタフェースが 簡単になって、ランダム・アクセス・レジスタと入力／出力バッファの間の高速 データパイプラインを設けることができるようにされる。プログラム可能なバー スト長さカウンタを含めて、所定数のインタリーブしたデータのアクセスまたは 所定数のリニヤ・データアクセスを行えるようにすることができる。 添付した請求の範囲、特定の実施例についての詳細な説明、および添付図面を 参照することによって、本発明の諸特徴および諸目的ならびに諸利点は最も良く 理解されるであろう。 第１図は本発明の一実施例に従ったメモリ素子の電気的概略図である。 第２図は本発明の別の実施例に従ったメモリ素子の電気的概略図である。 第３図は第１図に示す本発明の実施例に従って設計したメモリ素子の読出し動 作のタイミング図である。 第４図は第１図に示す本発明の実施例に従って設計したメモリ素子の書込み動 作のタイミング図である。 第５図は第２図に示す本発明の実施例に従って設計したメモリ素子の読出し動 作のタイミング図である。 第６図は本発明の別の実施例に従って設計したメモリ素子の概略図である。 第１図を参照して、１００メガヘルツ１６メガビット同期式ＮＡＮＤ型ダイナ ミックメモリ素子がクロック信号入力ノード１０と、ノード２０、３０および４ ０とを有する。入力ノード１０は入力ラッチ５０、６０、７０、および８０に接 続されており、クロック信号を受ける。ノード２０は入力ラッチ５０と６０に接 続されており、アドレス信号を受ける。ノード３０はラッチ７０に接続されてお り、データ信号を受ける。ノード４０はラッチ７０に接続されており、制御信号 を受ける。ノード２０が受けたアドレス信号をラッチ５０と６０にラッチし、ノ ード３０が受けたデータ信号をラッチ７０にラッチし、ノード４０が受けた制御 信号をラッチ８０にラッチするためにクロック信号が用いられる。行アドレスラ ッチ５０は行アドレスをノード９０に発生する。行アドレスおよびノード１００ におけるラッチされた制御信号とともに、クロック信号はワード線発生器１１０ への入力として用いられる。メモリ中の行をアクセスするためにコマンドが制御 ノード４０に受けられると、ワード線発生器は一連のワード線１２０、１２２、 １２４および１２６を起動する。それらのワード線は記憶素子１４０、１４２、 １４４および１４６に記憶されているデータを順次アクセスするアクセス素子１ ３０、１３２、１３４および１３６を順次作動させる。希望によっては、隣接す るＮＡＮＤ構造の間にダミーアクセス素子１４８と１４９を置く。ＮＡＮＤ構造 列の終わりで、ダミー素子を基準電圧または電源電圧に結合することができる。 記憶素子から読出されたデータは、ビット線１５２を基準として用いてビット線 １５０で検出する。検出増幅器１５４がビット線１５２と１５４における差信号 を増幅する。記憶素子から読出されて、センスアンプで増幅されたデータが、そ の後でレジスタ１５６に保持される。レジスタ１５６は列アドレス復号器／カウ ンタ１６０を介してアクセスできる。その復号器／カウンタは最初のアドレスを 列アドレスラッチ６０から受ける。バーストモデム動作では、クロック信号は列 アドレスカウンタ１６０を各クロック信号ごとに、またはそれの倍数ごとに進ま せる。列アドレスは直線的なパターンで進ませることができ、またはインタリー ブされたパターンで進ませることができる。各列アドレスはレジスタ１５６から のデータのワードを選択する。レジスタ１５６からのデータはデータ読出しサイ クルのために出力バッファ７０に保持される。 メモリサイクルが終わると、単一アクセスまたはバースト・アクセスで、コマ ンドが送られて開かれている行を閉じる。開かれている行というのは、その中で はワード線が起動状態にあり、行からのデータをアクセスするために利用できる ような行のことである。閉じられている行というのは、その中ではワード線が起 動させられていない状態にあり、データがメモリセルに記憶されているような行 のことである。行を閉じるために、レジスタ１５６からのデータがビット線１５ ０へ順次送り返されて、記憶素子に記憶される。ワード線１２０、１２２、１２ ４および１２６は逆の順序で起動を解除させられて、復元されたデータを適切な 記憶素子に捕らえる。この図は、本発明の機能を示すために、おのおの４ビット の２つのＮＡＮＤメモリ構造１６２と１６４だけを示している。実際の１６メガ ビット素子は、４ビットのデータをおのおの記憶できる４００万個を超えるＮＡ ＮＤ構造で製造される。多数のＮＡＮＤ構造はアレイの１つの次元の共通ビット 線を共用し、多数のＮＡＮＤ構造は他の次元の共通ワード線を共用する。ｐチャ ネル・アクセス素子を起動するアクティブ・ロウワード線信号を要する４ビット のＮＯＲ型メモリセルを使用することもできる。また、ＮＡＮＤメモリセルまた はＮＯＲメモリセルごとに４ビットが存在すること、という要求はない。単一ビ ットより大きい他のセル容量を使用できる。その場合にはアクセス・コマンドに 応答して発生される順次ワード線の数はＮＡＮＤメモリセル構造またはＮＯＲメ モリセル構造におけるビットの数に等しい。 第２図は、ＮＡＮＤ構造にしたダイナミックメモリ素子の２つのバンク１７０ 、１７２を有する本発明の他の実施例を示す。２つのバンクに加えて、レジスタ １５６、１５８の２つのセットがある。各メモリバンクに１つのレジスタがある 。第１図と第２図の間で同様な機能の素子は対応する素子番号を持つ。メモリバ ン クの詳細は示していない。第２図のメモリ素子は第１図の素子と同様に動作する が、ある利点を有する。第２図の２つのバンクは、他のバンクでデータがアクセ スされている間に、１つのバンクにおける行を開いたり閉じたりできるようにす ることによって、データを連続アクセスする。たとえば、バンク１でバースト読 出しサイクルを開始することができる。バンク１からデータがバーストされてい る間は、バンク２の行を開くためのコマンドはバンク１のバースト読出しを妨害 しない。バンク２のバースト読出しを行うためのコマンドはバンク１のバースト 読出しを終わらせ、バンク２からデータを提供する。バンク２からデータがバー ストされている間は、バンク１に開かれている行を閉じ、他の行を開くことを命 令することができ、しかも、この動作中はバンク２からのデータの流れが妨害さ れることはない。その後でバンク１からのバースト読出しを行うことができ、そ の読出しがバンク２の読出しを終わらせる。このようにしてバンクをインタリー ブすると、メモリ素子の妨害無しの高速データアクセスが行われる。 第３図は第１図のメモリ素子の、バースト長さ４の読出しサイクル中の、同期 動作を示すタイミング図である。参照のために各クロックパルスに番号をつけて いる。１００メガヘルツ素子のこの例では、クロックパルスの間の時間は１０ナ ノ秒である。時刻ｔ＝１では、メモリの行を開くコマンドが制御ラッチに保持さ れ、行アドレスが行アドレス・ラッチに保持される。時刻ｔ＝２では、最初のワ ード線が起動される。第２のワード線ないし第４のワード線は連続するクロック パルスで起動される。各ワード線が起動されてから１クロック期間後に、そのワ ード線に関連するデータがビット線からレジスタに保持される。開くコマンドを 受けてから５クロックサイクル後は、全てのワード線データをレジスタで利用で きる。開くコマンドを受けてから４クロックサイクル後またはそれ以上のクロッ クサイクルの後は、素子は読出しコマンドおよび列アドレスを受ける用意ができ ている。読出しコマンドで受けた列アドレスに対応する最初のデータワードは、 読出しコマンドに続くクロックサイクルの後、この場合には時刻ｔ＝６、で出力 バッファを流れる。次のクロックパルスでは、ｔ＝７、最初に読出されたデータ ワードは素子の出力ピンで有効であり、次に読出されたデータワードが出力バッ ファに保持される。引き続くデータワードを引き続くクロックパルスで使用でき る。時刻ｔ＝９では、開かれている行を閉じるためにコマンドが受けられる。時 刻ｔ＝１０では、第４のワード線が閉じられてビット線に関連するレジスタから のそのビット線におけるデータをメモリセルに捕らえる。また時刻ｔ＝１０では 、最後の有効な読出されたデータワードを素子の出力ピンで利用でき、時刻ｔ＝ １１の前に出力がオフにされる。時刻ｔ＝１１では、第３のワード線が閉じられ て、第３のデータレジスタからのビット線におけるデータを４セルＮＡＮＤ構造 の第３のメモリセルに捕らえる。時刻ｔ＝１２および１３ではワード線２と１が 閉じられて、レジスタ２と１からデータを順次伝えるビット線からのデータを捕 らえる。時刻ｔ＝１３ではレジスタからの全てのデータがメモリセルに復元され て、行は閉じられる。 第４図は、第１図のメモリ素子の、バースト長さ４の書込みサイクルにおける 、同期動作を示すタイミング図である。参照のために各クロックパルスに番号を つけている。１００メガヘルツ素子のこの例では、クロックパルスの間の時間は １０ナノ秒である。時刻ｔ＝１では、メモリの行を開くコマンドが制御ラッチに 保持され、行アドレスが行アドレス・ラッチに保持される。時刻ｔ＝２では、最 初のワード線が起動される。第２のワード線ないし第４のワード線は連続するク ロックパルスで起動される。各ワード線が起動されてから１クロック期間後に、 そのワード線に関連するデータがビット線からレジスタに保持される。開くコマ ンドを受けてから５クロックサイクル後は、全てのワード線データをレジスタで 利用できる。開くコマンドを受けてから４クロックサイクル後またはそれ以上の クロックサイクルの後は、素子は書込みコマンドおよび列アドレスを受ける用意 ができている。書込みコマンドで受けた列アドレスに対応する最初のデータワー ドは、書込みコマンドのクロック、この場合には時刻ｔ＝５、でデータバッファ に保持される。次のクロックサイクル、ｔ＝６、では最初の書込みデータワード が列アドレスに対応する適切なレジスタに保持される。また時刻ｔ＝６では、メ モリからのデータワードの最後のものがレジスタに保持される。アレイからの最 後のデータが目標とするレジスタと同じレジスタを最初の書込みデータが目標と する場合には、書込みデータが優先権を持ち、アレイデータはそのレジスタに保 持されることを阻止される。そうでない場合には、書込みデータは他のレジスタ の１つにデータを上書きする。引き続くデータワードは引き続くクロックパルス でレジスタに保持される。時刻ｔ＝９では、開かれている行を閉じるためにコマ ンドが受けられる。また時刻ｔ＝９では、最後の書込みデータワードカルジスタ に保持される。時刻ｔ＝１０ないしｔ＝１３では、ワード線が逆の順序で閉じら れて、第３図のバースト読出しの場合におけるように、レジスタからのデータを ＮＡＮＤ構造に捕らえる。時刻ｔ＝１３ではレジスタからの全てのデータがメモ リセルに復元されて、行は閉じられる。 第５図は、第２図のメモリ素子の、二重バンク連続バースト読出しを示すタイ ミング図である。時刻ｔ＝１では、ワード線ＷＬ１１ないしＷＬ１４が高く、バ ンク１の行が開かれる。また時刻ｔ＝１では、バンク１のバースト読出しが進行 しており、データワードが引き続くクロックサイクルで出力されている。時刻ｔ ＝２では、バンク２の行を開くためのコマンドが受けられる。時刻ｔ＝２から時 刻ｔ＝７までは、バンク２からのデータがアクセスされ、レジスタに保持される 。時刻ｔ＝６では、バンク２からのバースト読出しを行うためにコマンドが受け られる。バンク２に対するこの読出しコマンドは１クロックの待ち時間でバンク １の読出しを終了させる。時刻ｔ＝７では、バンクからの最後の有効な読出しデ ータを素子出力ピンで使用できる。時刻ｔ＝８では、バンク２から最初の読出し デ ータを使用できる。また時刻ｔ＝８では、バンク１を閉じるためのコマンドが受 けられる。時刻ｔ＝８から時刻ｔ＝１２までは、バンク２からデータが読出され ている間に、バンク１のためのデータがレジスタからメモリセルに復元される。 時刻ｔ＝１４では、バンク１の他の行を開くためにコマンドが受けられる。この ようにして、クロック周波数に対応する高いデータ伝送速度でメモリからのデー タの連続した流れを実現できる。 第４図のタイミング図で詳細に示すように二重バンク連続書込みサイクルが行 われ、バンクの切替えが第５図に詳しく示すようにして行われる。 第６図は本発明の更に他の実施例を示す。第６図において、ＮＡＮＤメモリセ ル２０２の二次元アレイ２００がアレイの１つの次元に沿って共通ビット線２０ ４を共用し、多重ＮＡＮＤセルのビット記憶場所２０６がアレイの他の次元に沿 って共通ワード線２０８を共用する。各ビット線はメモリアレイと２ポート・デ ータレジスタ２１０の間でデータを双方向に伝える。メモリアレイと２ポート・ データレジスタ２１０の間のデータ転送は直列に行われる。２ポート・データレ ジスタとデータラッチ２１４の間のデータ転送速度を最適にするために、２ポー ト・データレジスタとデータラッチの間にパイプライン・レジスタ２１２を希望 によっておくことができる。データラッチと２ポート・データレジスタの間のデ ータ転送はランダムなアクセスのやり方で行われ、２ポート・データレジスタの アドレスが列アドレス・カウンタ２１６によって供給される。 動作時には、ワード線発生器２１８はクロック信号をノード２２０に受け、行 アドレスをノード２２２に受け、制御信号をノード２２４に受け、行アドレスに よって決定される場所におけるメモリセル構造中のワード線の数に対応するワー ド線２２６の列を起動する。各ワード線が起動されるにつれて、対応する各メモ リセルからのデータビットが２ポート・データレジスタに記憶される。各メモリ セルからのデータは、ワード線が起動される引き続く各クロックパルスごとに、 各セルから１ビットずつ２ポート・データレジスタに直列に転送される。 読出しサイクルでは、２ポート・データレジスタからのデータは列アドレス・ カウンタからのアドレスに従ってランダムにアクセスされる。２ポート・データ レジスタからのデータはクロック制御されつつパイプライン・レジスタに入力さ れ、その後でデータラッチに入力される。バースト読出し動作では、順次列アド レスからのデータが、パイプライン中の段の数と、２ポート・データレジスタの 数と、出力ラッチの数とに対応する待ち時間の後で、データラッチを介して引き 続くクロック間隔で出力される。パイプライン・レジスタは多数の段を含むこと ができる。それらの段のいくつか、または全てをメモリアレイと２ポート・デー タレジスタの間に交互に置くことができる。 書込みサイクルでは、データはデータラッチに保持され、その後でパイプライ ンを介して２ポート・データレジスタに入力され、または、データラッチと２ポ ート・データレジスタの間にパイプライン段が存在しなければ、データラッチか ら２ポート・データレジスタに直接入力される。多数のデータワードを引き続く クロック間隔で２ポート・データレジスタに書込むことができる。 メモリアレイ中の行を閉じるコマンドを受けると、適切なデータが２ポート・ データレジスタからメモリセルに転送された後で、ワード線発生器は各ワード線 を逆の順序で閉じる。閉じるコマンドを受ける時と最初の行ラインを動作させな くする時の間には、２ポート・データレジスタとメモリアレイの間にパイプライ ン・レジスタが存在する場合に、遅延を求められることがある。 本発明のこの実施例についての説明では１つのデータラッチについて触れた。 しかし、データラッチは分離した入力ラッチと出力ラッチまたは双方向ラッチを 含むことができる。本発明のこの特定の実施例は、第２図を参照して説明した二 重バンクメモリ素子にも適合できる。多重バンクメモリ素子では、多数の２ポー ト・データレジスタが求められるが、それらは２ポート・データレジスタとデー タラッチの間で共通パイプライン・レジスタを共用できる。 特定の実施例について本発明を説明したが、他の実施例も可能であり、それら の実施例は当業者にとって明らかであろう。たとえば、本発明のメモリセルは４ ビットＮＡＮＤ構造に限定されるものではない。データアクセスのために多数の ワード線を要する、１ビットより大きい容量を持つ任意のＮＡＮＤ型メモリセル 構造、またはＮＯＲ型メモリセル構造を応用できる。更に、引き続くクロックサ イクルで連続するワード線を起動させるのではなくて、ワード線の起動のために 多数のクロックサイクルを求めることができる。本発明の範囲および意図から外 れることなしに、図示したタイミング図や装置の略図から他のやり方で大きく異 ならせることも可能である。したがって、本発明は説明した特定の機能や素子に 限定されるものではない。本発明の範囲は添付した請求の範囲によって、および 均等な原理に従って定めることを意図するものである。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，Ｕ Ｇ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，Ｂ Ｙ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ， ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，Ｌ Ｖ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ， ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims (1)

  1. 【特許請求の範囲】 １． ａ）クロック信号を受けるためのクロックノードと、 ｂ）このクロックノードに接続されて、アドレス信号と、データ信号と、制御 信号とをクロック入力信号に同期してメモリ素子に保持するための複数のラッチ と、 ｃ）前記クロックノードおよびメモリ素子の出力ノードに接続され、制御信号 に応答して、およびクロック信号に同期して出力信号を出力ノードに保持するた めのデータラッチと、 ｄ）複数のワード線と、 ｅ）それら複数のワード線に接続され、制御信号とアドレス信号に応答して前 記複数のワード線を順次起動するワード線起動回路と、 ｆ）前記複数のワード線とビット線に接続されるＮＡＮＤ構造化されたメモリ セルと、 ｇ）ビット線に接続されるセンスアンプと、 ｈ）このセンスアンプと前記データラッチに接続される複数のランダム・アク セス記憶レジスタと、 を備えた集積回路メモリ素子。 ２． 請求の範囲１記載のメモリ素子であって、前記複数のランダム・アクセ ス記憶レジスタが静止ランダム・アクセス記憶セルを備えているメモリ素子。 ３． 請求の範囲１記載のメモリ素子であって、前記ＮＡＮＤ構造化されたメ モリセルは、ＮＡＮＤ構造化されたメモリセルの複数の行および複数の列を含む ＮＡＮＤ構造化されたメモリセルのアレイの１つであり、前記複数のランダム・ アクセス記憶レジスタは複数の行の１つの行中の各データビットのためのレジス タを含んでいるメモリ素子。 ４． 請求の範囲１記載のメモリ素子であって、クロック信号と、制御信号と 、アドレス信号とに応答して、アドレス信号によって指定されたアドレスに対応 する前記ランダム・アクセス記憶レジスタ内の場所を選択し、その場所にデータ の読出しおよび書込みを行う列アドレス復号回路を更に備えたメモリ素子。 ５． 請求の範囲１記載のメモリ素子であって、前記列アドレス復号回路は、 ａ）アドレス信号から場所を受けるための回路と、 ｂ）クロック信号に応答して場所を進ませることによって、データの読出しお よび書込みのための、前記ランダム・アクセス記憶レジスタ内の他の場所を選択 するための回路と、 を更に備えたメモリ素子。 ６． 請求の範囲１記載のメモリ素子であって、制御信号とクロック信号が初 めと終りを持つアクセスサイクルを決定し、前記ワード線起動回路は、 アクセスサイクルの開始に応答して、ワード線列を最下位から最上位まで起動 し、かつアクセスサイクルの終了に応答して、ワード線列を最上位から最下位ま で起動する手段、 を更に備えているメモリ素子。 ７． ａ）クロック信号を受けるためのクロックノードと、 ｂ）クロック信号の遷移に応答してアドレス信号と、データ信号と、制御信号 とをそれぞれ保持するために前記クロックノードにおのおの接続されるアドレス ラッチ、データラッチおよび制御ラッチと、 ｃ）前記クロックノードに接続される出力ラッチと、 ｄ）第１の複数のワード線および第２の複数のワード線と、 ｅ）前記第１の複数のワード線に接続され、かつ第１のビット線に接続される ＮＡＮＤ構造化されたメモリセルの第１のバンクと、 ｆ）前記第２の複数のワード線に接続され、かつ第２のビット線に接続される ＮＡＮＤ構造化されたメモリセルの第２のバンクと、 ｇ）前記制御ラッチと、前記アドレスラッチと、前記第１の複数のワード線と に接続され、制御信号と、アドレス信号と、クロック信号とに応答して、前記第 １の複数のワード線の列を起動する第１のワード線起動回路と、 ｈ）前記制御ラッチと、前記アドレスラッチと、前記第２の複数のワード線と に接続され、制御信号と、アドレス信号と、クロック信号とに応答して、前記第 ２の複数のワード線の列を起動する第２のワード線起動回路と、 ｉ）前記第１のビット線と、前記データラッチと、前記アドレスラッチと、前 記出力ラッチとに接続される第１の複数のランダム・アクセス記憶レジスタと、 ｊ）前記第２のビット線と、前記データラッチと、前記アドレスラッチと、前 記出力ラッチとに接続される第２の複数のランダム・アクセス記憶レジスタと、 を備えた集積回路メモリ素子。 ８． 請求の範囲７記載のメモリ素子であって、前記メモリセルの第１のバン クからの第１のデータを、前記第２のデータが前記第２の複数のランダム・アク セス記憶レジスタから前記メモリセルの第２のバンクに記憶されている間に、前 記第１の複数のランダム・アクセス記憶レジスタからアクセスできるメモリ素子 。 ９． ａ）クロック信号を受けるためのクロックノードと、 ｂ）直列接続された複数の記憶セルアクセス素子をおのおの有する直列アクセ スメモリ素子のアレイであって、そのアレイは第１の次元と第２の次元を有する 、直列アクセスメモリ素子のアレイと、 ｃ）このアレイの第１の次元に沿う各直列アクセスメモリ素子内の複数の記憶 アクセス素子の１つにおのおのが接続される複数のワード線と、 ｄ）複数のビット線と、 ｅ）前記アレイに接続される直列ポートと、ランダム・アクセス・ポートとを 備える２ポート・データレジスタと、 ０００メモリ素子の外部アクセス点と、前記２ポート・データレジスタのランダ ム・アクセス・ポートとに接続されるデータラッチと、 を備え、前記アレイの第１の次元に沿う各直列アクセスメモリ素子に対する前記 複数のビット線の１ビット線が、前記アレイの第２の次元に沿う各直列アクセス メモリ素子に接続され、 前記データラッチは、２ポート・データレジスタからのデータをクロック信号 と同期して前記データラッチに保持する、データを記憶するためのメモリ素子。 １０． 請求の範囲９記載のメモリ素子であって、前記２ポート・データレジ スタと前記データラッチの間に電気的に介在させられるパイプライン・データレ ジスタを更に備えたメモリ素子。 １１． 請求の範囲９記載のメモリ素子であって、クロック信号に応答してワ ード線列を同期して起動するためのワード線起動回路を更に備えたメモリ素子。 １２． 請求の範囲９記載のメモリ素子であって、 アドレスおよびデータをアクセスするためのコマンドに応答して、クロック信 号と同期してデータを順次アクセスするために、クロック信号と同期してメモリ 素子内のアドレスを増加するためのアドレスカウンタ、 を更に備えたメモリ素子。 １３． ａ）周期的クロック信号を受けるためのクロック信号入力ノードと、 ｂ）制御信号を受けるための制御信号入力ノードと、 ｃ）アドレス信号を受けるためのアドレス信号入力ノードと、 ｄ）複数のワード線と、 ｅ）アドレス信号および制御信号に応答して前記複数のワード線の列を起動お よび非起動状態にするための機構と、 を備え、前記複数のワード線の列が周期的クロック信号と同期して起動され、お よび非起動状態にされる、同期ワード線起動回路。 １４． ＮＡＮＤ構造化されたメモリセルのアレイと、クロック信号、制御信 号およびアドレス信号を受けるための入力ノードとを有するメモリ素子内のデー タを高速アクセスする方法であって、 ａ）アレイのワード線の列を起動して、ＮＡＮＤ構造化されたメモリセルから の複数のデータビットをビット線に順次転送することと、 ｂ）複数のデータビットを記憶レジスタに記憶することと、 ｃ）クロック信号と、制御信号と、アドレス信号とに応答して、記憶レジスタ からの複数のデータビットの第１のデータビットをアクセスすることと、 ｄ）クロック信号に応答してアドレスカウンタを進めて第２のデータビットを アクセスすることと、 ｅ）記憶レジスタからの複数のデータビットの第２のビットをアクセスするこ とと、 ｆ）記憶レジスタから複数のデータビットをビット線へ転送することと、 ｇ）メモリセルのアレイのワード線列を非起動状態にすることと、 を備えるメモリ素子内のデータを高速アクセスする方法。 １５． ＮＡＮＤ構造化されたメモリセルのアレイと、クロック信号、制御信 号およびアドレス信号を受けるための入力ノードとを有するメモリ素子内のデー タを高速アクセスする方法であって、 ａ）ＮＡＮＤ構造化されたメモリセルの第１のバンクの第１のワード線列を起 動することと、 ｂ）クロック信号と、制御信号と、アドレス信号とに応答して、ＮＡＮＤ構造 化されたメモリセルの第１のバンクからの第１のデータワードをアクセスするこ とと、 ｃ）アドレスカウンタを進ませることと、 ｄ）ＮＡＮＤ構造化されたメモリセルの第１のバンクからの第２のデータワー ドをアクセスすることと、 ｅ）ＮＡＮＤ構造化されたメモリセルの第１のバンクからの第１のデータワー ドがアクセスされている間に、ＮＡＮＤ構造化されたメモリセルの第２のバンク の第１のワード線列を起動することと、 ｆ）クロック信号と、制御信号と、アドレス信号とに応答して、ＮＡＮＤ構造 化されたメモリセルの第２のバンクからの第３のデータワードをアクセスするこ とと、を備えるメモリ素子内のデータを高速アクセスする方法。 １６． 請求の範囲１５記載の方法であって、 ＮＡＮＤ構造化されたメモリセルの第２のバンクからの第３のデータワードが アクセスされている間に、ＮＡＮＤ構造化されたメモリセルの第１のバンク内の ワード線列を非起動状態にすること、 を更に備える方法。 １７． 請求の範囲１６記載の方法であって、 ＮＡＮＤ構造化されたメモリセルの第２のバンクからの第４のデータワードを アクセスしている間に、ＮＡＮＤ構造化されたメモリセルの第１のバンク内の第 ３のワード線列を起動すること、 を更に備える方法。 １８． ＮＡＮＤ構造化されたメモリセルのアレイと、クロック信号、制御信 号およびアドレス信号を受けるための入力ノードとを有するメモリ素子内のデー タを高速アクセスする方法であって、 ａ）ＮＡＮＤ構造化されたメモリセルの第１のバンク内の第１のワード線列を 起動することと、 ｂ）起動された第１のワード線列と、クロック信号と、制御信号と、アドレス 信号とに応答して、ＮＡＮＤ構造化されたメモリセルの第１のバンクからの第１ のデータワードをアクセスすることと、 ｃ）第１のワード線列を非起動状態にすることと、 ｄ）第１のワード線列が非起動状態にされている間に、ＮＡＮＤ構造化された メモリセルの第２のバンク内の第２のワード線列を起動することと、 ｅ）起動された第２のワード線列と、クロック信号と、制御信号と、アドレス 信号とに応答して、ＮＡＮＤ構造化されたメモリセルの第２のバンクからの第２ のデータワードをアクセスすることと、 を備えるメモリ素子内のデータを高速アクセスする方法。 １９． 請求の範囲１８記載の方法であって、 クロック信号に応答してメモリ素子内のアドレスを増して、ＮＡＮＤ構造化さ れたメモリセルのバンクの１つからの第３のデータワードをアクセスすること、 を更に備える方法。
JP8519052A 1994-12-01 1995-11-30 同期式ｎａｎｄ型ｄｒａｍアーキテクチャ Pending JPH09507948A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/348,552 US5513148A (en) 1994-12-01 1994-12-01 Synchronous NAND DRAM architecture
US08/348,552 1994-12-01
PCT/US1995/015558 WO1996017355A1 (en) 1994-12-01 1995-11-30 A synchronous nand dram architecture

Publications (1)

Publication Number Publication Date
JPH09507948A true JPH09507948A (ja) 1997-08-12

Family

ID=23368520

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8519052A Pending JPH09507948A (ja) 1994-12-01 1995-11-30 同期式ｎａｎｄ型ｄｒａｍアーキテクチャ

Country Status (8)

Country Link
US (2) US5513148A (ja)
EP (2) EP0744073B1 (ja)
JP (1) JPH09507948A (ja)
KR (1) KR100206063B1 (ja)
AT (1) ATE216529T1 (ja)
AU (1) AU4290296A (ja)
DE (2) DE69526431T2 (ja)
WO (1) WO1996017355A1 (ja)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6804760B2 (en) 1994-12-23 2004-10-12 Micron Technology, Inc. Method for determining a type of memory present in a system
US6525971B2 (en) * 1995-06-30 2003-02-25 Micron Technology, Inc. Distributed write data drivers for burst access memories
US5610864A (en) 1994-12-23 1997-03-11 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US5526320A (en) * 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
US5682354A (en) * 1995-11-06 1997-10-28 Micron Technology, Inc. CAS recognition in burst extended data out DRAM
US5668773A (en) * 1994-12-23 1997-09-16 Micron Technology, Inc. Synchronous burst extended data out DRAM
US5640364A (en) * 1994-12-23 1997-06-17 Micron Technology, Inc. Self-enabling pulse trapping circuit
US5675549A (en) * 1994-12-23 1997-10-07 Micron Technology, Inc. Burst EDO memory device address counter
US5630096A (en) * 1995-05-10 1997-05-13 Microunity Systems Engineering, Inc. Controller for a synchronous DRAM that maximizes throughput by allowing memory requests and commands to be issued out of order
US5729504A (en) * 1995-12-14 1998-03-17 Micron Technology, Inc. Continuous burst edo memory device
US7681005B1 (en) 1996-01-11 2010-03-16 Micron Technology, Inc. Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation
US6243768B1 (en) 1996-02-09 2001-06-05 Intel Corporation Method and apparatus for controlling data transfer between a synchronous DRAM-type memory and a system bus
US5926828A (en) * 1996-02-09 1999-07-20 Intel Corporation Method and apparatus for controlling data transfer between a synchronous DRAM-type memory and a system bus
US6009038A (en) * 1996-05-31 1999-12-28 United Microelectronics Corporation Addressing unit
JPH09320269A (ja) * 1996-05-31 1997-12-12 Nippon Steel Corp アドレス装置
JPH1011966A (ja) * 1996-06-27 1998-01-16 Mitsubishi Electric Corp 同期型半導体記憶装置および同期型メモリモジュール
US6981126B1 (en) 1996-07-03 2005-12-27 Micron Technology, Inc. Continuous interleave burst access
US6401186B1 (en) 1996-07-03 2002-06-04 Micron Technology, Inc. Continuous burst memory which anticipates a next requested start address
US5784705A (en) * 1996-07-15 1998-07-21 Mosys, Incorporated Method and structure for performing pipeline burst accesses in a semiconductor memory
US5937204A (en) * 1997-05-30 1999-08-10 Helwett-Packard, Co. Dual-pipeline architecture for enhancing the performance of graphics memory
US5909225A (en) * 1997-05-30 1999-06-01 Hewlett-Packard Co. Frame buffer cache for graphics applications
US6002412A (en) * 1997-05-30 1999-12-14 Hewlett-Packard Co. Increased performance of graphics memory using page sorting fifos
KR100295641B1 (ko) * 1998-01-23 2001-08-07 김영환 글로벌워드라인드라이버
US6205482B1 (en) 1998-02-19 2001-03-20 Ameritech Corporation System and method for executing a request from a client application
US6199145B1 (en) * 1998-02-27 2001-03-06 Intel Corporation Configurable page closing method and apparatus for multi-port host bridges
KR100278658B1 (ko) * 1998-08-27 2001-01-15 윤종용 아날로그 펌핑 구조를 가지는 내부 클락 발생회로
TW459229B (en) 1999-02-24 2001-10-11 Matsushita Electric Industrial Co Ltd Semiconductor memory device
US6609174B1 (en) * 1999-10-19 2003-08-19 Motorola, Inc. Embedded MRAMs including dual read ports
US6292387B1 (en) 2000-01-20 2001-09-18 Micron Technology, Inc. Selective device coupling
US6392935B1 (en) 2000-04-03 2002-05-21 Maxtor Corporation Maximum bandwidth/minimum latency SDRAM interface
KR100401508B1 (ko) * 2001-05-25 2003-10-17 주식회사 하이닉스반도체 램버스 디램의 뱅크 제어회로
US6779074B2 (en) * 2001-07-13 2004-08-17 Micron Technology, Inc. Memory device having different burst order addressing for read and write operations
US6590817B2 (en) 2001-07-23 2003-07-08 Micron Technology, Inc. 6F2 DRAM array with apparatus for stress testing an isolation gate and method
US7051264B2 (en) * 2001-11-14 2006-05-23 Monolithic System Technology, Inc. Error correcting memory and method of operating same
US7003644B2 (en) * 2002-03-28 2006-02-21 Seagate Technology Llc Execution time dependent command schedule optimization
US7457156B2 (en) * 2004-09-02 2008-11-25 Micron Technology, Inc. NAND flash depletion cell structure
US7392456B2 (en) * 2004-11-23 2008-06-24 Mosys, Inc. Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7539062B2 (en) * 2006-12-20 2009-05-26 Micron Technology, Inc. Interleaved memory program and verify method, device and system
US8070965B2 (en) * 2007-04-18 2011-12-06 Tarves Robert J Jun Dual walled dynamic phase separator
CN102736860B (zh) * 2011-04-08 2015-03-11 安凯(广州)微电子技术有限公司 同步nand的数据操作系统及方法
CN110097917B (zh) * 2018-01-30 2021-03-30 长鑫存储技术有限公司 存储单元的电容测试装置、方法及半导体存储器
US10985162B2 (en) 2018-12-14 2021-04-20 John Bennett System for accurate multiple level gain cells
JP2023532955A (ja) * 2020-07-09 2023-08-01 マイクロチップ テクノロジー インコーポレイテッド 時間同期されたハードウェアコントローラ並びに関連するオーディオシステム及び回路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4602354A (en) * 1983-01-10 1986-07-22 Ncr Corporation X-and-OR memory array
DE3543911A1 (de) * 1984-12-14 1986-06-26 Mitsubishi Denki K.K., Tokio/Tokyo Digitale verzoegerungseinheit
KR940008295B1 (ko) * 1989-08-28 1994-09-10 가부시기가이샤 히다찌세이사꾸쇼 반도체메모리
KR100214435B1 (ko) * 1990-07-25 1999-08-02 사와무라 시코 동기식 버스트 엑세스 메모리
DE69128061T2 (de) * 1990-08-30 1998-03-26 Nippon Electric Co Halbleiterspeicheranordnung
JP2721931B2 (ja) * 1990-09-28 1998-03-04 三菱電機株式会社 半導体メモリのためのシリアル選択回路
JP3100622B2 (ja) * 1990-11-20 2000-10-16 沖電気工業株式会社 同期型ダイナミックｒａｍ
TW198135B (ja) * 1990-11-20 1993-01-11 Oki Electric Ind Co Ltd
JP2564046B2 (ja) * 1991-02-13 1996-12-18 株式会社東芝 半導体記憶装置
US5305263A (en) * 1991-06-12 1994-04-19 Micron Technology, Inc. Simplified low power flash write operation
US5307314A (en) * 1991-07-15 1994-04-26 Micron Technology, Inc. Split read/write dynamic random access memory
US5276642A (en) * 1991-07-15 1994-01-04 Micron Technology, Inc. Method for performing a split read/write operation in a dynamic random access memory
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
EP0543613B1 (en) * 1991-11-18 1998-04-08 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device
JP3464803B2 (ja) * 1991-11-27 2003-11-10 株式会社東芝 半導体メモリセル
US5220215A (en) * 1992-05-15 1993-06-15 Micron Technology, Inc. Field programmable logic array with two or planes
JP3302726B2 (ja) * 1992-07-31 2002-07-15 株式会社東芝 半導体記憶装置
US5313433A (en) * 1992-09-11 1994-05-17 Micron Technology, Inc. Windowed flash write circuit

Also Published As

Publication number Publication date
EP1191538A1 (en) 2002-03-27
DE69535672T2 (de) 2008-12-04
US5513148A (en) 1996-04-30
EP0744073A1 (en) 1996-11-27
ATE216529T1 (de) 2002-05-15
DE69535672D1 (de) 2008-01-31
WO1996017355A1 (en) 1996-06-06
KR100206063B1 (ko) 1999-07-01
DE69526431D1 (de) 2002-05-23
EP0744073B1 (en) 2002-04-17
AU4290296A (en) 1996-06-19
EP1191538B1 (en) 2007-12-19
US5666323A (en) 1997-09-09
DE69526431T2 (de) 2002-12-12

Similar Documents

Publication Publication Date Title
KR100206063B1 (ko) 동기 낸드 디램 구조
KR100268566B1 (ko) Dram 시스템
US7804730B2 (en) Method and apparatus for accessing contents of memory cells
US6751157B2 (en) Method and apparatus for completely hiding refresh operations in a DRAM device using clock division
JP4077874B2 (ja) ダイナミック・ランダム・アクセス・メモリ・システム
EP0481437B1 (en) Semiconductor memory device
EP0561306B1 (en) Method for accessing a clock-synchronous semiconductor memory device
JPS6118837B2 (ja)
KR930024012A (ko) 반도체 기억장치
US20080137462A1 (en) Two-bit per i/o line write data bus for ddr1 and ddr2 operating modes in a dram
US7447109B2 (en) Semiconductor storage device
US7634623B2 (en) Method and apparatus for self-timed data ordering for multi-data rate memories and system incorporating same
JP2823466B2 (ja) 半導体記憶装置
US6545936B1 (en) Pipeline structure of memory for high-fast row-cycle
JP4127054B2 (ja) 半導体記憶装置
US6138214A (en) Synchronous dynamic random access memory architecture for sequential burst mode
KR100861854B1 (ko) 반도체 기억 장치 및 그 버스트 동작 방법
JP5028710B2 (ja) 半導体記憶装置
US7522458B2 (en) Memory and method of controlling access to memory
US5963482A (en) Memory integrated circuit with shared read/write line
JP2002237184A (ja) 半導体記憶装置
JPH10326491A (ja) メモリ装置、ｓｒａｍセル、およびデータ転送方法
JPH10326486A (ja) メモリ装置、およびデータ転送方法
KR19980069842A (ko) 동기형 반도체 기억 장치
US20050102476A1 (en) Random access memory with optional column address strobe latency of one