JPH10326491A - メモリ装置、ｓｒａｍセル、およびデータ転送方法 - Google Patents
メモリ装置、ｓｒａｍセル、およびデータ転送方法Info
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- JPH10326491A JPH10326491A JP10053528A JP5352898A JPH10326491A JP H10326491 A JPH10326491 A JP H10326491A JP 10053528 A JP10053528 A JP 10053528A JP 5352898 A JP5352898 A JP 5352898A JP H10326491 A JPH10326491 A JP H10326491A
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Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 トリプルポートＳＲＡＭセルを有するマルチ
ポートＲＡＭを提供する。 【解決手段】 メモリは、ＳＲＡＭ、ＤＲＡＭ、および
２つの外部ＩＯポートを有する。各ＳＲＡＭセルは、外
部ＩＯポートに結合された２つのＩＯポートと、ＤＲＡ
Ｍとの間でデータを転送するための１つのＩＯポートと
を備える。このトリプルポートＳＲＡＭセルは、ラッチ
回路に結合されて、外部ＩＯポートおよびＤＲＡＭから
供給されるデータを書込むための３本の入力データ線
と、ラッチシステムに結合されて、記憶されたデータを
外部ＩＯポートおよびＤＲＡＭに読出すための３本の出
力データ線とを含む。３本の書込アドレス線と３本の読
出アドレス線とが、外部ＩＯポートおよびＤＲＡＭによ
って行なわれるデータ書込および読出動作のために、Ｓ
ＲＡＭセルのアドレス指定を行なう。
ポートＲＡＭを提供する。 【解決手段】 メモリは、ＳＲＡＭ、ＤＲＡＭ、および
２つの外部ＩＯポートを有する。各ＳＲＡＭセルは、外
部ＩＯポートに結合された２つのＩＯポートと、ＤＲＡ
Ｍとの間でデータを転送するための１つのＩＯポートと
を備える。このトリプルポートＳＲＡＭセルは、ラッチ
回路に結合されて、外部ＩＯポートおよびＤＲＡＭから
供給されるデータを書込むための３本の入力データ線
と、ラッチシステムに結合されて、記憶されたデータを
外部ＩＯポートおよびＤＲＡＭに読出すための３本の出
力データ線とを含む。３本の書込アドレス線と３本の読
出アドレス線とが、外部ＩＯポートおよびＤＲＡＭによ
って行なわれるデータ書込および読出動作のために、Ｓ
ＲＡＭセルのアドレス指定を行なう。
Description
【０００１】
【発明の分野】この出願は、メモリ装置に関し、より特
定的には、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）と、３つの入出力（ＩＯ）ポートを持つセルを有
するスタティックランダムアクセスメモリ（ＳＲＡＭ）
とを組込む、マルチポートランダムアクセスメモリ（Ｍ
ＰＲＡＭ）に関する。
定的には、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）と、３つの入出力（ＩＯ）ポートを持つセルを有
するスタティックランダムアクセスメモリ（ＳＲＡＭ）
とを組込む、マルチポートランダムアクセスメモリ（Ｍ
ＰＲＡＭ）に関する。
【０００２】
【背景技術】コンピュータグラフィックスシステムを開
発するには、３Ｄグラフィックスデータ等の大量のデー
タを記憶することのできる、高速メモリが必要となる。
そのようなメモリの１つに、より高速なＳＲＡＭキャッ
シュメモリを利用することによってＤＲＡＭメインメモ
リ性能を改良するように開発された、最も共通にアクセ
スされるデータを記憶するための、キャッシュ式のメモ
リがある。たとえば、米国特許番号第５，５６６，３１
８号は、シングルチップ上でＳＲＡＭキャッシュメモリ
をＤＲＡＭと統合する、強化されたＤＲＡＭを開示す
る。ＳＲＡＭキャッシュとＤＲＡＭメモリアレイとの間
には、センスアンプと列書込選択レジスタとが結合され
る。列デコーダは、ＳＲＡＭキャッシュと関連して、Ｓ
ＲＡＭの所望の列へのアクセスを提供する。行デコーダ
はＤＲＡＭメモリアレイと関連して、ＤＲＡＭの特定の
行へのアクセスを可能にする。入出力制御およびデータ
ラッチは、ＳＲＡＭからデータを受取って、データ入出
力線を介してデータ出力を提供する。ＤＲＡＭメモリア
レイからアクセスされる現時点のデータの行は、ＳＲＡ
Ｍキャッシュメモリ内に保持される。キャッシュ「ミ
ス」が検出された場合には、キャッシュメモリ全体がＤ
ＲＡＭメモリアレイから、ＤＲＡＭからキャッシュメモ
リへのバスを通じて、再び満たされる。
発するには、３Ｄグラフィックスデータ等の大量のデー
タを記憶することのできる、高速メモリが必要となる。
そのようなメモリの１つに、より高速なＳＲＡＭキャッ
シュメモリを利用することによってＤＲＡＭメインメモ
リ性能を改良するように開発された、最も共通にアクセ
スされるデータを記憶するための、キャッシュ式のメモ
リがある。たとえば、米国特許番号第５，５６６，３１
８号は、シングルチップ上でＳＲＡＭキャッシュメモリ
をＤＲＡＭと統合する、強化されたＤＲＡＭを開示す
る。ＳＲＡＭキャッシュとＤＲＡＭメモリアレイとの間
には、センスアンプと列書込選択レジスタとが結合され
る。列デコーダは、ＳＲＡＭキャッシュと関連して、Ｓ
ＲＡＭの所望の列へのアクセスを提供する。行デコーダ
はＤＲＡＭメモリアレイと関連して、ＤＲＡＭの特定の
行へのアクセスを可能にする。入出力制御およびデータ
ラッチは、ＳＲＡＭからデータを受取って、データ入出
力線を介してデータ出力を提供する。ＤＲＡＭメモリア
レイからアクセスされる現時点のデータの行は、ＳＲＡ
Ｍキャッシュメモリ内に保持される。キャッシュ「ミ
ス」が検出された場合には、キャッシュメモリ全体がＤ
ＲＡＭメモリアレイから、ＤＲＡＭからキャッシュメモ
リへのバスを通じて、再び満たされる。
【０００３】ＲＡＭの速度および性能を改良するため
に、２つの別個の入出力ポートがメモリアレイにアクセ
スできるようにする、デュアルポートＲＡＭが開発され
てきている。しかしながら、デュアルポートＲＡＭは、
データの入力および出力を有効に制御することができな
い。なぜなら、ポート同士を交換できないためである。
たとえば、データトラフィックは、それらポートのうち
一方に負荷がかかりすぎて他方の負荷が不足する場合に
も、ポート間で再配分することができない。
に、２つの別個の入出力ポートがメモリアレイにアクセ
スできるようにする、デュアルポートＲＡＭが開発され
てきている。しかしながら、デュアルポートＲＡＭは、
データの入力および出力を有効に制御することができな
い。なぜなら、ポート同士を交換できないためである。
たとえば、データトラフィックは、それらポートのうち
一方に負荷がかかりすぎて他方の負荷が不足する場合に
も、ポート間で再配分することができない。
【０００４】したがって、交換可能なポートを有するマ
ルチポートＲＡＭチップを提供することが所望される。
ルチポートＲＡＭチップを提供することが所望される。
【０００５】さらに、デュアルポートＲＡＭはグラフィ
ックスコントローラ等の外部装置に対して、メモリアレ
イへの書込または読出アクセスのうちどちらか一方のみ
しか一度に提供できない。たとえば、一方ポートがメモ
リアレイに対してデータを書込むのに使用されている間
に、他方ポートがメモリアレイからデータを読出すこと
はできない。
ックスコントローラ等の外部装置に対して、メモリアレ
イへの書込または読出アクセスのうちどちらか一方のみ
しか一度に提供できない。たとえば、一方ポートがメモ
リアレイに対してデータを書込むのに使用されている間
に、他方ポートがメモリアレイからデータを読出すこと
はできない。
【０００６】異なるポートからの読出アクセスおよび書
込アクセスを同時に行なうことが可能な、マルチポート
ＲＡＭを提供することが望まれる。
込アクセスを同時に行なうことが可能な、マルチポート
ＲＡＭを提供することが望まれる。
【０００７】ＲＡＭ内のデータ読出および書込の速度
は、ＲＡＭが活性化される瞬間と、有効なデータが入力
または出力に現われる瞬間との間のスイッチング遅延に
よって制限される。たとえば、ＤＲＡＭ読出動作は、行
アドレスストローブ／ＲＡＳおよび列アドレスストロー
ブ／ＣＡＳをローレベルに切換えることによって起動さ
れ得る。たとえば、データ読出における遅延は、／ＲＡ
Ｓ信号がローに遷移する瞬間と、有効なデータが出力に
現われる瞬間との間の遅延に対応する、ＲＡＳの待ち時
間によって決定される。
は、ＲＡＭが活性化される瞬間と、有効なデータが入力
または出力に現われる瞬間との間のスイッチング遅延に
よって制限される。たとえば、ＤＲＡＭ読出動作は、行
アドレスストローブ／ＲＡＳおよび列アドレスストロー
ブ／ＣＡＳをローレベルに切換えることによって起動さ
れ得る。たとえば、データ読出における遅延は、／ＲＡ
Ｓ信号がローに遷移する瞬間と、有効なデータが出力に
現われる瞬間との間の遅延に対応する、ＲＡＳの待ち時
間によって決定される。
【０００８】ＤＲＡＭの動作が起動された後にＳＲＡＭ
の書込または読出動作を続行するために、ＤＲＡＭとＳ
ＲＡＭとの並行の動作を提供することが所望される。こ
れは、ＲＡＳの待ち時間によって生じるＲＡＭのスイッ
チング遅延を排除することによって、ＲＡＭ内のデータ
転送の帯域幅を増すことができるであろう。
の書込または読出動作を続行するために、ＤＲＡＭとＳ
ＲＡＭとの並行の動作を提供することが所望される。こ
れは、ＲＡＳの待ち時間によって生じるＲＡＭのスイッ
チング遅延を排除することによって、ＲＡＭ内のデータ
転送の帯域幅を増すことができるであろう。
【０００９】ＳＲＡＭが外部ＩＯポートおよびＤＲＡＭ
からのアクセスを支持できるようにするためには、ＭＰ
ＲＡＭの外部ＩＯポートおよびＤＲＡＭに結合された多
数のＩＯポートを有する、ＳＲＡＭセルを提供すること
が所望される。
からのアクセスを支持できるようにするためには、ＭＰ
ＲＡＭの外部ＩＯポートおよびＤＲＡＭに結合された多
数のＩＯポートを有する、ＳＲＡＭセルを提供すること
が所望される。
【００１０】
【発明の開示】したがって、この発明の１つの利点は、
交換可能な入出力ポートを有するマルチポートメモリチ
ップを提供することである。
交換可能な入出力ポートを有するマルチポートメモリチ
ップを提供することである。
【００１１】この発明の別の利点は、異なるポートから
の読出および書込アクセスが同時に行なわれることを可
能にする、マルチポートＲＡＭを提供することである。
の読出および書込アクセスが同時に行なわれることを可
能にする、マルチポートＲＡＭを提供することである。
【００１２】この発明のさらなる利点は、ＤＲＡＭの動
作とＳＲＡＭの動作とを並行に実行できるようにする、
マルチポートＲＡＭを提供することである。
作とＳＲＡＭの動作とを並行に実行できるようにする、
マルチポートＲＡＭを提供することである。
【００１３】この発明の別の利点は、ＭＰＲＡＭの外部
ＩＯポートおよびＤＲＡＭに結合された多数のＩＯポー
トを有するセルから構成されるＳＲＡＭを有する、マル
チポートＲＡＭを提供することである。
ＩＯポートおよびＤＲＡＭに結合された多数のＩＯポー
トを有するセルから構成されるＳＲＡＭを有する、マル
チポートＲＡＭを提供することである。
【００１４】この発明の上記および他の利点は、シング
ルチップ上に配されて第１および第２の外部入出力ポー
トを有するメモリ装置を提供することによって、少なく
ともいくぶん達成される。第１のメモリは、データを記
憶するよう構成され得る。第１のメモリよりも小さい記
憶容量を有する第２のメモリは、入出力ポートに結合さ
れて、それらポートから出力されるべきデータを記憶
し、かつ、ポートから入力されるデータを受取る。第２
のメモリは、第１および第２の外部入出力ポートにそれ
ぞれ結合されて、それらが記憶セルへのデータの書込お
よび記憶セルからのデータの読出をできるようにするた
めの第１および第２のポートと、第１のメモリに結合さ
れて、それが記憶セルへのデータの書込および記憶セル
からのデータの読出をできるようにするための第３のポ
ートとを有する、記憶セルを含む。たとえば、第２のメ
モリは、複数のラインに配された、トリプルポートＳＲ
ＡＭ記憶セルを含み得る。
ルチップ上に配されて第１および第２の外部入出力ポー
トを有するメモリ装置を提供することによって、少なく
ともいくぶん達成される。第１のメモリは、データを記
憶するよう構成され得る。第１のメモリよりも小さい記
憶容量を有する第２のメモリは、入出力ポートに結合さ
れて、それらポートから出力されるべきデータを記憶
し、かつ、ポートから入力されるデータを受取る。第２
のメモリは、第１および第２の外部入出力ポートにそれ
ぞれ結合されて、それらが記憶セルへのデータの書込お
よび記憶セルからのデータの読出をできるようにするた
めの第１および第２のポートと、第１のメモリに結合さ
れて、それが記憶セルへのデータの書込および記憶セル
からのデータの読出をできるようにするための第３のポ
ートとを有する、記憶セルを含む。たとえば、第２のメ
モリは、複数のラインに配された、トリプルポートＳＲ
ＡＭ記憶セルを含み得る。
【００１５】この発明の第１の局面に従えば、第１、第
２および第３のポートの各々は、記憶セル内に書込まれ
るべきデータを受取るための入力データ線と、記憶セル
から読出されるデータを転送するための出力データ線
と、記憶セルに入力されるデータを制御するための書込
制御線と、記憶セルから出力されるデータを制御するた
めの読出制御線とを含み得る。
２および第３のポートの各々は、記憶セル内に書込まれ
るべきデータを受取るための入力データ線と、記憶セル
から読出されるデータを転送するための出力データ線
と、記憶セルに入力されるデータを制御するための書込
制御線と、記憶セルから出力されるデータを制御するた
めの読出制御線とを含み得る。
【００１６】この発明のさらなる局面に従えば、記憶セ
ルは、入力データ線に応答してデータをラッチするため
のラッチ回路を有し得る。第１、第２および第３の入力
パスゲートは、対応する書込制御線内の信号によって活
性化されて、データが対応するポートの入力データ線を
介してラッチ回路に渡されるようにする。第１、第２お
よび第３の出力パスゲートは、対応する読出制御線内の
信号によって活性化されて、データが対応する出力デー
タ線を介してラッチ回路から転送されるようにする。
ルは、入力データ線に応答してデータをラッチするため
のラッチ回路を有し得る。第１、第２および第３の入力
パスゲートは、対応する書込制御線内の信号によって活
性化されて、データが対応するポートの入力データ線を
介してラッチ回路に渡されるようにする。第１、第２お
よび第３の出力パスゲートは、対応する読出制御線内の
信号によって活性化されて、データが対応する出力デー
タ線を介してラッチ回路から転送されるようにする。
【００１７】この発明の別の局面に従えば、２以上の読
出制御信号が同時に出力パスゲートに供給されて、記憶
セルへの多重読出アクセスが同時に提供され得る。
出制御信号が同時に出力パスゲートに供給されて、記憶
セルへの多重読出アクセスが同時に提供され得る。
【００１８】この発明のさらなる局面に従えば、第３の
ポートは、外部入出力ポートから記憶セルへのアクセス
と並行に行なわれる、第１のメモリと記憶セルとの間の
データ転送を支持できる。
ポートは、外部入出力ポートから記憶セルへのアクセス
と並行に行なわれる、第１のメモリと記憶セルとの間の
データ転送を支持できる。
【００１９】この発明の別の局面に従えば、第１のポー
トは、第２のポートを介して行なわれる記憶セルからの
データ読出と並行して、記憶セルへのデータ書込を支持
できる。
トは、第２のポートを介して行なわれる記憶セルからの
データ読出と並行して、記憶セルへのデータ書込を支持
できる。
【００２０】この発明の方法に従えば、ＳＲＡＭとＤＲ
ＡＭとを有するマルチポートＲＡＭ内でデータを転送す
るために、以下のステップが実行される。すなわち：Ｓ
ＲＡＭ記憶セル内に、その第１および第２のデータポー
トのうち一方を介してデータエレメントを書込むステッ
プと、そのデータエレメントを、ＳＲＡＭ記憶セルか
ら、その第３のデータポートを介してＤＲＡＭに読出す
ステップとを含む。
ＡＭとを有するマルチポートＲＡＭ内でデータを転送す
るために、以下のステップが実行される。すなわち：Ｓ
ＲＡＭ記憶セル内に、その第１および第２のデータポー
トのうち一方を介してデータエレメントを書込むステッ
プと、そのデータエレメントを、ＳＲＡＭ記憶セルか
ら、その第３のデータポートを介してＤＲＡＭに読出す
ステップとを含む。
【００２１】さらに、ＳＲＡＭ記憶セル内のデータを修
正するために、以下のステップが実行され得る。すなわ
ち：ＳＲＡＭ記憶セルから第１のデータポートを介して
データを読出すステップと、そのデータを修正するステ
ップと、修正されたデータを第２のデータポートを介し
てＳＲＡＭ記憶セル内に書込むステップとを含む。
正するために、以下のステップが実行され得る。すなわ
ち：ＳＲＡＭ記憶セルから第１のデータポートを介して
データを読出すステップと、そのデータを修正するステ
ップと、修正されたデータを第２のデータポートを介し
てＳＲＡＭ記憶セル内に書込むステップとを含む。
【００２２】この発明のこれらおよび他の目的ならびに
利点は、以下の詳細な説明から当業者には容易に明らか
となろう。詳細な説明には、この発明の好ましい実施例
のみを示しかつ説明しており、この発明を実現するのに
考えられるベストモードを単に例示しているにすぎな
い。理解されるように、この発明は他のおよび異なる実
施例が可能であり、そのいくつかの詳細は、すべてこの
発明から離れることのない、種々の明らかな観点から修
正が可能である。したがって、ここに提示する図面およ
び説明は、例示のためのものと見なされるべきであっ
て、限定を加えるものではないと考えられたい。
利点は、以下の詳細な説明から当業者には容易に明らか
となろう。詳細な説明には、この発明の好ましい実施例
のみを示しかつ説明しており、この発明を実現するのに
考えられるベストモードを単に例示しているにすぎな
い。理解されるように、この発明は他のおよび異なる実
施例が可能であり、そのいくつかの詳細は、すべてこの
発明から離れることのない、種々の明らかな観点から修
正が可能である。したがって、ここに提示する図面およ
び説明は、例示のためのものと見なされるべきであっ
て、限定を加えるものではないと考えられたい。
【００２３】
【この発明を実行するためのベストモード】この発明
は、メモリ装置分野の全般に適用が可能であるが、この
発明を実行するためのベストモードは、一つには、図１
に示すマルチポートＲＡＭ（ＭＰＲＡＭ）１０の実現に
基づく。シングルチップ上に配されるＭＰＲＡＭ１０
は、ＤＲＡＭ１２を含み、ＤＲＡＭ１２は、各々が４メ
ガビットの、個別にアドレス可能な４つのメモリバンク
に分割される。各バンクは５１２行×３２列×２５６ビ
ットで構成されたメモリアレイを含む。後により詳細に
説明するように、単一の２５６ビットグローバル入出力
（ＩＯ）バス１４が、ＤＲＡＭ１２の４つのバンクすべ
てによって共有され、ＤＲＡＭ１２をＳＲＡＭ１６に接
続する。
は、メモリ装置分野の全般に適用が可能であるが、この
発明を実行するためのベストモードは、一つには、図１
に示すマルチポートＲＡＭ（ＭＰＲＡＭ）１０の実現に
基づく。シングルチップ上に配されるＭＰＲＡＭ１０
は、ＤＲＡＭ１２を含み、ＤＲＡＭ１２は、各々が４メ
ガビットの、個別にアドレス可能な４つのメモリバンク
に分割される。各バンクは５１２行×３２列×２５６ビ
ットで構成されたメモリアレイを含む。後により詳細に
説明するように、単一の２５６ビットグローバル入出力
（ＩＯ）バス１４が、ＤＲＡＭ１２の４つのバンクすべ
てによって共有され、ＤＲＡＭ１２をＳＲＡＭ１６に接
続する。
【００２４】４キロビットＳＲＡＭ１６は、１６ライン
×１６ワード×１６ビットとして構成され得る。ＤＲＡ
Ｍ１２とＳＲＡＭ１６との間の各々の２５６ビット転送
は、ＳＲＡＭ１６内の１６ラインのうち１ラインを置換
するかまたは更新する。
×１６ワード×１６ビットとして構成され得る。ＤＲＡ
Ｍ１２とＳＲＡＭ１６との間の各々の２５６ビット転送
は、ＳＲＡＭ１６内の１６ラインのうち１ラインを置換
するかまたは更新する。
【００２５】ＭＰＲＡＭ１０は、２つの同一でありかつ
独立した、１６ビットＩＯポートＡおよびＢを有する。
ポートＡおよびＢの各々は、ＳＲＡＭ１６の各セルに対
して読出アクセスおよび書込アクセスを提供する。ＩＯ
データピン１８および２０はそれぞれ、ポートＡおよび
Ｂに接続されて、１６ビットデータＤＱＡおよびＤＱＢ
の入力および出力を提供する。
独立した、１６ビットＩＯポートＡおよびＢを有する。
ポートＡおよびＢの各々は、ＳＲＡＭ１６の各セルに対
して読出アクセスおよび書込アクセスを提供する。ＩＯ
データピン１８および２０はそれぞれ、ポートＡおよび
Ｂに接続されて、１６ビットデータＤＱＡおよびＤＱＢ
の入力および出力を提供する。
【００２６】ポートＡおよびＢのためのＳＲＡＭ制御信
号ＳＣＡおよびＳＣＢはそれぞれ、ポートＡ制御回路２
２およびポートＢ制御回路２４を介して供給されて、デ
ータ読出または書込、およびバースト終了等のＳＲＡＭ
の動作を規定する。ポートＡおよびＢのためのライトイ
ネーブルコマンド／ＷＥＡおよび／ＷＥＢは、それぞ
れ、ポート制御回路２２および２４を介して提供され
て、ＳＲＡＭの書込動作を復号化する。さらに、ポート
制御回路２２および２４は、ライトパービット動作モー
ドを可能にするために、また、バーストを終了させるた
めに、特別機能コマンドＳＦＡおよびＳＦＢをそれぞれ
受取ることも可能である。
号ＳＣＡおよびＳＣＢはそれぞれ、ポートＡ制御回路２
２およびポートＢ制御回路２４を介して供給されて、デ
ータ読出または書込、およびバースト終了等のＳＲＡＭ
の動作を規定する。ポートＡおよびＢのためのライトイ
ネーブルコマンド／ＷＥＡおよび／ＷＥＢは、それぞ
れ、ポート制御回路２２および２４を介して提供され
て、ＳＲＡＭの書込動作を復号化する。さらに、ポート
制御回路２２および２４は、ライトパービット動作モー
ドを可能にするために、また、バーストを終了させるた
めに、特別機能コマンドＳＦＡおよびＳＦＢをそれぞれ
受取ることも可能である。
【００２７】マスタクロック信号ＣＬＫが与えられるク
ロック発生器２６は、ＭＰＲＡＭ動作のための内部クロ
ックを提供する。ＭＰＲＡＭのすべての入力信号は、マ
スタクロックＣＬＫの立上がり端縁を基準とする。マス
タクロックイネーブル信号ＣＫＥはクロック発生器２６
に供給されて、内部クロック発生をイネーブルする。チ
ップ選択信号／ＳＤおよび／ＳＳは、それぞれ、ＤＲＡ
Ｍ１２およびＳＲＡＭ１６にチップ選択機能を提供す
る。
ロック発生器２６は、ＭＰＲＡＭ動作のための内部クロ
ックを提供する。ＭＰＲＡＭのすべての入力信号は、マ
スタクロックＣＬＫの立上がり端縁を基準とする。マス
タクロックイネーブル信号ＣＫＥはクロック発生器２６
に供給されて、内部クロック発生をイネーブルする。チ
ップ選択信号／ＳＤおよび／ＳＳは、それぞれ、ＤＲＡ
Ｍ１２およびＳＲＡＭ１６にチップ選択機能を提供す
る。
【００２８】ポート制御回路２２および２４、ならびに
クロック発生器２６は、ＳＲＡＭ１６に対する書込およ
び読出アクセスを制御するＳＲＡＭ制御回路２８に結合
される。データ書込またはデータ読出のための、ＩＯデ
ータピン１８および２０の各々とＳＲＡＭ１６との間の
データ転送経路は、２ステージパイプラインとして構成
される。
クロック発生器２６は、ＳＲＡＭ１６に対する書込およ
び読出アクセスを制御するＳＲＡＭ制御回路２８に結合
される。データ書込またはデータ読出のための、ＩＯデ
ータピン１８および２０の各々とＳＲＡＭ１６との間の
データ転送経路は、２ステージパイプラインとして構成
される。
【００２９】ＳＲＡＭ１６へのデータ書込のために、ポ
ートＡおよびＢのためにそれぞれ書込コマンドＷＡおよ
びＷＢが、第１のクロックサイクル時にＳＲＡＭ制御回
路２８によって発せられ得る。書込まれるべきデータ
は、第２のクロックサイクル時に供給される。ＳＲＡＭ
１６のアドレスされるラインおよびワードは、ポート制
御回路２２および２４に供給される、それぞれポートＡ
およびＢのための８ビットアドレス信号ＡＤＡおよびＡ
ＤＢによって判定される。たとえば、アドレスされるラ
インは、アドレス信号ＡＤＡおよびＡＤＢの上位４ビッ
トによって規定され、アドレスされる１６ビットのワー
ドは、アドレス信号ＡＤＡおよびＡＤＢの下位４ビット
によって決定され得る。
ートＡおよびＢのためにそれぞれ書込コマンドＷＡおよ
びＷＢが、第１のクロックサイクル時にＳＲＡＭ制御回
路２８によって発せられ得る。書込まれるべきデータ
は、第２のクロックサイクル時に供給される。ＳＲＡＭ
１６のアドレスされるラインおよびワードは、ポート制
御回路２２および２４に供給される、それぞれポートＡ
およびＢのための８ビットアドレス信号ＡＤＡおよびＡ
ＤＢによって判定される。たとえば、アドレスされるラ
インは、アドレス信号ＡＤＡおよびＡＤＢの上位４ビッ
トによって規定され、アドレスされる１６ビットのワー
ドは、アドレス信号ＡＤＡおよびＡＤＢの下位４ビット
によって決定され得る。
【００３０】ＳＲＡＭ１６からのデータ読出のために、
読出コマンドＲＡおよびＲＢが、第１のクロックサイク
ル時にＳＲＡＭ制御回路２８によって発せられ得る。デ
ータは、第２のクロックの立上がり端縁においてアクセ
スされて、第３のクロックサイクル時に有効にされる。
書込動作と同様、ＳＲＡＭ１６のアドレスされるライン
およびワードは、ポートＡおよびＢのそれぞれのための
アドレス信号ＡＤＡおよびＡＤＢによって判定される。
たとえば、アドレスされるラインは、アドレス信号ＡＤ
ＡおよびＡＤＢの上位４ビットによって規定され、アド
レスされる１６ビットのワードは、アドレス信号ＡＤＡ
およびＡＤＢの下位４ビットによって決定され得る。
読出コマンドＲＡおよびＲＢが、第１のクロックサイク
ル時にＳＲＡＭ制御回路２８によって発せられ得る。デ
ータは、第２のクロックの立上がり端縁においてアクセ
スされて、第３のクロックサイクル時に有効にされる。
書込動作と同様、ＳＲＡＭ１６のアドレスされるライン
およびワードは、ポートＡおよびＢのそれぞれのための
アドレス信号ＡＤＡおよびＡＤＢによって判定される。
たとえば、アドレスされるラインは、アドレス信号ＡＤ
ＡおよびＡＤＢの上位４ビットによって規定され、アド
レスされる１６ビットのワードは、アドレス信号ＡＤＡ
およびＡＤＢの下位４ビットによって決定され得る。
【００３１】下により詳細に説明するように、ポートＡ
およびＢは独立しており、ＳＲＡＭ１６内のいかなるロ
ケーションに対しても、同時に、データの読出および書
込を提供できる。しかしながら、ユーザは、両方のポー
トから同時に同じＳＲＡＭセルに書込むことができない
ようにされている。ＩＯバッファ３０および３２がそれ
ぞれ、ポートＡおよびＢに結合されて、読出動作および
書込動作中にデータをバッファする。
およびＢは独立しており、ＳＲＡＭ１６内のいかなるロ
ケーションに対しても、同時に、データの読出および書
込を提供できる。しかしながら、ユーザは、両方のポー
トから同時に同じＳＲＡＭセルに書込むことができない
ようにされている。ＩＯバッファ３０および３２がそれ
ぞれ、ポートＡおよびＢに結合されて、読出動作および
書込動作中にデータをバッファする。
【００３２】ＩＯバッファ３０および３２にそれぞれ接
続されたライトパービットマスクレジスタ３４および３
６は、ポートＡおよびＢからのマスクされた書込動作を
行なうのに使用される。ＳＲＡＭ制御回路は、ポートＡ
およびＢに対してそれぞれマスクされた書込コマンドＭ
ＷＡおよびＭＷＢを発して、ＳＲＡＭ１６から読出され
るかまたはＳＲＡＭ１６に書込まれるＤＱＡデータおよ
びＤＱＢデータをマスクする。ピン３８および４０はそ
れぞれ、ポートＡおよびＢに対して２ビットのマスク制
御データＤＱＭＡおよびＤＱＭＢを供給する。マスク制
御データＤＱＭＡおよびＤＱＭＢのいずれかのビットが
ハイにされると、それぞれ、読出されるかまたは書込ま
れるＤＱＡデータおよびＤＱＢデータがマスクされる。
たとえば、マスク制御データＤＱＭＡおよびＤＱＭＢの
上位ビットがそれぞれ、ＤＱＡおよびＤＱＢデータの上
位バイトを制御する。マスク制御データＤＱＭＡおよび
ＤＱＭＢの下位ビットがそれぞれ、ＤＱＡデータおよび
ＤＱＢデータの下位バイトを制御し得る。ロードマスク
レジスタコマンドＬＭＲＡおよびＬＭＲＢがそれぞれポ
ートＡおよびＢのためにＳＲＡＭ制御回路２８によって
発せられて、ライトパービットレジスタ３４および３６
をロードすることが可能である。
続されたライトパービットマスクレジスタ３４および３
６は、ポートＡおよびＢからのマスクされた書込動作を
行なうのに使用される。ＳＲＡＭ制御回路は、ポートＡ
およびＢに対してそれぞれマスクされた書込コマンドＭ
ＷＡおよびＭＷＢを発して、ＳＲＡＭ１６から読出され
るかまたはＳＲＡＭ１６に書込まれるＤＱＡデータおよ
びＤＱＢデータをマスクする。ピン３８および４０はそ
れぞれ、ポートＡおよびＢに対して２ビットのマスク制
御データＤＱＭＡおよびＤＱＭＢを供給する。マスク制
御データＤＱＭＡおよびＤＱＭＢのいずれかのビットが
ハイにされると、それぞれ、読出されるかまたは書込ま
れるＤＱＡデータおよびＤＱＢデータがマスクされる。
たとえば、マスク制御データＤＱＭＡおよびＤＱＭＢの
上位ビットがそれぞれ、ＤＱＡおよびＤＱＢデータの上
位バイトを制御する。マスク制御データＤＱＭＡおよび
ＤＱＭＢの下位ビットがそれぞれ、ＤＱＡデータおよび
ＤＱＢデータの下位バイトを制御し得る。ロードマスク
レジスタコマンドＬＭＲＡおよびＬＭＲＢがそれぞれポ
ートＡおよびＢのためにＳＲＡＭ制御回路２８によって
発せられて、ライトパービットレジスタ３４および３６
をロードすることが可能である。
【００３３】ＭＰＲＡＭ１０は、ＳＲＡＭ１６とＤＲＡ
Ｍ１２とが並行に動作することを可能にする。ＤＲＡＭ
制御回路４２は、制御信号／ＲＡＳおよび／ＣＡＳによ
って規定されるＤＲＡＭ制御コマンドを形成する。２ビ
ットのバンクアドレスコマンドＢＡは、４つのＤＲＡＭ
バンクのうち１つを選択する。１１ビットのアドレスコ
マンドＡＤＤは、ＤＲＡＭの行および列アドレス、ＤＲ
ＡＭの転送動作、および、ＳＲＡＭ１６内のラインのう
ち、データがそのラインからＤＲＡＭ１２に転送され得
るライン、または、データがそのラインにＤＲＡＭ１２
から転送され得るライン、を選択する。たとえば、ＡＤ
Ｄコマンドの下位９ビットがＤＲＡＭ行アドレスを選択
し、下位５ビットがＤＲＡＭ列アドレスを選択し、ＡＤ
Ｄコマンドの２ビットがＤＲＡＭ転送動作を規定するの
に使用され得る。また、上位４ビットが、ＳＲＡＭ内の
１６ラインのうち１ラインを選択することが可能であ
る。
Ｍ１２とが並行に動作することを可能にする。ＤＲＡＭ
制御回路４２は、制御信号／ＲＡＳおよび／ＣＡＳによ
って規定されるＤＲＡＭ制御コマンドを形成する。２ビ
ットのバンクアドレスコマンドＢＡは、４つのＤＲＡＭ
バンクのうち１つを選択する。１１ビットのアドレスコ
マンドＡＤＤは、ＤＲＡＭの行および列アドレス、ＤＲ
ＡＭの転送動作、および、ＳＲＡＭ１６内のラインのう
ち、データがそのラインからＤＲＡＭ１２に転送され得
るライン、または、データがそのラインにＤＲＡＭ１２
から転送され得るライン、を選択する。たとえば、ＡＤ
Ｄコマンドの下位９ビットがＤＲＡＭ行アドレスを選択
し、下位５ビットがＤＲＡＭ列アドレスを選択し、ＡＤ
Ｄコマンドの２ビットがＤＲＡＭ転送動作を規定するの
に使用され得る。また、上位４ビットが、ＳＲＡＭ内の
１６ラインのうち１ラインを選択することが可能であ
る。
【００３４】ＤＲＡＭ制御回路４２は、ＤＲＡＭ読出転
送コマンドＤＲＴを形成して、データの３２ブロックの
うちＡＤＤコマンドによって指定された１ブロックを、
ＳＲＡＭ１６内の１６ラインのうち１ラインへと転送さ
せる。ＤＲＡＭ書込転送コマンドＤＷＴもまたＤＲＡＭ
制御回路４２によって形成されて、ＳＲＡＭの１６ライ
ンのうちＡＤＤコマンドによって指定された１ラインか
ら、ＤＲＡＭ１２内の３２ブロックのうち１ブロック
に、データが転送される。
送コマンドＤＲＴを形成して、データの３２ブロックの
うちＡＤＤコマンドによって指定された１ブロックを、
ＳＲＡＭ１６内の１６ラインのうち１ラインへと転送さ
せる。ＤＲＡＭ書込転送コマンドＤＷＴもまたＤＲＡＭ
制御回路４２によって形成されて、ＳＲＡＭの１６ライ
ンのうちＡＤＤコマンドによって指定された１ラインか
ら、ＤＲＡＭ１２内の３２ブロックのうち１ブロック
に、データが転送される。
【００３５】データ転送レジスタ４４は、ＤＲＡＭ１２
とＳＲＡＭ１６との間に配されて、ＤＲＡＭ１２とＳＲ
ＡＭ１６との間のデータ転送を支持する。ＤＲＡＭ書込
転送をマスクするのに、３２ビットのバイトライトイネ
ーブルマスクレジスタ４６が使用される。このレジスタ
４６は、ロードマスクレジスタコマンドＬＭＲが発せら
れると、ポートＡまたはポートＢのいずれかからロード
され得る。レジスタ４６内の各ビットは、２５６ビット
のグローバルＩＯバス１４の１バイトをマスクする。バ
イトライトイネーブルマスクレジスタ４６と、ライトパ
ービットマスクレジスタ３４および３６とは、それぞ
れ、ＤＲＡＭ１２およびＳＲＡＭ１６への書込中に、バ
イパスされ得る。
とＳＲＡＭ１６との間に配されて、ＤＲＡＭ１２とＳＲ
ＡＭ１６との間のデータ転送を支持する。ＤＲＡＭ書込
転送をマスクするのに、３２ビットのバイトライトイネ
ーブルマスクレジスタ４６が使用される。このレジスタ
４６は、ロードマスクレジスタコマンドＬＭＲが発せら
れると、ポートＡまたはポートＢのいずれかからロード
され得る。レジスタ４６内の各ビットは、２５６ビット
のグローバルＩＯバス１４の１バイトをマスクする。バ
イトライトイネーブルマスクレジスタ４６と、ライトパ
ービットマスクレジスタ３４および３６とは、それぞ
れ、ＤＲＡＭ１２およびＳＲＡＭ１６への書込中に、バ
イパスされ得る。
【００３６】ＭＰＲＡＭ１０は、プログラマブルバース
トモードを有する。このモードは、ポートＡおよびＢか
らＳＲＡＭ１６に書込まれるデータのバーストのため
に、または、ＳＲＡＭ１６からポートＡおよびＢに読出
されるデータのバーストのために、ユーザが１、２、４
および８のバースト長を選択できるようにする。順次ま
たはインタリーブバーストが選択され得る。ＤＲＡＭ制
御回路４２によって発せられるセットモードレジスタコ
マンドＳＭＲは、内部モードレジスタ内にバーストの長
さおよび種類をプログラムできるようにする。モードレ
ジスタ内にプログラムされるモードレジスタコード（Ｍ
ＲＣ）は、ＡＤＤコマンドを使用して入力され得る。Ｍ
ＲＣは、それが次のＳＭＲコマンドによってオーバライ
トされるまで、または、ＭＰＲＡＭ１０に電力が供給さ
れなくなるまで、モードレジスタ内に記憶される。ＳＭ
Ｒコマンドは、ＤＲＡＭ１２およびＳＲＡＭ１６がアイ
ドル状態にあるときに発せられ得る。バースト終了コマ
ンドＢＴＡおよびＢＴＢは、ＳＲＡＭ制御回路２８によ
って発せられて、ポートＡおよびＢからのまたはそれら
へのバーストシーケンスをそれぞれ、終了させることが
できる。
トモードを有する。このモードは、ポートＡおよびＢか
らＳＲＡＭ１６に書込まれるデータのバーストのため
に、または、ＳＲＡＭ１６からポートＡおよびＢに読出
されるデータのバーストのために、ユーザが１、２、４
および８のバースト長を選択できるようにする。順次ま
たはインタリーブバーストが選択され得る。ＤＲＡＭ制
御回路４２によって発せられるセットモードレジスタコ
マンドＳＭＲは、内部モードレジスタ内にバーストの長
さおよび種類をプログラムできるようにする。モードレ
ジスタ内にプログラムされるモードレジスタコード（Ｍ
ＲＣ）は、ＡＤＤコマンドを使用して入力され得る。Ｍ
ＲＣは、それが次のＳＭＲコマンドによってオーバライ
トされるまで、または、ＭＰＲＡＭ１０に電力が供給さ
れなくなるまで、モードレジスタ内に記憶される。ＳＭ
Ｒコマンドは、ＤＲＡＭ１２およびＳＲＡＭ１６がアイ
ドル状態にあるときに発せられ得る。バースト終了コマ
ンドＢＴＡおよびＢＴＢは、ＳＲＡＭ制御回路２８によ
って発せられて、ポートＡおよびＢからのまたはそれら
へのバーストシーケンスをそれぞれ、終了させることが
できる。
【００３７】図２は、ＳＲＡＭ１６、ＤＲＡＭ１２、外
部ポートＡおよびＢ、ポートＡ制御回路２２、ポートＢ
制御回路２４、およびＤＲＡＭ制御回路４２の間の相互
接続を概略的に示す。ＳＲＡＭ１６は、各ラインが２５
６個の記憶セルを有する、１６ラインで構成され得る。
３つのＩＯポートＡ、Ｂ、およびＤは、ＳＲＡＭ１６
と、外部ポートＡおよびＢと、ＤＲＡＭ１２との間のデ
ータ転送を支持する。ＳＲＡＭポートＡ、Ｂ、およびＤ
の各々は、ＩＯデータバスおよびコントロールバスを有
する。
部ポートＡおよびＢ、ポートＡ制御回路２２、ポートＢ
制御回路２４、およびＤＲＡＭ制御回路４２の間の相互
接続を概略的に示す。ＳＲＡＭ１６は、各ラインが２５
６個の記憶セルを有する、１６ラインで構成され得る。
３つのＩＯポートＡ、Ｂ、およびＤは、ＳＲＡＭ１６
と、外部ポートＡおよびＢと、ＤＲＡＭ１２との間のデ
ータ転送を支持する。ＳＲＡＭポートＡ、Ｂ、およびＤ
の各々は、ＩＯデータバスおよびコントロールバスを有
する。
【００３８】ＳＲＡＭポートＡおよびＢは、外部メモリ
コントローラが外部ポートＡおよびＢをそれぞれ介して
ＳＲＡＭ１６にアクセスできるようにする。ポートＡ入
出力および制御回路１６２とポートＢ入出力および制御
回路１６４とは、ＳＲＡＭポートＡおよびＢのための、
データの転送と、制御およびアドレス信号とを支持す
る。たとえば、１６ビットのデータＤＱＡおよびＤＱＢ
は、それぞれ、外部ポートＡおよびＢのＩＯデータピン
１８および２０と、ＳＲＡＭポートＡおよびＢとの間で
転送される。ＳＲＡＭポートＡおよびＢを介した外部ポ
ートＡおよびＢからの読出および書込ＳＲＡＭアクセス
は、ポートＡ制御回路２２およびポートＢ制御回路２４
にそれぞれ供給される、制御およびアドレス信号によっ
て制御される。
コントローラが外部ポートＡおよびＢをそれぞれ介して
ＳＲＡＭ１６にアクセスできるようにする。ポートＡ入
出力および制御回路１６２とポートＢ入出力および制御
回路１６４とは、ＳＲＡＭポートＡおよびＢのための、
データの転送と、制御およびアドレス信号とを支持す
る。たとえば、１６ビットのデータＤＱＡおよびＤＱＢ
は、それぞれ、外部ポートＡおよびＢのＩＯデータピン
１８および２０と、ＳＲＡＭポートＡおよびＢとの間で
転送される。ＳＲＡＭポートＡおよびＢを介した外部ポ
ートＡおよびＢからの読出および書込ＳＲＡＭアクセス
は、ポートＡ制御回路２２およびポートＢ制御回路２４
にそれぞれ供給される、制御およびアドレス信号によっ
て制御される。
【００３９】ＳＲＡＭポートＤは、ＳＲＡＭ１６とＤＲ
ＡＭ１２との間のデータ転送を支持する。たとえば、Ｓ
ＲＡＭポートＤは、グローバルＩＯバス１４に結合され
得る。ＤＲＡＭ制御回路４２は、ポートＤを介する読出
および書込ＳＲＡＭアクセスを制御する。グローバルＩ
Ｏバス１４を介したＳＲＡＭ１６とＤＲＡＭ１２との間
のデータ転送は、この出願と同時に出願されて、ここに
引用により援用される、「共有グローバルバスを有する
マルチポートＲＡＭ（“MULTI-PORT RAM HAVING SHARED
GLOBAL BUS ”）」と題された、本出願人の同時係属中
の出願ＳＮ 内により詳細に開示されている。
ＡＭ１２との間のデータ転送を支持する。たとえば、Ｓ
ＲＡＭポートＤは、グローバルＩＯバス１４に結合され
得る。ＤＲＡＭ制御回路４２は、ポートＤを介する読出
および書込ＳＲＡＭアクセスを制御する。グローバルＩ
Ｏバス１４を介したＳＲＡＭ１６とＤＲＡＭ１２との間
のデータ転送は、この出願と同時に出願されて、ここに
引用により援用される、「共有グローバルバスを有する
マルチポートＲＡＭ（“MULTI-PORT RAM HAVING SHARED
GLOBAL BUS ”）」と題された、本出願人の同時係属中
の出願ＳＮ 内により詳細に開示されている。
【００４０】図３を参照して、ＳＲＡＭ１６の各記憶セ
ル１６０は、３つのポートＡ、Ｂ、およびＤを有し、そ
の各々は、データＩＯ線および制御線を備える。ポート
Ａ、Ｂ、およびＤのデータＩＯ線は、それぞれ、ＳＲＡ
Ｍ１６のＡ、Ｂ、およびＤポートのデータＩＯバスに結
合される。ポートＡ、Ｂ、およびＤの制御線は、それぞ
れ、ＳＲＡＭポートＡ、Ｂ、およびＤのコントロールバ
スに接続される。
ル１６０は、３つのポートＡ、Ｂ、およびＤを有し、そ
の各々は、データＩＯ線および制御線を備える。ポート
Ａ、Ｂ、およびＤのデータＩＯ線は、それぞれ、ＳＲＡ
Ｍ１６のＡ、Ｂ、およびＤポートのデータＩＯバスに結
合される。ポートＡ、Ｂ、およびＤの制御線は、それぞ
れ、ＳＲＡＭポートＡ、Ｂ、およびＤのコントロールバ
スに接続される。
【００４１】図４に示すように、ＳＲＡＭセル１６０の
各ポートは、読出および書込データ経路と、読出および
書込アドレス制御線とを有する。書込アドレス線ＷＹ
Ａ、ＷＹＢ、およびＷＹＤは、それぞれ、セルポート
Ａ、Ｂ、およびＤに対して書込アドレス信号を提供す
る。読出アドレス線ＲＸＡ、ＲＸＢ、およびＲＸＤは、
それぞれ、セルポートＡ、Ｂ、およびＤに対して読出ア
ドレス信号を提供するのに使用される。入力データ線Ｗ
ＬＡ、ＷＬＢ、およびＷＬＤは、外部ポートＡおよび
Ｂ、ならびにＤＲＡＭ１２からのデータを、セルポート
Ａ、Ｂ、およびＤを介してＳＲＡＭセル１６０内に書込
むことを可能にする。出力データ線ＲＬＡ、ＲＬＢ、お
よびＲＬＤは、セルポートＡ、Ｂ、およびＤを介した、
セル１６０から外部ポートＡおよびＢならびにＤＲＡＭ
１２への、データの読出を支持する。
各ポートは、読出および書込データ経路と、読出および
書込アドレス制御線とを有する。書込アドレス線ＷＹ
Ａ、ＷＹＢ、およびＷＹＤは、それぞれ、セルポート
Ａ、Ｂ、およびＤに対して書込アドレス信号を提供す
る。読出アドレス線ＲＸＡ、ＲＸＢ、およびＲＸＤは、
それぞれ、セルポートＡ、Ｂ、およびＤに対して読出ア
ドレス信号を提供するのに使用される。入力データ線Ｗ
ＬＡ、ＷＬＢ、およびＷＬＤは、外部ポートＡおよび
Ｂ、ならびにＤＲＡＭ１２からのデータを、セルポート
Ａ、Ｂ、およびＤを介してＳＲＡＭセル１６０内に書込
むことを可能にする。出力データ線ＲＬＡ、ＲＬＢ、お
よびＲＬＤは、セルポートＡ、Ｂ、およびＤを介した、
セル１６０から外部ポートＡおよびＢならびにＤＲＡＭ
１２への、データの読出を支持する。
【００４２】たとえば、外部ポートＡからセル１６０内
に書込まれるべきデータは、入力データ線ＷＬＡ上に置
かれる。セル１６０をアドレスするために書込アドレス
線ＷＹＡ上に提供される書込アドレス信号は、ＡＤＡア
ドレス信号に基づいて、ポートＡ制御回路２２によって
生成される。
に書込まれるべきデータは、入力データ線ＷＬＡ上に置
かれる。セル１６０をアドレスするために書込アドレス
線ＷＹＡ上に提供される書込アドレス信号は、ＡＤＡア
ドレス信号に基づいて、ポートＡ制御回路２２によって
生成される。
【００４３】外部ポートＡからのデータ読出を行なうた
めに、ポートＡ制御回路２２は、ＡＤＡアドレス信号に
基づいて、読出アドレス信号を生成する。読出アドレス
信号は、セル１６０をアドレスするために、読出アドレ
ス線ＲＸＡ上に提供される。読出されたデータは、出力
データ線ＲＬＡを介して、外部ポートＡに転送される。
外部ポートＢからのセル１６０への読出および書込アク
セスは、出力データ線ＲＬＢ、読出アドレス線ＲＸＢ、
入力データ線ＷＬＢおよび書込アドレス線ＷＹＢを使用
して、同様の方法で行なわれる。
めに、ポートＡ制御回路２２は、ＡＤＡアドレス信号に
基づいて、読出アドレス信号を生成する。読出アドレス
信号は、セル１６０をアドレスするために、読出アドレ
ス線ＲＸＡ上に提供される。読出されたデータは、出力
データ線ＲＬＡを介して、外部ポートＡに転送される。
外部ポートＢからのセル１６０への読出および書込アク
セスは、出力データ線ＲＬＢ、読出アドレス線ＲＸＢ、
入力データ線ＷＬＢおよび書込アドレス線ＷＹＢを使用
して、同様の方法で行なわれる。
【００４４】ＤＲＡＭ１２は、入力データ線ＷＬＤおよ
び出力データ線ＲＬＤをそれぞれ介して、セル１６０へ
のデータの書込およびセル１６０からのデータの読出を
行なう。データ読出を行なうために、セル１６０は読出
アドレス線ＲＸＤを介してアドレスされる。読出アドレ
ス信号は、ＡＤＤアドレス信号に基づいてＤＲＡＭ制御
回路４２によって生成される。ＡＤＤアドレスに基づい
てＤＲＡＭ制御回路４２によって形成されたセル１６０
への書込アドレス信号は、書込アドレス線ＷＹＤ上に提
供される。
び出力データ線ＲＬＤをそれぞれ介して、セル１６０へ
のデータの書込およびセル１６０からのデータの読出を
行なう。データ読出を行なうために、セル１６０は読出
アドレス線ＲＸＤを介してアドレスされる。読出アドレ
ス信号は、ＡＤＤアドレス信号に基づいてＤＲＡＭ制御
回路４２によって生成される。ＡＤＤアドレスに基づい
てＤＲＡＭ制御回路４２によって形成されたセル１６０
への書込アドレス信号は、書込アドレス線ＷＹＤ上に提
供される。
【００４５】図５は、論理１値を含むトリプルポートＳ
ＲＡＭセル１６０内に、外部ポートＡから論理０値を書
込む動作を示す。その後、セル１６０によってそのポー
トＡを介して受取られたデータは、セルポートＤを介し
てＤＲＡＭ１２に読出される。図５に示すように、外部
ポートＡからの論理０は、内部クロック信号ＣＬＫの立
上がり端縁上で、ＳＲＡＭセル１６０のＷＬＡデータ線
上に置かれる。ＷＹＡ線にはポートＡ制御回路２２から
書込アドレス信号が供給されて、ポートＡデータがセル
１６０内に記憶されるのを可能にする。
ＲＡＭセル１６０内に、外部ポートＡから論理０値を書
込む動作を示す。その後、セル１６０によってそのポー
トＡを介して受取られたデータは、セルポートＤを介し
てＤＲＡＭ１２に読出される。図５に示すように、外部
ポートＡからの論理０は、内部クロック信号ＣＬＫの立
上がり端縁上で、ＳＲＡＭセル１６０のＷＬＡデータ線
上に置かれる。ＷＹＡ線にはポートＡ制御回路２２から
書込アドレス信号が供給されて、ポートＡデータがセル
１６０内に記憶されるのを可能にする。
【００４６】その後、ＤＲＡＭ制御回路４２はセル１６
０のＲＸＤ線に読出アドレス信号を供給して、記憶され
たデータがＤＲＡＭ１２に読出されるようにする。論理
０値は、セル１６０のＲＬＤデータ線を介して、ＳＲＡ
Ｍセル１６０からＤＲＡＭ１２に転送される。
０のＲＸＤ線に読出アドレス信号を供給して、記憶され
たデータがＤＲＡＭ１２に読出されるようにする。論理
０値は、セル１６０のＲＬＤデータ線を介して、ＳＲＡ
Ｍセル１６０からＤＲＡＭ１２に転送される。
【００４７】したがって、外部ポートＡおよびＤＲＡＭ
１２は、同じＳＲＡＭセルに対して書込および読出アク
セスを並行に行なうことが可能となる。
１２は、同じＳＲＡＭセルに対して書込および読出アク
セスを並行に行なうことが可能となる。
【００４８】図６に、トリプルポートＳＲＡＭセル１６
０の例示的な構成を示す。セル１６０は、入力データ線
ＷＬＡ、ＷＬＢおよびＷＬＤと、インバータＩ１、Ｉ
２、およびＩ３によって形成されてデータをラッチする
ためのラッチ回路との間にそれぞれ接続された、入力パ
ストランジスタＱ１、Ｑ２、およびＱ３を含み得る。イ
ンバータＩ１およびＩ２は、交差結合される。インバー
タＩ３は、インバータＩ１の出力に結合される。インバ
ータＩ１〜Ｉ３の各々は、ＭＯＳトランジスタの対によ
って設けられ得る。
０の例示的な構成を示す。セル１６０は、入力データ線
ＷＬＡ、ＷＬＢおよびＷＬＤと、インバータＩ１、Ｉ
２、およびＩ３によって形成されてデータをラッチする
ためのラッチ回路との間にそれぞれ接続された、入力パ
ストランジスタＱ１、Ｑ２、およびＱ３を含み得る。イ
ンバータＩ１およびＩ２は、交差結合される。インバー
タＩ３は、インバータＩ１の出力に結合される。インバ
ータＩ１〜Ｉ３の各々は、ＭＯＳトランジスタの対によ
って設けられ得る。
【００４９】出力パストランジスタＱ４、Ｑ５、および
Ｑ６は、ラッチ回路と、出力データ線ＲＬＡ、ＲＬＢ、
およびＲＬＤとの間にそれぞれ、接続される。パストラ
ンジスタＱ１、Ｑ２、およびＱ３のゲートはそれぞれ、
書込アドレス線ＷＹＡ、ＷＹＢおよびＷＹＤに接続され
る。パストランジスタＱ４、Ｑ５、およびＱ６のゲート
はそれぞれ、読出アドレス線ＲＸＡ、ＲＸＢ、およびＲ
ＸＤに接続される。たとえば、ＭＯＳトランジスタが、
入力および出力パストランジスタとして使用され得る。
Ｑ６は、ラッチ回路と、出力データ線ＲＬＡ、ＲＬＢ、
およびＲＬＤとの間にそれぞれ、接続される。パストラ
ンジスタＱ１、Ｑ２、およびＱ３のゲートはそれぞれ、
書込アドレス線ＷＹＡ、ＷＹＢおよびＷＹＤに接続され
る。パストランジスタＱ４、Ｑ５、およびＱ６のゲート
はそれぞれ、読出アドレス線ＲＸＡ、ＲＸＢ、およびＲ
ＸＤに接続される。たとえば、ＭＯＳトランジスタが、
入力および出力パストランジスタとして使用され得る。
【００５０】外部ポートＡおよびＢのうちの１つまたは
ＤＲＡＭ１２がＳＲＡＭセル１６０へのデータの書込を
開始すると、対応する書込アドレス信号が入力パストラ
ンジスタＱ１〜Ｑ３のうち１つを活性化して、入力デー
タ線のうちの１本に供給されたデータがラッチ回路Ｉ１
〜Ｉ３内に流れるようにする。２以上のポートから単一
のＳＲＡＭセル１６０に同時に書込アクセスがなされた
場合には、無効データが提供されるおそれがある。した
がって、ＭＰＲＡＭ１０は、外部ポートＡとＢとの両方
から、または、ＤＲＡＭ１２と外部ポートのうち一方と
の両方から、同じＳＲＡＭセルに対して並行に書込がで
きないようにされる。
ＤＲＡＭ１２がＳＲＡＭセル１６０へのデータの書込を
開始すると、対応する書込アドレス信号が入力パストラ
ンジスタＱ１〜Ｑ３のうち１つを活性化して、入力デー
タ線のうちの１本に供給されたデータがラッチ回路Ｉ１
〜Ｉ３内に流れるようにする。２以上のポートから単一
のＳＲＡＭセル１６０に同時に書込アクセスがなされた
場合には、無効データが提供されるおそれがある。した
がって、ＭＰＲＡＭ１０は、外部ポートＡとＢとの両方
から、または、ＤＲＡＭ１２と外部ポートのうち一方と
の両方から、同じＳＲＡＭセルに対して並行に書込がで
きないようにされる。
【００５１】読出アドレス信号は、１または複数の出力
パストランジスタＱ４〜Ｑ６を活性化して、データがラ
ッチ回路から対応する出力データ線に送られることを可
能にする。したがって、トリプルポートＳＲＡＭセル１
６０は、多重読出動作が並行して行なわれるのを支持す
ることができる。
パストランジスタＱ４〜Ｑ６を活性化して、データがラ
ッチ回路から対応する出力データ線に送られることを可
能にする。したがって、トリプルポートＳＲＡＭセル１
６０は、多重読出動作が並行して行なわれるのを支持す
ることができる。
【００５２】ＳＲＡＭ動作は、ポートＡ、Ｂ、およびＤ
のどの１つからも、一度に１つの動作のみが行なわれ得
るため、トリプルポートＳＲＡＭセル１６０は、最高３
つの動作が並行して行なわれるのを支持することができ
る。たとえば、ポートＡおよびＤにセル１６０から読出
を行なうのと並行して、ポートＡがセル１６０への書込
を行なうことが可能である。
のどの１つからも、一度に１つの動作のみが行なわれ得
るため、トリプルポートＳＲＡＭセル１６０は、最高３
つの動作が並行して行なわれるのを支持することができ
る。たとえば、ポートＡおよびＤにセル１６０から読出
を行なうのと並行して、ポートＡがセル１６０への書込
を行なうことが可能である。
【００５３】したがって、トリプルポートＳＲＡＭセル
１６０は、ＭＰＲＡＭ１０が、ポートＡおよびＢを介し
て外部メモリコントローラからＳＲＡＭ１６に対して読
出および書込アクセスを行なうのと並行に、ポートＤを
介してＤＲＡＭ１２にまたはＤＲＡＭ１２からＳＲＡＭ
データを読出すかまたは書込むことを可能にする。した
がって、ＤＲＡＭおよびＳＲＡＭの動作は、同時に行な
うことが可能となる。
１６０は、ＭＰＲＡＭ１０が、ポートＡおよびＢを介し
て外部メモリコントローラからＳＲＡＭ１６に対して読
出および書込アクセスを行なうのと並行に、ポートＤを
介してＤＲＡＭ１２にまたはＤＲＡＭ１２からＳＲＡＭ
データを読出すかまたは書込むことを可能にする。した
がって、ＤＲＡＭおよびＳＲＡＭの動作は、同時に行な
うことが可能となる。
【００５４】外部ポートＡおよびＢの両方が各ＳＲＡＭ
セル１６０へのアクセスを有するため、外部ポートＡお
よびＢに結合された外部メモリコントローラは、読出サ
イクルと書込サイクルとの間で待つ必要なく、ＳＲＡＭ
１６内のデータを修正することが可能である。すべての
クロックサイクル上で、外部ポートのうち一方ポートが
読出動作を行ない、他方ポートが書込動作を行なうこと
ができる。たとえば、図７（Ａ）および（Ｂ）に示すよ
うに、第１のクロックサイクル上で、ポートＢはＳＲＡ
Ｍセル１６０からデータエレメントＤ１を読出すことが
できる。ただし、外部メモリコントローラがデータエレ
メントＤ１を修正するのに、１クロックサイクルを要す
るものと仮定する。その後、ポートＡは、その修正され
たデータエレメントＤ１をＳＲＡＭセル１６０内に書込
むことができる。それ以後のデータエレメントＤ２、Ｄ
３およびＤ４は、同様に修正される。したがって、ＳＲ
ＡＭ１６のための読出−修正−書込（ＲＭＷ）サイクル
の帯域幅は、格段に改善される。
セル１６０へのアクセスを有するため、外部ポートＡお
よびＢに結合された外部メモリコントローラは、読出サ
イクルと書込サイクルとの間で待つ必要なく、ＳＲＡＭ
１６内のデータを修正することが可能である。すべての
クロックサイクル上で、外部ポートのうち一方ポートが
読出動作を行ない、他方ポートが書込動作を行なうこと
ができる。たとえば、図７（Ａ）および（Ｂ）に示すよ
うに、第１のクロックサイクル上で、ポートＢはＳＲＡ
Ｍセル１６０からデータエレメントＤ１を読出すことが
できる。ただし、外部メモリコントローラがデータエレ
メントＤ１を修正するのに、１クロックサイクルを要す
るものと仮定する。その後、ポートＡは、その修正され
たデータエレメントＤ１をＳＲＡＭセル１６０内に書込
むことができる。それ以後のデータエレメントＤ２、Ｄ
３およびＤ４は、同様に修正される。したがって、ＳＲ
ＡＭ１６のための読出−修正−書込（ＲＭＷ）サイクル
の帯域幅は、格段に改善される。
【００５５】以上に、ＳＲＡＭ、ＤＲＡＭ、および２つ
の外部ＩＯポートを有する、メモリを説明した。各ＳＲ
ＡＭセルは、外部ＩＯポートに結合された２つのＩＯポ
ートと、ＤＲＡＭにおよびＤＲＡＭからデータを転送す
るための１つのＩＯポートとを備える。このトリプルポ
ートＳＲＡＭセルは、ラッチ回路に結合されて、外部Ｉ
ＯポートおよびＤＲＡＭから供給されたデータを書込む
ための３本の入力データ線と、ラッチシステムに結合さ
れて、記憶されたデータを外部ＩＯポートおよびＤＲＡ
Ｍに読出すための３本の出力データ線とを含む。３本の
書込アドレス線および３本の読出アドレス線は、外部Ｉ
ＯポートおよびＤＲＡＭによって行なわれるデータ書込
および読出動作のために、ＳＲＡＭセルのアドレス指定
を行なう。
の外部ＩＯポートを有する、メモリを説明した。各ＳＲ
ＡＭセルは、外部ＩＯポートに結合された２つのＩＯポ
ートと、ＤＲＡＭにおよびＤＲＡＭからデータを転送す
るための１つのＩＯポートとを備える。このトリプルポ
ートＳＲＡＭセルは、ラッチ回路に結合されて、外部Ｉ
ＯポートおよびＤＲＡＭから供給されたデータを書込む
ための３本の入力データ線と、ラッチシステムに結合さ
れて、記憶されたデータを外部ＩＯポートおよびＤＲＡ
Ｍに読出すための３本の出力データ線とを含む。３本の
書込アドレス線および３本の読出アドレス線は、外部Ｉ
ＯポートおよびＤＲＡＭによって行なわれるデータ書込
および読出動作のために、ＳＲＡＭセルのアドレス指定
を行なう。
【００５６】この開示においては、この発明の好ましい
実施例のみを示しかつ説明しているが、この発明は、前
掲の請求の範囲に示した本発明の概念の範囲内で、変更
および修正が可能であると理解されたい。
実施例のみを示しかつ説明しているが、この発明は、前
掲の請求の範囲に示した本発明の概念の範囲内で、変更
および修正が可能であると理解されたい。
【図１】マルチポートＲＡＭチップのアーキテクチャを
示すブロック図である。
示すブロック図である。
【図２】マルチポートＲＡＭ内のＳＲＡＭの構成を示す
ブロック図である。
ブロック図である。
【図３】各ＳＲＡＭセルのポートを示す図である。
【図４】ＳＲＡＭセルのデータおよびアドレス線を示す
図である。
図である。
【図５】ＳＲＡＭセルへのデータ書込およびＳＲＡＭセ
ルからのデータ読出を示すタイミング図である。
ルからのデータ読出を示すタイミング図である。
【図６】ＳＲＡＭセルの例示的な回路図である。
【図７】（Ａ）および（Ｂ）は、ＳＲＡＭ内の読出−修
正−書込サイクルを示す図である。
正−書込サイクルを示す図である。
１０ マルチポートＲＡＭ １２ ＤＲＡＭ １４ グローバル入出力バス １６ ＳＲＡＭ ２２ ポートＡ制御回路 ２４ ポートＢ制御回路 １６２ ポートＡ入出力および制御回路 １６４ ポートＢ入出力および制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・エル・ランドルフ アメリカ合衆国、27705 ノース・カロラ イナ州、ダラム、ウエスト・クラブ・ブー ルバード、2318 (72)発明者 スティーブン・カマチョ アメリカ合衆国、27712 ノース・カロラ イナ州、ダラム、センテニアル・ドライ ブ、5417
Claims (20)
- 【請求項１】 シングルチップ上に、 データ入力および出力を提供するための第１および第２
の外部入出力ポートと、 データを記憶するための第１のメモリと、 前記第１のメモリよりも小さい記憶容量を有し、かつ前
記入出力ポートに結合されて、前記入出力ポートから出
力されるべきデータを記憶し、かつ前記入出力ポートか
ら入力されるデータを受取るための、第２のメモリとを
含み、 前記第２のメモリは、前記第１および第２の外部入出力
ポートにそれぞれ結合されて前記第１および第２のポー
トが前記記憶セルにデータを書込みおよび前記記憶セル
からデータを読出すことを可能にするための第１および
第２のポートと、前記第１のメモリに結合されて前記第
１のメモリが前記記憶セルにデータを書込みおよび前記
記憶セルからデータを読出すことを可能にするための第
３のポートとを有する、記憶セルを含む、メモリ装置。 - 【請求項２】 前記第２のメモリは、各ラインに複数の
トリプルポート記憶セルを有する複数のラインで構成さ
れる、請求項１に記載のメモリ装置。 - 【請求項３】 記憶セルの前記第１、第２および第３の
ポートの各々は、前記記憶セル内に書込まれるべきデー
タを受取るための入力データ線と、前記記憶セルから読
出されるデータを転送するための出力データ線とを含
む、請求項１に記載のメモリ装置。 - 【請求項４】 記憶セルの前記第１、第２および第３の
ポートの各々は、前記記憶セル内に入力されるデータを
制御するための書込制御線と、前記記憶セルから出力さ
れるデータを制御するための読出制御線とをさらに含
む、請求項３に記載のメモリ装置。 - 【請求項５】 前記記憶セルは、前記入力データ線に応
答してデータをラッチするためのラッチ回路を含む、請
求項４に記載のメモリ装置。 - 【請求項６】 前記記憶セルは、対応する書込制御線内
の書込制御信号にそれぞれ応答して、前記第１、第２ま
たは第３のポートの入力データ線を介してデータが前記
ラッチ回路に送られることを可能にするための第１、第
２および第３の入力パスゲートをさらに含む、請求項５
に記載のメモリ装置。 - 【請求項７】 前記記憶セルは、第１、第２および第３
の読出制御信号にそれぞれ応答して、前記第１、第２お
よび第３のポートの出力データ線を介してデータを前記
ラッチ回路から転送するための第１、第２および第３の
出力パスゲートをさらに含む、請求項６に記載のメモリ
装置。 - 【請求項８】 前記第１、第２および第３の読出制御信
号のうち２以上の信号が前記出力パスゲートに並行に供
給されて、前記記憶セルへの多重読出アクセスが同時に
提供される、請求項７に記載のメモリ装置。 - 【請求項９】 前記第３のポートは、前記外部入出力ポ
ートから前記記憶セルへのアクセスと並行して行なわれ
る、前記第１のメモリと前記記憶セルとの間のデータ転
送を支持する、請求項１に記載のメモリ装置。 - 【請求項１０】 前記第１のポートは、前記第２のポー
トを介して行なわれる前記記憶セルからのデータ読出動
作と並行して行なわれる、前記記憶セルへのデータ書込
動作を支持する、請求項１に記載のメモリ装置。 - 【請求項１１】 前記記憶セルはＳＲＡＭセルである、
請求項１に記載のメモリ装置。 - 【請求項１２】 第１および第２の外部データポートと
ＤＲＡＭとを有するメモリチップ上に配されたＳＲＡＭ
セルであって、前記ＳＲＡＭセルは、 データをラッチするためのラッチ回路と、 前記第１および第２の外部データポートと前記ラッチ回
路との間の双方向のデータ転送を支持するための第１お
よび第２のポートと、 前記ＤＲＡＭと前記ラッチ回路との間の双方向のデータ
転送を支持するための第３のポートとを含む、ＳＲＡＭ
セル。 - 【請求項１３】 前記第１および第２のポートは、前記
ラッチ回路を前記第１および第２の外部データポートに
それぞれ結合するための、第１および第２の入力データ
線ならびに第１および第２の出力データ線を含む、請求
項１２に記載のＳＲＡＭセル。 - 【請求項１４】 前記第３のポートは、前記ラッチ回路
を前記ＤＲＡＭに結合するための、第１および第２の入
力データ線ならびに第１および第２の出力データ線を含
む、請求項１３に記載のＳＲＡＭセル。 - 【請求項１５】 前記第１および第２のポートは、前記
第１および第２の外部データポートに前記ＳＲＡＭセル
への書込および読出アクセスを提供するための、第１お
よび第２の書込制御線ならびに第１および第２の読出制
御線をさらに含む、請求項１４に記載のＳＲＡＭセル。 - 【請求項１６】 前記第３のポートは、前記ＤＲＡＭに
前記ＳＲＡＭセルへの書込および読出アクセスを提供す
るための、第３の書込制御線と第３の読出制御線とをさ
らに含む、請求項１５に記載のＳＲＡＭセル。 - 【請求項１７】 前記第１、第２および第３の入力デー
タ線と前記ラッチ回路との間にそれぞれ結合されて、前
記第１、第２および第３の書込制御線にそれぞれ接続さ
れたゲート電極を有する、第１、第２および第３の入力
パストランジスタをさらに含む、請求項１６に記載のＳ
ＲＡＭセル。 - 【請求項１８】 前記第１、第２および第３の出力デー
タ線と前記ラッチ回路との間にそれぞれ結合されて、前
記第１、第２および第３の読出制御線にそれぞれ接続さ
れたゲート電極を有する、第１、第２および第３の出力
パストランジスタをさらに含む、請求項１７に記載のＳ
ＲＡＭセル。 - 【請求項１９】 第１および第２の外部入出力ポート
と、ＤＲＡＭと、前記第１および第２の外部入出力ポー
トに結合された第１および第２のデータポートならびに
前記ＤＲＡＭに結合された第３のデータポートを持つＳ
ＲＡＭ記憶セルとを有するメモリ装置における、データ
転送方法であって、 前記第１および第２のデータポートのうち１つを介して
前記ＳＲＡＭ記憶セル内にデータエレメントを書込むス
テップと、 前記データエレメントを前記ＳＲＡＭ記憶セルから前記
第３のデータポートを介して前記ＤＲＡＭに読出すステ
ップとを含む、方法。 - 【請求項２０】 前記第１のデータポートを介して前記
ＳＲＡＭ記憶セルからデータを読出すステップと、 前記データを修正するステップと、 前記修正されたデータを前記第２のデータポートを介し
て前記ＳＲＡＭ記憶セル内に書込むステップとをさらに
含む、請求項１９に記載の方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US4005397P | 1997-03-07 | 1997-03-07 | |
| US93643197A | 1997-09-24 | 1997-09-24 | |
| US60/040053 | 1997-09-24 | ||
| US08/936431 | 1997-09-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326491A true JPH10326491A (ja) | 1998-12-08 |
| JP3863280B2 JP3863280B2 (ja) | 2006-12-27 |
Family
ID=26716680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05352898A Expired - Fee Related JP3863280B2 (ja) | 1997-03-07 | 1998-03-05 | メモリ装置、ｓｒａｍセル、およびデータ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3863280B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324116B1 (en) | 1999-06-18 | 2001-11-27 | Samsung Electronics Co., Ltd. | Merged semiconductor device having DRAM and SRAM and data transferring method using the semiconductor device |
| JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| JP2012513073A (ja) * | 2008-12-19 | 2012-06-07 | フルクラム・マイクロシステムズ・インコーポレーテッド | 偽性デュアルポート型ｓｒａｍ |
| JP2017216036A (ja) * | 2012-03-02 | 2017-12-07 | 株式会社半導体エネルギー研究所 | 記憶装置 |
-
1998
- 1998-03-05 JP JP05352898A patent/JP3863280B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324116B1 (en) | 1999-06-18 | 2001-11-27 | Samsung Electronics Co., Ltd. | Merged semiconductor device having DRAM and SRAM and data transferring method using the semiconductor device |
| KR100322534B1 (ko) * | 1999-06-18 | 2002-03-18 | 윤종용 | 디램 에스램 복합 반도체장치 및 이를 이용한 데이터 전송방법 |
| JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| JP2012513073A (ja) * | 2008-12-19 | 2012-06-07 | フルクラム・マイクロシステムズ・インコーポレーテッド | 偽性デュアルポート型ｓｒａｍ |
| JP2017216036A (ja) * | 2012-03-02 | 2017-12-07 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| JP2019149221A (ja) * | 2012-03-02 | 2019-09-05 | 株式会社半導体エネルギー研究所 | 記憶装置および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3863280B2 (ja) | 2006-12-27 |
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