JPH09509536A - データ位相整合回路 - Google Patents

Abstract

(57)【要約】 進入する独立同期データを既知のクロック位相に整合させるためのデータ位相整合回路（３４）が提供される。クロック信号の多数の位相がデータ捕獲回路（４０）に供給され、このデータ捕獲回路が、進入する独立同期データをクロック位相の少なくとも一つで捕獲する。そして、データ遷移デコーダ（４４）がクロックの多数の位相に対してデータ遷移の時間を測定する。そして、捕獲されたデータは、データリタイマ回路（５０）により、多数のクロック位相の選択された位相と再整合され、出力（６４）として供給される。したがって、得られたデータは、クロック信号の既知の位相と整合しており、もはやクロック信号に対して独立同期的ではない。また、データのジッタ、ドリフトおよびワンダによるデータソフトを滑り緩衝装置（３８）によって修正することができる。

Description

【発明の詳細な説明】 発明の名称 データ位相整合回路 発明の技術分野 本発明は一般にデジタル回路の分野に関する。より詳細には、本発明は、近同 期データすなわち独立同期データ（plesiochronous data）を既知のクロック位 相に整合させるサーキットリー（circuitry）および方法に関する。 発明の背景 タイミングの考慮は多くのデジタル回路用途において重要である。一つのクロ ック速度のもとで機能する回路が、別のクロック速度で伝送されるデータを受信 し、それに対して演算しなければならないことがある。他の場合には、回路は、 同じクロック速度で伝送されるが、未知の位相に整合しているデータ、いわゆる 独立同期データを受信し、それに対して演算しなければならないこともある。こ れらの用途においては、回路は、内部クロック回路に比べて、入力データに対す るセットアップまたはホールドの要求がない不安定な条件の下でデータを捕獲し なければならないかもしれない。 これらの用途において位相整合（phase alignment）を達成する一つの方法は 、進入データをナイキスト規準にしたがってオーバサンプルする方法である。オ ーバサンプルに伴う重大な欠点は、サンプルした多量のデータを処理し、記憶す るのに要する論理回路の量である。たいていの用途においては、必要な回路の量 の多さがきわめて大きな障害を呈する。オーバサンプルを利用して位相整合を達 成することの不適切さは、進入するデータが高速で到達する際に特に明白である 。 遠隔通信の分野では、電話、デジタルおよびビデオのデータは、電話ネットワ ークによって高いデータ速度で伝送され、切り換えられる。このようなデータは 、ＤＳ１、ＤＳ３、Ｔ１、ＳＴＳ−１およびＳＯＮＥＴのようないかなるデータ フォーマットであってもよい。他のデータ変換処理を正しく切り換え、伝送また は実行するためには、独立同期データを捕獲し、それを、選択したクロック信号 に対して同期的かつ位相整合しているデータに変換しなければならない。例えば 、切換えを行い、切り換えたデータを電話ネットワークに出力する前に不安定な 条件の下で独立同期データを受信し、切り換えるために、交差点または交差接続 スイッチが必要になるかもしれない。 データの独立同期性に加えて、システム中の種々の通信部品どうしを相互接続 する長いケーブルがタイミングの遅延および変動を導出するおそれもある。例え ば、開始段または終了段と交差点スイッチとの間の物理的距離は、約１５０フィ ート以上であるかもしれない。大気温度の大きな変動およびシステム構成部品の 老朽化により、さらなるタイミング障害、例えば電話データに特有のジッタ、ワ ンダおよびドリフトが導出される。クロックに対するデータの実質的なソフトが 起こると、データビットは、データシフトの方向に依存して、本質的に削除また は追加される。未修正のままおかれるならば、そのようはデータシフトは、下流 側の埋込みビットパターンのフレーム指定においてエラーまたは問題を招くおそ れがある。したがって、伝送データにおけるエラーを解消するか大幅に減らすた め には、これらのタイミング問題をも解決しなければならない。 したがって、独立同期データを捕獲し、再整合させる回路または方法の必要性 が認識されている。さらには、データのドリフト、ジッタおよびワンダから生じ るタイミングおよびフレーム指定の問題もまた、適切に解決されなければならな い。 発明の概要 本発明によると、従来の実施態様に伴う欠点および問題を実質的に解消するか 減らす、データ位相整合回路およびそのための方法が提供される。 本発明の一つの態様においては、クロック信号の多数の位相を生成し、データ 捕獲回路を使用して、進入する独立同期データを少なくとも一つのクロック位相 で捕獲する。独立同期データとは、クロックの特定の位相と整合していないデー タである。そして、捕獲したデータを多数のクロック位相の選択された位相と再 整合させ、それを出力として供給する。したがって、得られたデータはクロック 信号の既知の位相と整合しており、もはやクロック信号に対して独立同期的では ない。 本発明のもう一つの態様においては、滑り緩衝装置をさらに設けて、クロック 信号に対するデータのシフトを修正する。データシフトの方向および量に依存し て、滑り緩衝装置は、出力データのデータ経路に適当な数のビット時間を追加す るか、そこから削除するかのいずれかを行う。 本発明のさらに別の態様においては、データ捕獲回路を設けて、データをクロ ック信号の多数の位相でクロックインする。すると、データ遷移デコード回路が 、捕獲されたデータを検査して、どのク ロック位相の間でデータ遷移が起こったのかを判断する。そして、この情報を用 いて、データ再タイミング回路が、捕獲されたデータをクロックの選択された位 相に整合させ、整合させたデータを出力として供給することができる。滑り緩衝 装置をさらに設けて、必要に応じてデータのシフトを前方または後方に調節して もよい。 データ位相整合回路は、さらなる制御能力を得るためにマイクロプロセッサに 結合してもよい。特定のクロック信号へのデータの整合が望まれる場合には、常 にデータ位相整合回路を用いることができる。特に、データ位相整合回路を、電 話、ビデオおよび他のデジタル情報を伝送する遠隔通信システム中の開始段と交 差接続スイッチとの間に結合して、切換えおよび送出の前にデータが内部クロッ クに対して正しく整合されるようにすることが望ましい。 本発明の重要な技術的利点は、データのオーバサンプリングおよびそれに伴う 欠点なしに、データ位相整合を供給する。独立同期的であるデータを受信し、そ のデータを既知のクロック位相に再整合させるためのインタフェースが達成され る。 遠隔通信の分野では、広い温度変動および構成部品の老朽化により、データの ジッタ、ドリフトおよびワンダがシステムに特有である。データ位相整合回路の さらに別の技術的利点は、システムクロックに対してデータシフトが起きた場合 にタイミングの修正を提供する。この機能がエラーを減らし、下流側の埋込みビ ットパターンのフレーム指定を容易にする。 図面の簡単な説明 本発明をより理解するため、添付の図面を参照することができる。 図１は、電話切換えシステムの簡略化した上位ブロック図である。 図２は、データ位相整合回路を備えた交差点切換えのブロック図である。 図３は、位相固定ループの形態にある多重クロック位相生成装置である。 図４は、データ位相整合回路の動作を示すタイミング図である。 図５は、データ位相整合回路の好ましい実施態様の機能ブロック図である。 図６ａ〜ｃは、リタイマ回路の好ましい実施態様の回路図である。 図７ａおよび７ｂは、滑り緩衝回路の好ましい実施態様の回路図である。 発明の詳細な説明 図１は、本発明のデータ位相整合回路の一つの例示的な環境を示す。電話スイ ッチ１０が開始段１２と終了段１４との間に結合されている。開始段１２は、電 話、デジタルおよびビデオのデータ１６を受信し、何らかのデータ変形処理を実 行したのち、データをスイッチ１０に供給する。これらの変形は、データ１６の データフォーマットを、種々の工業規格フォーマット、例えばＤＳ１、ＤＳ３、 Ｔ１、ＳＴＳ−１およびＳＯＮＥＴから、スイッチ１０の１種以上の内部データ フォーマットに変更することを含む。そして、スイッチ１０は、フォーマットさ れたデータ１８を受信し、そのデータを所望の出力に切り換え、切り換えたデー タ２０を終了段１４に供給する。その後、データは、工業規格フォーマット２２ に再変形され、電話ネットワーク（図示せず）に送られて、宛先に転送される。 図１に記す環境においては、開始段１２から進入するデータ１８は、スイッチ １０の内部クロックに対して独立同期的である。換言 するならば、データが遷移する時間が未知である。本発明のデータ位相整合回路 は、独立同期データを捕獲し、そのデータを、スイッチ１０に供給する前に、選 択されたクロック位相に整合させるようになっている。 図２を参照すると、スイッチ１０の実施態様は、ＣＬＯＣＫ信号の多数の位相 θ１〜θ５を生成する位相固定ループ（ＰＬＬ）３０を含む。位相固定ループ３ ０は、図３に関連して以下さらに詳述する。所定の数のデータ位相整合回路３４ が、開始段１２から進入する独立同期直列データＤＩ０−ＤＩｎを受信する。入 力データの数は、処理するように設計されたデータチャネルスイッチ１０の数に よって決まる。各データ位相整合回路３４は、ＣＬＯＣＫ信号の位相θ１〜θ５ 、すなわち直列データを受信し、そのデータをＣＬＯＣＫ信号の選択された位相 に整合させる。そして、整合したデータは切換えマトリックス３６に供給され、 このマトリックスがデータを切り換え、マトリックス３６の所望の出力ＤＯ１〜 ＤＯｎに送る。 多重クロック位相生成装置の例を示す実施態様として、位相固定ループ３０が 図３に示されている。一般に、位相固定ループ３０は、所定の周波数の入力ＣＬ ＯＣＫ信号を受信し、その入力ＣＬＯＣＫ信号から異なる周波数の内部クロック を生成する。位相固定ループ３０は、電圧制御発振器（ＶＣＯ）４３およびルー プフィルタ４５に結合された位相検出器４１を含む。位相検出器４１は、入力Ｃ ＬＯＣＫ信号を、電圧制御発振器４３からの分割された出力と比較し、エラー電 圧を発生させる。このエラー電圧を、電圧制御発振器４３に送る前に、外部のル ープまたは低域フィルタ４５によってろ過して、高周波数ノイズまたは交流（ａ ｃ）成分を除去してもよい。電 圧制御発振器４３は、内部クロックの多数の位相を出力する。 より詳細には、６．４８MHzの入力ＣＬＯＣＫ信号を供給するように具現化す ることができ、電圧制御発振器の出力を分割して８倍にするならば、生成される 内部クロック信号は５１．８４MHzになるであろう。これらのクロック周波数お よびデータ位相整合回路３４の動作の場合、それぞれが約３．８６ナノ秒ずつず れた５個のクロック位相θ１〜θ５が適当であることがわかった。 図４は、データ位相整合回路３４の、入力直列データＤＡＴＡ＿ＩＮおよび出 力直列データＤＡＴＡ＿ＯＵＴに対するクロック位相θ１〜θ５のタイミング図 を示す。直列データＤＡＴＡ＿ＩＮは、図２に示す入力データ流ＤＩ０〜ＤＩｎ のいずれかであることができる。図示するとおり、入力された独立同期直列デー タＤＡＴＡ＿ＩＮは、内部クロック信号のいずれか一つの位相の立上りエッジで 利用することができる。データ位相整合回路３４のタスクは、データを、内部ク ロックの位相の一つのアクティブなエッジで捕獲し、そのデータをクロックの選 択された位相に再整合させ、データのシフトを検出、修正することである。図４ に示すように、出力データＤＡＴＡ＿ＯＵＴは、内部クロックのθ１に整合して いる。 説明しやすくするため、データ位相整合回路３４は、図５の機能ブロックに分 割して示し、図６ａ〜ｃならびに７ａおよび７ｂの詳細図に関連させて以下に説 明する。 データ位相整合回路３４は、それぞれが別個の機能を実行する二つの主要な機 能ブロック、すなわちリタイミング回路３７および滑り緩衝装置３８からなる。 一般に、リタイミング回路３７は、ＤＡＴＡ＿ＩＮを内部クロックの選択された 位相に整合させるタスクを 実行し、滑り緩衝装置３８は、データシフトを内部クロックの境界に対して修正 するタスクを実行する。これらの機能ブロックそれぞれを順に説明する。 リタイミング回路３７は、直列入力データであるＤＡＴＡ＿ＩＮおよび内部ク ロックの位相θ１〜θ５を受信する非同期データ捕獲装置４０を含む。非同期デ ータ捕獲装置４０のタスクは、進入するデータを５個のクロック信号の少なくと も１個のアクティブなエッジで捕獲することである。図６ａを参照すると、この タスクは、カスケード式Ｄフリップフロップ９０〜１０８の対８０〜８８によっ て具現化することができる。各対は、直列入力データＤＡＴＡ＿ＩＮを受信し、 内部クロックの一つの位相によって刻時される。このように具現化されると、デ ータ遷移がどこで起こるかに依存して、データは、フリップフロップの選択され た１個以上の対によって捕獲される。 そして、捕獲されたデータおよび選択されたクロック信号４２は、リタイミン グ回路３７の次の機能ブロック、すなわちデータ遷移デコーダ４４に通される。 データ遷移デコーダ４４は一般に、５個のクロック位相に対するデータ遷移の発 生を判断するタスクを実行する。換言するならば、データ遷移デコーダ４４は、 クロックのどの位相のアクティブなエッジの間でデータ遷移が起こったかを判断 する。 データ遷移デコーダ４４のタスクは、図６ａに示すように具現化することがで きる。Ｄフリップフロップ８０〜８８の各対によって刻時されるデータ信号は、 排他的ＮＯＲゲートに通され、この排他的ＮＯＲゲートは、データ信号と、連続 するＤフリップフロップ対 からのデータ信号との排他的ＯＲの反転を取る。したがって、排他的ＮＯＲゲー トへの一方の入力が低であり、他方が高であり、その結果、排他的ＮＯＲゲート の出力が低になることにより、データ遷移が指示される。 例えば、排他的ＮＯＲゲート１１０は、内部クロックのθ１によって刻時的に 導入されたデータ信号と、内部クロックのθ２によって刻時的に導入されたデー タ信号との排他的ＮＯＲを取り、排他的ＮＯＲゲート１１２は、内部クロックの θ２によって刻時的に導入されたデータ信号と、内部クロックのθ３によって刻 時的に導入されたデータ信号との排他的ＮＯＲを取り、排他的ＮＯＲゲート１１ ４は、内部クロックのθ３によって刻時的に導入されたデータ信号と、内部クロ ックのθ４によって刻時的に導入されたデータ信号との排他的ＮＯＲを取る。θ ４およびθ５データの構成は、進入するデータ中に存在するかもしれないタイミ ング特異性を受け入れるためにいくらか異なるが、基本概念は同じままである。 排他的ＮＯＲゲート１１６は、θ４によって刻時的に導入されたＤフリップフロ ップからの出力と、より安定化したθ５データを供給するＤフリップフロップ１ ８０からの出力とを取る。図示するとおり、Ｄフリップフロップ１８０は内部ク ロックのθ３によって刻時される。同様に、排他的ＮＯＲゲート１１８は、Ｄフ リップフロップ１０８からのθ５データおよびＤフリップフロップ１８６の出力 からのより安定化したθ１データに演算を加える。Ｄフリップフロップ１８６は 、フリップフロップ９０の出力からθ１データ（信号ＤＤ１として示す）を受信 し、θ４（ＸＣＬＫ４として示す）によって刻時される。 そして、排他的ＮＯＲゲート１１０〜１１８からの出力が、θ１、θ２、θ３ 、θ４およびθ５データそれぞれのためのクロック位相θ３、θ４、θ５、θ５ およびθ１によって制御される相補形ＭＯＳ（ＣＭＯＳ）伝送ゲート１２０〜１ ２８それぞれに供給される。インバータ１３０〜１３８がそれぞれのクロック位 相信号の補数を供給する。図示するように、インバータ１３９を使用して、θ５ クロック信号のためのさらなる駆動能力を供給してもよい。そして、伝送ゲート １２０〜１２８からの出力がＮＯＲゲート１４０〜１４８に供給されて、これら の他方の入力がそれぞれＯＲゲート１５０〜１５８の出力を受信する。各ＯＲゲ ート１５０〜１５８への入力は、他のすべてのＮＯＲゲート１４０〜１４８の出 力を集めたものである。事実上、各排他的ＮＯＲゲートの入力がそれぞれの位相 データおよびその連続する位相データに低状態および高状態を見るならば、ＮＯ Ｒゲートの出力は高、すなわち論理１である。排他的ＮＯＲゲートへの入力が低 および高であるとき、それは、各クロック位相と次のクロック位相との間でデー タ遷移が起こったことを示している。 潜在的なタイミング錯綜のため、θ４データの構成はわずかに変更されている 。伝達ゲート１２６が、図示するように、インバータ１７０に結合され、このイ ンバータ１７０の出力がＮＡＮＤゲート１７２の一方の入力に結合されている。 ＮＡＮＤゲート１７２の他方の入力は伝達ゲート１２４からθ３データを受信す る。作動中、グリッチがゲート１５８に伝播しないようになっている。 図６ｂおよび６ｃに示すデータリタイマ回路５０は、一般に、捕獲したデータ を内部クロック信号のθ１に再整合させる。これは、 まず、データをクロック信号のθ１またはθ３のいずれかに整合させたのち、デ ータをθ１クロックのエッジに再整合させることによって実施される。また、滑 り緩衝装置３８で使用するためのデータ遷移情報が誘導される。 ＮＯＲゲート１４０〜１４８の出力は、ＡＮＤゲート１６０〜１６８の一方の 入力にそれぞれ供給され、ＡＮＤゲートの他方の入力は、図６ｂに示すデータリ タイマ回路５０からフィードバック信号を受信する。各ＡＮＤゲート１６０〜１ ６８の出力は、データリタイマ回路５０の各Ｄフリップフロップ２００〜２０８ に送り出され、最初の２個のＤフリップフロップがθ１クロック信号によって刻 時され、残りがθ３クロック信号によって刻時される。そして、Ｄフリップフロ ップ２００および２０２の出力がＮＯＲゲート２３２の入力に供給され、このＮ ＯＲゲートが、θ１クロックエッジとθ２クロックエッジとの間でデータ遷移が 起こったことを示す複合信号を生成する。θ３、θ４およびθ５クロックの間で データ遷移が起こったという指示をブロックアウトするため、ＮＯＲゲート２３ ２の出力はＡＮＤゲート１６６および１６８に戻される。 Ｄフリップフロップ２０４〜２０８の出力は、ＮＯＲゲート２３０の入力に供 給され、このＮＯＲゲートが、θ３、θ４およびθ５クロックの間でデータ遷移 が起こったことを示す複合信号を生成する。ＮＯＲゲート２３０の出力は、ＡＮ Ｄゲート１６０および１６２に戻されて、θ１クロックとθ２クロックとの間で データ遷移が起こったという指示をブロックアウトする。さらなるフィードバッ ク信号がフリップフロップ２００の反転出力によって供給され、この反転出力は 、θ３データに関連するＡＮＤゲート１６４の一方の 入力に送り出される。ＡＮＤゲート１６４の他方の入力は、フリップフロップ２ ０８のフィードバック反転出力を受信する。 もう一組のＤフリップフロップ２１０〜２１８が、入力データＤＡＴＡ＿ＩＮ をθ１またはθ３のいずれかのクロックエッジに整合させる。Ｄフリップフロッ プ２１０および２１２は、それぞれフリップフロップ９６および１００の出力を 受信し、θ１によって刻時される。Ｄフリップフロップ２１４〜２１８は、それ ぞれフリップフロップ１０４、１０８および９２の出力を受信し、θ３によって 刻時される。 作動中、θ１とθ２またはθ２とθ３のクロックエッジの間でデータ遷移が起 こるならば、データはθ１クロックエッジに再整合される。θ３とθ４、θ４と θ５またはθ５とθ１のクロックエッジの間で遷移が起こるならば、データはθ ３クロックエッジに再整合される。θ１およびθ２のＤフリップフロップ２００ および２０２出力のＡＮＤゲート１６６および１６８へのフィードバックならび に反転フリップフロップ２００のＡＮＤゲート１６４への出力が、θ３、θ４お よびθ５に関連するフリップフロップ２０４〜２０８の出力をブロックアウトす るように作用する。同様に、θ３、θ４およびθ５のフリップフロップ２０４〜 ２０８の出力が、θ１およびθ２に関連するフリップフロップ２００および２０ ２をブロックアウトするように構成されている。 フリップフロップ２００〜２１８の出力はさらに論理ゲートの構成に供給され て、データリタイマ５０および滑り緩衝装置３８で使用されるデータ遷移情報を 導出する。これらの論理ゲートは、図６ｂに示すように結合されたＮＯＲゲート ２４０〜２４８、ＯＲゲー ト２５０〜２５８およびＮＡＮＤゲート２６０〜２６８を含む。インバータ２７ ０および２７２が、フリップフロップ２１０の出力のためのさらなる負荷能力を 供給する。また、ファンアウトを増すために、θ１およびθ３クロック信号はさ らにインバータ２８０、２８２、２８４および２８６によってそれぞれ駆動され る。得られるクロック信号は、インバータによって導入される既知の量だけ遅延 したθ１およびθ３クロック信号である。導出される特定の信号は、参照および 説明を容易にするため、図面中では標識を付けて示す。 図６ｃを参照すると、データリタイマ５０は、データをクロック信号のθ１に 整合させる最終的なリタイミング段を含む。これは、図６ｃに示す論理回路構成 によって達成することができる。本質的に、ＯＲゲート３１４の出力は、θ１お よびθ２またはθ３、θ４およびθ５のいずれかのクロックエッジで刻時的に導 入されるデータを運ぶ。この場合、最初のグループがθ１クロックと整合し、第 二のグループがθ３クロックと整合する。これは、ＮＡＮＤゲート２６０および ２６２（図６ｂ）の出力から、θ１およびθ２データを表すデータ信号をＮＡＮ Ｄゲート２９０の入力に供給することによって具現化することができる。ＡＮＤ ゲート２９６は、ＮＡＮＤゲート２９０の出力、θ５データの反転および前進／ 後退デコーダ５４（図７ａ）によって生成される他の制御信号を受信して、実質 的にθ１またはθ２データを生成する。そして、このθ１またはθ２データはＤ フリップフロップ３１０によってθ１クロックエッジで刻時的に導入されるため 、データはθ１クロックと整合する。 ＮＡＮＤゲート２６４〜２６８（図６ｂ）からのθ３、θ４およびθ５データ 信号は、ＮＡＮＤゲート２９２の入力に供給され、こ のＮＡＮＤゲートの出力は、ＮＡＮＤゲート２９８からのクロック信号の複合体 によって制御される伝送ゲート３０６に通される。ＮＡＮＤゲート２９８は、そ の入力が、遅延したθ１クロック、インバータ３００からの遅延したθ３クロッ クの反転およびＮＯＲゲート３０２の出力を受信する。ＮＯＲゲート３０２は、 θ１およびθ２のクロックエッジで遷移しないデータを示す信号を生成する。伝 送ゲート３０６の出力は、遅延したθ３クロックによって刻時されるＤフリップ フロップ３１２に送り出される。そして、フリップフロップ３１０および３１２ の出力がＯＲゲート３１４の入力に供給され、これが、図７ｂに示すデータ経路 セレクタ６２に送られる。ＤＡＴＡ２と標識されたＯＲゲート３１４からの出力 は、クロック位相の一つで刻時的に導入されるデータを運ぶ。インバータ２７０ および２７２によって増強された、θ２デーを有するＤフリップフロップ２１０ （図６ｂ）の出力はさらに、ファンアウトを考慮してインバータ３１６および３ １８に送り出され、Ｄフリップフロップ３２０に供給される。ＤＡＴＡ１と標識 されたフリップフロップ３２０の出力もまた、図７ｂのデータ経路セレクタ６２ に送られる。 図７ａを参照すると、前進／後退デコーダ５４の実施態様の詳細図が示されて いる。前進／後退デコーダ５４は、データが滑りまたはドリフトしてクロックの 境界を越えたかどうか、また、ドリフトの方向が前か後かを判断する。例えば、 データが初めθ１クロックエッジとθ２クロックエッジとの間で遷移したが、今 はθ４クロックエッジとθ５クロックエッジとの間で遷移しているならば、デー タは１クロック境界だけ後方に滑りをしたことになる。このタスクは、図７ａに 示す論理回路を用いて具現化することができる。得ら れる信号は、ＦＯＲＷＡＲＤ、ＢＡＣＫＷＡＲＤおよびＳＬＩＰと標識され、前 方へのデータシフト、後方へのデータシフトおよびデータ滑りの発生をそれぞれ 示す。 前進／後退デコーダ５４は、データリタイマ５０（図６ｂ）から信号ＴＴ４を 受信し、ＮＡＮＤゲート３３４からフィードバック信号を受信するＡＮＤゲート ３３０を含む。ＡＮＤゲート３３０の出力は、遅延したθ１クロックによって刻 時されるＤフリップフロップ３３２の入力に供給され、このＤフリップフロップ の出力はＮＡＮＤゲート３３４の一方の入力に供給される。ＮＡＮＤゲート３３ ４の他方の入力は、図６ｂのデータリタイマからＴ２信号を受信する。ＮＡＮＤ ゲート３３４の出力は、インバータ３３６によって反転され、ＯＲゲート３３８ の入力に供給される。このＯＲゲートの出力は、遅延したθ３クロックによって 刻時される別のＤフリップフロップ３４０に送り出される。 ＮＯＲゲート３４２は、θ４とθ５およびθ５とθ１のクロックエッジの間で データ遷移が起こっていることをそれぞれ示す入力ＴＴ４およびＴＴ５を受信し 、その出力をインバータ３４４に供給する。インバータ３４４の出力は、ＮＡＮ Ｄゲート３４６の入力に結合され、そのもう一つの入力は、図６ｂのデータリタ イマ５０からＴ１２を受信する。ＮＡＮＤゲート３４６の出力は、θ３クロック によって刻時されるＤフリップフロップ３４８に供給される。フリップフロップ ３４８の出力はさらに、θ１クロックによって刻時されるＤフリップフロップ３ ５０に結合される。フリップフロップ３４０および３５０の出力はＮＯＲゲート ３５２に送り出されて、このＮＯＲゲートがＦＯＲＷＡＲＤ信号を生成する。 ＢＡＣＫＷＡＲＤ信号は、別の一連の論理ゲートによって生成される。ＮＯＲ ゲート３６０がデータリタイマ５０（図６ｂ）から信号ＴＴ１およびＴＴ２を受 信し、その出力がＯＲゲート３６２の一方の入力に供給される。ＯＲゲート３６ ２はまた、データリタイマ回路５０（図６ｂ）からＴ３４５信号を受信し、その 出力を、θ１クロックによって刻時されるＤフリップフロップ３６４に供給する 。フリップフロップ３６４の出力は、インバータ３６６によって反転され、ＮＡ ＮＤゲート３６８の一方の入力によって受信される。ＮＡＮＤゲート３６８の他 方の入力は、信号Ｔ４およびＤフリップフロップ３７０の出力に対して演算を加 え、信号ＴＴ２をθ１クロック上で保持するＮＡＮＤゲート３７２からの出力を 受信する。そして、ＮＡＮＤゲート３６８の出力は、同じくθ１クロックによっ て刻時されるＤフリップフロップ３７４に供給される。ＮＯＲゲート３７６は、 フリップフロップ３７４および３４８の出力を受信し、ＢＡＣＫＷＡＲＤ信号を 生成する。ＯＲゲート３８０がＦＯＲＷＡＲＤおよびＢＡＣＫＷＡＲＤ信号を取 り込み、ＳＬＩＰ信号を生成する。θ１クロック信号は、図７ｂに示す状態機械 ５８による使用のために、インバータ３８２によって反転される。 図７ｂに示す状態機械５８は、前進／後退デコーダ５４からＦＯＲＷＡＲＤ、 ＢＡＣＫＷＡＲＤおよびＳＬＩＰ信号を受信し、データ経路セレクタ６２への制 御信号Ｓ１、Ｓ０を生成する。状態機械５８はまた、いずれか一方向に生じたシ フトの回数を記録し、そのカウント値が所定の最大値を超えたならばエラー信号 を発する。図示する実施態様では、一方向への連続シフトの回数は１回に制限さ れている。予想されるとおり、この回数はまったく用途依存性であ り、例えば一方向、連続２回のシフトを受け入れるように実施態様を変更しても よい。 以下の真理値表を参照することにより、状態機械５８およびデータ経路セレク タ６２の作動がさらに理解されよう。 上記の真理値表に示すように、９種の可能な状態があり、そのうち二つがエラ ー状態であり、一つがリセット状態である。信号Ｓ１およびＳ０は、状態機械５ ８によって生成されるマルチプレクサ５０２のセレクト入力を指し、ＦＯＲＷＡ ＲＤおよびＢＡＣＫＷＡＲＤ信号は、前進／後退デコーダ５４からの同名称の出 力を指す。信号Ｓ１およびＳ０が事実上、どちらの遅延経路をデータに使用すべ きかを決定する。例えば、Ｓ１およびＳ０がいずれも低であるとき、Ｄ０入力ま たはマルチプレクサ５００の出力が選択される。それは、マルチプレクサ５００ のセレクトラインのレベルに依存して、遅延 したθ１クロックによって刻時され、２クロックサイクルだけ遅延したＤＡＴＡ ２または同じく遅延したθ１クロックによって刻時され、１クロックサイクルだ け遅延したＤＡＴＡ１のいずれかであることができる。マルチプレクサ５００の セレクト信号は、遅延したθ１クロックによって刻時されるＤフリップフロップ ４８２の出力から導出される。Ｄフリップフロップ４２４からのＳ１信号は、前 進／後退デコーダ５４からのＢＡＣＫＷＡＲＤ信号とともに、ＡＮＤゲート４８ ０の入力に送り出され、このＡＮＤゲートの出力はＤフリップフロップ４８２に 供給される。Ｓ１信号およびＢＡＣＫＷＡＲＤ信号がいずれも高であるとき、Ｄ フリップフロップ４８２への入力は高であり、これが、遅延したθ１クロックに よって刻時され、１クロックサイクルだけ遅延したＤＡＴＡ１信号を選択する。 Ｓ１およびＳ０がそれぞれ低および高であるとき、マルチプレクサ５０２への Ｄ１入力が選択され、それは、遅延したθ１クロックによって刻時され、２クロ ックサイクルだけ遅延したＤＡＴＡ１である。Ｓ１およびＳ０がそれぞれ高およ び低であるとき、マルチプレクサ５０２へのＤ２入力が選択され、それは、遅延 したθ１クロックによって刻時され、１クロックサイクルだけ遅延したＤＡＴＡ ２である。最後に、Ｓ１およびＳ０がいずれも高であるとき、マルチプレクサ５ ０２へのＤ３入力が選択され、それもまた、遅延したθ１クロックによって刻時 され、ただし３クロックサイクルだけ遅延したＤＡＴＡ２である。図７ｂに示す ように、クロックサイクルにおける遅延は、カスケード式Ｄフリップフロップ４ ９０〜４９８によって達成される。 真理値表の状態１を参照すると、信号Ｓ１およびＳ０の現在値が いずれも低であり、前方へのデータシフトが高状態のＦＯＲＷＡＲＤ信号によっ て示されるとき、状態機械５８は、セレクト信号Ｓ１およびＳ０それぞれについ て高および低の値を生成する。この結果、マルチプレクサ５０２へのＤ２入力が 選択され、出力に供給されて、それがさらに、遅延したθ１クロックによってＤ フリップフロップ５０４に通されて、ＤＡＴＡ＿ＯＵＴを生成する。 Ｓ１およびＳ０がそれぞれ高および低であり、後方へのシフトが高状態のＢＡ ＣＫＷＡＲＤ信号によって示されると、状態機械５８はＳ１およびＳ０の両信号 をリセットし、Ｄ０データ経路が選択される（状態２）。しかし、そうではなく 、Ｓ１およびＳ０がそれぞれ高および低であるときに前方へのソフトが示される ならば、状態機械５８はエラー状態に入る。図示する実施態様においては、同じ 方向への連続２回以上のデータシフトがエラーになるということが思い出されよ う。状態機械５８が１回の前方ソフトによって状態１に入り、もう１回の前方シ フトによって状態３に入ると、前方への連続２回のシフトが検出され、ＥＲＲＯ Ｒ出力４７２を生成することによってエラーがフラグされる。エラー状態では、 マルチプレクサ５０２へのＳ１およびＳ０信号をリセットすることにより、Ｄ０ 入力が選択される。 Ｓ１およびＳ０がいずれも低であり、後方へのシフトが検出されるならば、状 態機械５８は、Ｓ１およびＳ０がそれぞれ低および高である状態４に入る。状態 ４では、マルチプレクサ５０２への入力Ｄ１、すなわち３クロックサイクル分の 遅延をもつＤＡＴＡ１が選択される。そして、ＦＯＲＷＡＲＤおよびＢＡＣＫＷ ＡＲＤ信号がいずれも低ならば、状態４は状態５に遷移し、その結果、Ｓ１およ びＳ０がいずれも高にセットされる。状態５では、Ｄ３、すなわち３クロックサ イクル分の遅延をもつＤＡＴＡ２が選択される。 他方、状態４で、前方へのシフトが検出されるならば、状態機械５８は、Ｓ１ およびＳ０がいずれも低にリセットされる状態６に入る。状態６では、マルチプ レクサ５０２へのＤ０入力が選択される。状態５から、前方へのシフトが示され るならば、状態機械５８は、Ｓ１およびＳ０をいずれも低にリセットすることに よってＤ０が選択される状態７に入る。状態５から、後方へのデータシフトが検 出されるならば、連続２回の後方シフトのため、エラー状態８に入る。状態８で は、Ｓ１およびＳ０セレクト信号が低にリセットされて、マルチプレクサ５０２ へのＤ０入力が選択される。上述の状態に加えて、マイクロプロセッサ（図示せ ず）によって発されるＸＲＳと標識された信号を使用して状態機械５８をリセッ トし、マルチプレクサ５０２へのＤ０入力を選択することができるリセット状態 が含まれる。 上記の真理値表は、多数の方法で具現化することができ、その一つを図７ｂに 示す。エラー信号ＥＲＲＯＲおよびその関連の信号ＥＲＲがセットリセットフリ ップフロップ４７０によって生成される。このセットリセットフリップフロップ は一方でそのセット入力をＮＡＮＤゲート４６２〜４６６から受信する。ＮＡＮ Ｄゲート４６２〜４６６は、入力として、信号ＦＯＲＷＡＲＤ、反転Ｓ０（Ｄフ リップフロップ４４４の反転出力から）、Ｓ１、ＢＡＣＫＷＡＲＤおよびＳ０（ Ｄフリップフロップ４４４の出力から）を受信する。ＮＡＮＤゲート４６２〜４ ６６が、エラー状態３および８に必要な論理レベルを作り出す論理、すなわち（ ＦＯＲＷＡＲＤ・Ｓ０・Ｓ１） ＋（ＢＡＣＫＷＡＲＤ・Ｓ０）を生成することがわかる。セレクト信号Ｓ１を生 成するための論理ゲート４０６〜４１６、セットリセットフリップフロップ４２ ０およびＤフリップフロップ４２２を使用して、他の状態が同様に生成される。 ＮＡＮＤゲート４３２〜４４０および４４６、セットリセットフリップフロップ ４４２ならびにＤフリップフロップ４４４および４４８がセレクト信号Ｓ０を生 成する。 このように具現化されると、進入する独立同期データが捕獲され、既知のクロ ック位相に整合される。さらには、前方および後方への実質的なデータシフトが 検出され、修正される。データ位相整合回路３４は、システムが独立同期データ を受信し、それに対して演算を加えなければならない用途に特に適している。 本発明を詳細に説明してきたが、添付の請求の範囲によって定義する本発明の 真髄および範囲を逸脱することなく、本発明に対して種々の変更、代用および変 形を加えることができるということを理解すべきである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホーキンズ，キース、ジー アメリカ合衆国テクサス州78620、ドリッ ピング・スプリングス、シェトランド 1008番

Claims (1)

1. 【特許請求の範囲】 １．データを、所定のクロック信号の多数の位相のうちの選択された位相に整合 させるためのデータ位相整合回路であって、 該多数のクロック位相の少なくとも一つによって刻時的に導入された該データ を受信するためのデータ捕獲回路と、 該捕獲されたデータを該所定のクロック信号の該選択された位相に整合させる ための、該データ捕獲回路に結合されたデータリタイミング回路とを含むデータ 位相整合回路。 ２．該捕獲されたデータを受信し、該データがどのクロック位相の間で遷移した かを判断するための、該データ捕獲回路に結合されたデータ遷移デコード回路を さらに含む請求の範囲第１項記載のデータ位相整合回路。 ３．該所定のクロック信号に対する実質的なデータドリフトを検出し、解消する ための、該データリタイミング回路に結合された滑り緩衝回路をさらに含む請求 の範囲第１項記載のデータ位相整合回路。 ４．該滑り緩衝回路が、該所定のクロック信号に対する該実質的なデータドリフ トの方向を決定するための、該データ遷移デコード回路に結合された前進／後退 回路を含む請求の範囲第３項記載のデータ位相整合回路。 ５．該滑り緩衝回路が、該前進／後退回路からの該デコードされた 方向に応答して該検出された実質的なデータドリフトを修正するための、該前進 ／後退回路に結合された制御装置を含む請求の範囲第４項記載のデータ位相整合 回路。 ６．該制御装置が状態機械を含む請求の範囲第５項記載のデータ位相整合回路。 ７．該滑り緩衝回路が、変動するクロックサイクル遅延を該データに導入するた めの、該制御装置に結合されたデータ経路セレクタを含む請求の範囲第５項記載 のデータ位相整合回路。 ８．該制御装置が、所定の最大値を超えるデータシフトの検出に応答してエラー 信号を生成する請求の範囲第５項記載のデータ位相整合回路。 ９．独立同期データを、所定のクロック信号の選択された位相に整合させるため のデータ位相整合回路であって、 該所定のクロック信号を受信し、該クロック信号の多数の位相を、該選択され た位相を含め、生成するためのクロック位相生成回路と、 該多数のクロック位相の少なくとも一つで該データを受信するためのデータ捕 獲回路と、 該捕獲されたデータを受信し、該データがどのクロック位相の間で遷移したか を判断するための、該データ捕獲回路に結合されたデータ遷移デコード回路と、 該捕獲されたデータを、該所定のクロック信号の該選択された位 相に整合させるための、該データ遷移デコード回路に結合されたデータリタイミ ング回路とを含むデータ位相整合回路。 １０．該所定のクロック信号に対する実質的なデータドリフトを解消するための 、該データリタイミング回路に結合された滑り緩衝回路をさらに含む請求の範囲 第９項記載のデータ位相整合回路。 １１．該滑り緩衝回路が、該所定のクロック信号に対する該実質的なデータドリ フトの方向を決定するための、該データ遷移デコード回路に結合された前進／後 退回路を含む請求の範囲第１０項記載のデータ位相整合回路。 １２．該滑り緩衝回路が、該検出された実質的なデータドリフトを修正するため の制御装置を含む請求の範囲第１０項記載のデータ位相整合回路。 １３．該制御装置が状態機械を含む請求の範囲第１２項記載のデータ位相整合回 路。 １４．該滑り緩衝回路が、変動するクロックサイクル遅延を該データに導入する ための、該制御装置に結合されたデータ経路セレクタを含む請求の範囲第１２項 記載のデータ位相整合回路。 １５．該制御装置が、所定の最大値を超えるデータソフトの検出に応答してエラ ー信号を生成する請求の範囲第１２項記載のデータ位 相整合回路。 １６．独立同期データを、所定のクロック信号の多数の位相のうちの選択された 位相に整合させる方法であって、 該多数のクロック位相の一つで該データを捕獲する段階と、 該データが初めにどのクロック位相の間で利用可能であったかを判断する段階 と、 該捕獲されたデータを、該所定のクロック信号の該選択された位相に整合させ る段階とを含む方法。 １７．該所定のクロック信号に対する実質的なデータドリフトを修正する段階を さらに含む請求の範囲第１６項記載の方法。 １８．該実質的なデータドリフトの修正段階が、実質的なデータドリフトの方向 を検出する段階を含む請求の範囲第１７項記載の方法。 １９．実質的なデータドリフトの修正段階が、実質的なデータドリフトの検出さ れた方向に応答してクロックサイクル遅延の変動量を導出する段階を含む請求の 範囲第１８項記載の方法。 ２０．同方向における連続したデータドリフトの回数をカウントする段階と、 所定の最大値を超える同方向における連続したデータドリフトの回数に応答し てエラー信号を生成する段階とをさらに含む請求の範囲第１８項記載の方法。