JPH031734A - クロックスリップ検出回路 - Google Patents
クロックスリップ検出回路Info
- Publication number
- JPH031734A JPH031734A JP1136528A JP13652889A JPH031734A JP H031734 A JPH031734 A JP H031734A JP 1136528 A JP1136528 A JP 1136528A JP 13652889 A JP13652889 A JP 13652889A JP H031734 A JPH031734 A JP H031734A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- clocks
- slip
- external clock
- rising edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要 〕
外部より供給されるクロック源と、それに同期した通信
システムの動作クロックのスリップ検出を行うためのク
ロックスリップ検出方法に関し、位相差に関係なく正確
に且つ敏速にクロックスリップの検出を可能とするクロ
ックスリップ検出回路の１１供を目的とし、 た位相の異なるｎ個のクロックを抽出する位相変換部と
、 該ｎ個のクロックにより外部クロックの立ち上がり推移
を検出し、１／ｎ周期位相のずれた各クロック間で外部
クロックの立ち上がりが検出された場合をクロンクスリ
ノプと判断しアラーム信号を出力する立ち上がり検出部
とを有するよう構成する。
システムの動作クロックのスリップ検出を行うためのク
ロックスリップ検出方法に関し、位相差に関係なく正確
に且つ敏速にクロックスリップの検出を可能とするクロ
ックスリップ検出回路の１１供を目的とし、 た位相の異なるｎ個のクロックを抽出する位相変換部と
、 該ｎ個のクロックにより外部クロックの立ち上がり推移
を検出し、１／ｎ周期位相のずれた各クロック間で外部
クロックの立ち上がりが検出された場合をクロンクスリ
ノプと判断しアラーム信号を出力する立ち上がり検出部
とを有するよう構成する。
〔産業上の利用分野 ］
本発明は、外部より供給されるクロック源と、それに同
期した通信システムの動作クロックのスリップ検出を行
うためのクロックスリップ検出回路に関する。
期した通信システムの動作クロックのスリップ検出を行
うためのクロックスリップ検出回路に関する。
通信システムでは、同期した通信を行うためにその通信
網としての基準クロックが必要となる。
網としての基準クロックが必要となる。
このため各通信端末は外部からクロックを引き込んでい
る。そして近年では各通信システムの各処理においてよ
り高信頼化の要求にともない、動作基準となっているク
ロック源の重複化が要求されている。この重複化により
、従来に比べ基準クロックが何らかの原因で異常が発生
した場合にも、前記基準クロックに同期した他のクロッ
ク源からのクロックを供給することにより、早期の異常
発見及び保守によりシステムダウン等が避けられること
になり信頼性がより高いものとなる。
る。そして近年では各通信システムの各処理においてよ
り高信頼化の要求にともない、動作基準となっているク
ロック源の重複化が要求されている。この重複化により
、従来に比べ基準クロックが何らかの原因で異常が発生
した場合にも、前記基準クロックに同期した他のクロッ
ク源からのクロックを供給することにより、早期の異常
発見及び保守によりシステムダウン等が避けられること
になり信頼性がより高いものとなる。
そのため現在、複数のシステム間において相互にクロッ
ク源の供給を行う等のクロック源の重複化が行われてい
る。しかし、通信システム間でのクロックの位相が異な
ることがあり、単純にスリップ検出ができない。そこで
、位相の異なるクロックのスリップ検出を可能とする必
要がある。
ク源の供給を行う等のクロック源の重複化が行われてい
る。しかし、通信システム間でのクロックの位相が異な
ることがあり、単純にスリップ検出ができない。そこで
、位相の異なるクロックのスリップ検出を可能とする必
要がある。
［従来の技術 ］
従来における位相の異なるクロックのスリップ検出のた
めの構成図を第４図に示す。また前記構成におけるタイ
ムチャートを第５図に示す。従来の方法では内部動作の
基準クロックと、外部から供給している外部クロックと
を取り出し、スリップの検出をしている。以下図面を参
照して従来の方法を説明する。
めの構成図を第４図に示す。また前記構成におけるタイ
ムチャートを第５図に示す。従来の方法では内部動作の
基準クロックと、外部から供給している外部クロックと
を取り出し、スリップの検出をしている。以下図面を参
照して従来の方法を説明する。
従来の方法は簡単にいうと、自システムの動作クロック
の立ち上がり間に外部から供給されるクロックの立ち上
がりがあるかを検出することによりクロックのスリップ
を検出するものである。
の立ち上がり間に外部から供給されるクロックの立ち上
がりがあるかを検出することによりクロックのスリップ
を検出するものである。
従来のスリップ検出回路は３列のフィリンプフロップ（
以下ＦＦと略す）と立ち上がり微分回路４１、ナンド回
路４５より構成される。■は外部からのクロック、■は
前記外部からのクロックが立ち上がり微分回路４１を介
した後の信号、■はＦＦ４２のＱ端子からの出力信号、
■はＦＦ４３のＱ端子からの出力信号、■は内部クロッ
クの立ち上がり検出結果の信号、■はＦＦ４４のＱ端子
出力、■はナンド回路４５の出力信号でありアラーム制
御信号でもある。■は初期時の誤警報防止信号である。
以下ＦＦと略す）と立ち上がり微分回路４１、ナンド回
路４５より構成される。■は外部からのクロック、■は
前記外部からのクロックが立ち上がり微分回路４１を介
した後の信号、■はＦＦ４２のＱ端子からの出力信号、
■はＦＦ４３のＱ端子からの出力信号、■は内部クロッ
クの立ち上がり検出結果の信号、■はＦＦ４４のＱ端子
出力、■はナンド回路４５の出力信号でありアラーム制
御信号でもある。■は初期時の誤警報防止信号である。
また■の信号は内部クロックの立ち上がり検出信号■で
、セットされ、外部クロックから抽出した■の信号の立
ち下がりでリセットされるもの、■の信号は連続リセッ
ト（ＦＦ４２がリセットされ、セフ）されないうちに再
度リセット信号が入力する）を検出するもの、また■の
信号は連続セット（ＦＦ４２がセットされ、リセットさ
れないうちにセット信号が入力する）を検出するもので
ある。
、セットされ、外部クロックから抽出した■の信号の立
ち下がりでリセットされるもの、■の信号は連続リセッ
ト（ＦＦ４２がリセットされ、セフ）されないうちに再
度リセット信号が入力する）を検出するもの、また■の
信号は連続セット（ＦＦ４２がセットされ、リセットさ
れないうちにセット信号が入力する）を検出するもので
ある。
■は内部クロックの立ち上がりクロックを示している。
つまり、従来の方法では内部クロック又は外部クロック
によるＦＦ４２のセット又はリセットが連続して起こる
のを検出した場合をスリップ検出としてアラーム信号を
出力する構成になっているものである。
によるＦＦ４２のセット又はリセットが連続して起こる
のを検出した場合をスリップ検出としてアラーム信号を
出力する構成になっているものである。
〔発明が解決しようとする課題 ］
前記従来のスリップ検出回路では、クロックスリップ検
出の初期状態で外部クロックと内部クロックとに位相差
がある場合は正常に動作するものであるが、仮に位相差
が全く無い場合にスリップしていない状態にも係わらず
警報を発してしまうことがある。これは位相差が全くな
い場合、ＦＦ４２にセット、リセット信号が同時に人力
してしまうしことにより正常動作を妨げられるためであ
る。このため、通信システムの運用に当たっての信頼性
が著しく低下してしまうという問題を生じていた。
出の初期状態で外部クロックと内部クロックとに位相差
がある場合は正常に動作するものであるが、仮に位相差
が全く無い場合にスリップしていない状態にも係わらず
警報を発してしまうことがある。これは位相差が全くな
い場合、ＦＦ４２にセット、リセット信号が同時に人力
してしまうしことにより正常動作を妨げられるためであ
る。このため、通信システムの運用に当たっての信頼性
が著しく低下してしまうという問題を生じていた。
そこで本発明は、位相差に関係なく正確に且つ敏速にク
ロックスリップの検出を可能とするクロックスリップ検
出回路の提供を目的とする。
ロックスリップの検出を可能とするクロックスリップ検
出回路の提供を目的とする。
第１図に本発明の原理構成及びシステム構成図を示す。
図中１８．１９は各外部クロックを動作基準内部クロッ
クから抽出した位相の異なる複数クロックにより立ち上
がり推移を検出する立ち上がり検出部、１６は動作基準
内部クロックから１／ｎ周期位相ずらした位相異なるｎ
個のクロックを抽出する位相変換部である。
クから抽出した位相の異なる複数クロックにより立ち上
がり推移を検出する立ち上がり検出部、１６は動作基準
内部クロックから１／ｎ周期位相ずらした位相異なるｎ
個のクロックを抽出する位相変換部である。
本発明は前記目的を達成するため、前記基準クロックか
らｌ ／ ｎ周期位相をずらした位相の異なるｎ個のク
ロックを抽出し、該ｎ個の各クロックにより外部クロッ
クの立ち上がり推移を検出し、各クロックで立ち上がり
推移が検出された場合をクロックスリップとするよう構
成する。
らｌ ／ ｎ周期位相をずらした位相の異なるｎ個のク
ロックを抽出し、該ｎ個の各クロックにより外部クロッ
クの立ち上がり推移を検出し、各クロックで立ち上がり
推移が検出された場合をクロックスリップとするよう構
成する。
（作用 〕
本発明では、位相変換器により抽出された複数クロック
に外部クロックの立し上がりを検出することになる。ま
た、内部クロックにより抽出された複数クロックで立ち
上がりが検出されないとスリップと見なさないため、内
部クロックと外部クロックとが同位相にあってもスリッ
プの誤検出がされないことになる。
に外部クロックの立し上がりを検出することになる。ま
た、内部クロックにより抽出された複数クロックで立ち
上がりが検出されないとスリップと見なさないため、内
部クロックと外部クロックとが同位相にあってもスリッ
プの誤検出がされないことになる。
〔実施例 ］
本発明の実施例構成図を第２図に示す。本図は位相変換
部において１／４周期位相をづらし４つのクロックを抽
出し外部クロックの立ち上がり検出を行うものである。
部において１／４周期位相をづらし４つのクロックを抽
出し外部クロックの立ち上がり検出を行うものである。
よって直列に３つ接続されたフィリップフロップ群が４
つ存在する。仮に１０個のクロックを抽出した場合は直
列に３つ接続されたフィリップフロップ群が１０存在す
ることになる。
つ存在する。仮に１０個のクロックを抽出した場合は直
列に３つ接続されたフィリップフロップ群が１０存在す
ることになる。
また第３図には本実施例のタイミングチャートを示す。
第２図の各入出力につけた符号が第３図に対応している
。以下図面を参照して本発明の詳細な説明する。
。以下図面を参照して本発明の詳細な説明する。
本実施例の特徴は、まず内部の基準動作に使用されてい
るクロックから４つの位相の異なるクロックを抽出する
ことにある。この場合の各クロックの位相差は１／４周
期である。（図のす、ｇ。
るクロックから４つの位相の異なるクロックを抽出する
ことにある。この場合の各クロックの位相差は１／４周
期である。（図のす、ｇ。
１、ｑ）次の特徴としては前記４つの各クロックにより
外部クロックの立ち上がり推移を検出することにある。
外部クロックの立ち上がり推移を検出することにある。
ここでの立ち上がり推移の検出方法としては、あるクロ
ックの立ち上がりと次のクロック（１／４周期位相の遅
れたクロック）の立ち上がり間に外部クロックの立ち上
がりが存在するか否かによって行うものである。
ックの立ち上がりと次のクロック（１／４周期位相の遅
れたクロック）の立ち上がり間に外部クロックの立ち上
がりが存在するか否かによって行うものである。
第２図におけるアンド回路２５〜２８が前記のような２
つのクロックの立ち上がり間に外部クロックの立ち上が
りが存在するか否かを検出するものである。例えば時間
り、〜Ｌ２のように、ＦＦ２１への人力クロックｂが立
ち上がったときに外部クロックａが立ち上がっていなか
ったときＦＦ２１の算出力が’ｔｌｉ”となり、また次
ＯＦ Ｆ２２では人力クロックｇが立ち上がったときに
外部クロックが立ち上がっているためＦＦ２２のＱ出力
が’Ｉｌｉ”となっている。よって前記２つの入力クロ
ック間に外部クロックの立ち上がりがあることをアンド
回路２５が検出し゛旧°′出力となる。外部クロ、ツク
または内部クロックがスリップしていない場合は、４つ
のアンド回路２５〜２８のうち１つのみの出力が″旧′
°となって、他のアンド回路が゛旧″”出力となること
はない。実施例では立ち上がり検出開始により時間ｔ。
つのクロックの立ち上がり間に外部クロックの立ち上が
りが存在するか否かを検出するものである。例えば時間
り、〜Ｌ２のように、ＦＦ２１への人力クロックｂが立
ち上がったときに外部クロックａが立ち上がっていなか
ったときＦＦ２１の算出力が’ｔｌｉ”となり、また次
ＯＦ Ｆ２２では人力クロックｇが立ち上がったときに
外部クロックが立ち上がっているためＦＦ２２のＱ出力
が’Ｉｌｉ”となっている。よって前記２つの入力クロ
ック間に外部クロックの立ち上がりがあることをアンド
回路２５が検出し゛旧°′出力となる。外部クロ、ツク
または内部クロックがスリップしていない場合は、４つ
のアンド回路２５〜２８のうち１つのみの出力が″旧′
°となって、他のアンド回路が゛旧″”出力となること
はない。実施例では立ち上がり検出開始により時間ｔ。
ではアンド回路２８が°’ｔｌｉ’″となりクロックｇ
とり四ツクｂの立ち上がりの間に外部クロックの立ち上
がりがある状態であり、信号Ｕがパ旧″となっている。
とり四ツクｂの立ち上がりの間に外部クロックの立ち上
がりがある状態であり、信号Ｕがパ旧″となっている。
アンド回路２５〜２８が“’ ｔｌ ｉ ”出力となる
、つまり外部クロックまたは内部クロックの立ち上がり
が推移し、次々にアンド回路が゛）１１′”出力となる
と前記各ＦＦ群への入力クロックによりＦＦ２９〜３２
に′１（ｉ″′′出力持され、更に次入力クロックによ
りＦＦ３７〜４０に”Ｉｌｉ”出力がリセット信号が入
力するまで保持される。これはＦＦ３７〜４０が’Ｉｌ
ｉ’”出力となると自己ＦＦのＱ端子出力を排他的論理
和を介して自己ＦＦのＤ端子に帰還させているため、自
己ＦＦのＱ端子の出力が’Ｉｌｉ”になるとそれをリセ
ット入力があるまで保持されることになる。
、つまり外部クロックまたは内部クロックの立ち上がり
が推移し、次々にアンド回路が゛）１１′”出力となる
と前記各ＦＦ群への入力クロックによりＦＦ２９〜３２
に′１（ｉ″′′出力持され、更に次入力クロックによ
りＦＦ３７〜４０に”Ｉｌｉ”出力がリセット信号が入
力するまで保持される。これはＦＦ３７〜４０が’Ｉｌ
ｉ’”出力となると自己ＦＦのＱ端子出力を排他的論理
和を介して自己ＦＦのＤ端子に帰還させているため、自
己ＦＦのＱ端子の出力が’Ｉｌｉ”になるとそれをリセ
ット入力があるまで保持されることになる。
こうして外部クロックの立ち上がりを検出し、各ＦＦ３
７〜４０のＱ端子にｔｌ ｉ ”出力が保持されること
によりアラーム信号Ｗが発せられ、クロックのスリップ
を検出することになる。
７〜４０のＱ端子にｔｌ ｉ ”出力が保持されること
によりアラーム信号Ｗが発せられ、クロックのスリップ
を検出することになる。
本実施例では１／４周期位相をずらした４つクロックを
使用し、各クロック間で外部クロックの立ち上がりが検
出されたことをクロックスリップとしている。しかし、
例えば１／１０周期位相をづらし１０のクロックを使用
し、そのうち５クロック間で外部クロックの立ち上がり
を検出した場合にクロックスリップとする構成にするこ
とも可能である。その場合各ＦＦ群の３段目ＯＦＦの出
力を論理回路を介して行うことにより簡単に構成できる
。このような構成の場合光の実施例に比べ回路構成は複
雑となるが、敏速にクロックのスリップを検出できると
いう効果を有する。
使用し、各クロック間で外部クロックの立ち上がりが検
出されたことをクロックスリップとしている。しかし、
例えば１／１０周期位相をづらし１０のクロックを使用
し、そのうち５クロック間で外部クロックの立ち上がり
を検出した場合にクロックスリップとする構成にするこ
とも可能である。その場合各ＦＦ群の３段目ＯＦＦの出
力を論理回路を介して行うことにより簡単に構成できる
。このような構成の場合光の実施例に比べ回路構成は複
雑となるが、敏速にクロックのスリップを検出できると
いう効果を有する。
本発明により、外部クロックと内部クロックに位相差が
ないような場合でも確実にクロックスリップを検出可能
となる。また複数クロックによりそのうちのいくつかで
外部クロックの立ち上がりを検出した場合をスリップ検
出とすれば、より敏速に検出が可能となる。
ないような場合でも確実にクロックスリップを検出可能
となる。また複数クロックによりそのうちのいくつかで
外部クロックの立ち上がりを検出した場合をスリップ検
出とすれば、より敏速に検出が可能となる。
第１図は本発明の原理構成図、
第２図は本発明における立ち上がり検出部の一実施例、
第３図は実施例におけるタイムチャート、第４図は従来
の立ち上がり検出部の構成図、第５図は従来におけるタ
イムチャートである。 図中 １２・ １３・ １６・ １８゜ ・クロック選択部 ・ＰＬＬ回路 ・位相変換部 ９・・・立ち上がり検出部
の立ち上がり検出部の構成図、第５図は従来におけるタ
イムチャートである。 図中 １２・ １３・ １６・ １８゜ ・クロック選択部 ・ＰＬＬ回路 ・位相変換部 ９・・・立ち上がり検出部
Claims (2)
- （１）外部より複数のクロックを供給し、前記複数クロ
ックの内の１つをクロック選択部（１２）で選択し、Ｐ
ＬＬ回路（１３）を介して内部の動作基準クロックを抽
出し起動している相互同期通信システムにおける、前記
基準クロックにより前記外部クロックの立ち上がり推移
を検出することにより行うクロックスリップ検出回路に
於いて、前記基準クロックから１／ｎ周期づつ位相をず
らした位相の異なるｎ個のクロックを抽出する位相変換
部（１６）と、 該ｎ個のクロックにより外部クロックの立ち上がり推移
を検出し、１／ｎ周期位相のずれた各クロック間で外部
クロックの立ち上がりが検出された場合をクロックスリ
ップと判断しアラーム信号を出力する立ち上がり検出部
（１８，１９）とを有することを特徴とするクロックス
リップ検出回路。 - （２）請求項１記載の立ち上がり検出部（１８〜１９）
が、１／ｎ周期づつ位相がずれた各クロック間で外部ク
ロックの立ち上がりを検出する場合に、ｎ個のクロック
間のうちｍ（＜ｎ）個のクロック間で前記外部クロック
の立ち上がりが検出された場合にクロックスリップと判
断しアラーム信号を出力することを特徴とするクロック
スリップ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136528A JPH031734A (ja) | 1989-05-30 | 1989-05-30 | クロックスリップ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136528A JPH031734A (ja) | 1989-05-30 | 1989-05-30 | クロックスリップ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH031734A true JPH031734A (ja) | 1991-01-08 |
Family
ID=15177294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136528A Pending JPH031734A (ja) | 1989-05-30 | 1989-05-30 | クロックスリップ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH031734A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0732016A4 (en) * | 1993-12-01 | 1998-09-09 | Dsc Communications | DATA PHASE ALIGNMENT CIRCUIT |
| JP2007132941A (ja) * | 2005-11-09 | 2007-05-31 | Honeywell Internatl Inc | 光ファイバ・ジャイロスコープの非同期復調 |
-
1989
- 1989-05-30 JP JP1136528A patent/JPH031734A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0732016A4 (en) * | 1993-12-01 | 1998-09-09 | Dsc Communications | DATA PHASE ALIGNMENT CIRCUIT |
| JP2007132941A (ja) * | 2005-11-09 | 2007-05-31 | Honeywell Internatl Inc | 光ファイバ・ジャイロスコープの非同期復調 |
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