JPH0787032B2 - 半導体記憶装置 - Google Patents
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- JPH0787032B2 JPH0787032B2 JP60150859A JP15085985A JPH0787032B2 JP H0787032 B2 JPH0787032 B2 JP H0787032B2 JP 60150859 A JP60150859 A JP 60150859A JP 15085985 A JP15085985 A JP 15085985A JP H0787032 B2 JPH0787032 B2 JP H0787032B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置、特にダイナミックメモリセル
による演算機能を備えた半導体記憶装置に関する。
による演算機能を備えた半導体記憶装置に関する。
従来、ダイナミックメモリセルを用いた半導体記憶装置
は、１つのセンスアンプに入力されているビット線対の
うち、一方のビット線に接続されたメモリセルと、他方
のビット線に接続された判定用ダミーセルとをを同時に
選択し、しかる後センスアンプを動作させるようになっ
ていた。
は、１つのセンスアンプに入力されているビット線対の
うち、一方のビット線に接続されたメモリセルと、他方
のビット線に接続された判定用ダミーセルとをを同時に
選択し、しかる後センスアンプを動作させるようになっ
ていた。
〔発明が解決しようとする問題点〕 上述したDRAMを含め通常のDRAM一般では、単にセルにデ
ータの書き込み、読み出しを行う機能を有しているだけ
である。従って、例えばメモリセルに格納された２つの
データを演算する場合、２つのデータをDRAMから読み出
し、外部で演算することになる。しかし、この演算速度
はDRAMの出力ビット数（入出力端子数）により限定され
てしまうため、例えば１ビット入出力のDRAMでは１ビッ
トずつの出力により演算の速度の高速化が望めないとい
う問題点を有している。
ータの書き込み、読み出しを行う機能を有しているだけ
である。従って、例えばメモリセルに格納された２つの
データを演算する場合、２つのデータをDRAMから読み出
し、外部で演算することになる。しかし、この演算速度
はDRAMの出力ビット数（入出力端子数）により限定され
てしまうため、例えば１ビット入出力のDRAMでは１ビッ
トずつの出力により演算の速度の高速化が望めないとい
う問題点を有している。
本発明の目的は、このような問題を解決し、セルに書き
こまれたデータを高速に演算処理できるようにした半導
体記憶装置を提供することにある。
こまれたデータを高速に演算処理できるようにした半導
体記憶装置を提供することにある。
本発明の半導体記憶装置の構成は、演算出力モード時に
１つのセンスアンプに接続されたビット線対にそれぞれ
接続した演算対象のデータが格納された２つのメモリセ
ルに対応した２本のワード線を同時に選択するワード線
選択回路と、前記ビット線対にそれぞれ接続されリセッ
ト信号によりリセット状態となるダミーセルと、制御信
号に応じて前記ビット線対のうち一方を前記ダミーセル
と接続するダミーセル選択回路と、前記演算出力モード
時に前記ワード線選択回路に所定の２本のワード線を選
択させるとともに、前記制御信号を前記ダミーセル選択
回路に供給する制御回路とを有し、前記演算出力モード
時に前記ビット線対の一方のビット線に前記演算対象の
２つのメモリセルの一方を接続し、他方のビット線に他
方のメモリセル及び前記ダミーセルを接続し、前記セン
スアンプにより増幅された前記ビット線対の差電位を前
記２つのメモリセルの演算結果として出力することを特
徴とする。
１つのセンスアンプに接続されたビット線対にそれぞれ
接続した演算対象のデータが格納された２つのメモリセ
ルに対応した２本のワード線を同時に選択するワード線
選択回路と、前記ビット線対にそれぞれ接続されリセッ
ト信号によりリセット状態となるダミーセルと、制御信
号に応じて前記ビット線対のうち一方を前記ダミーセル
と接続するダミーセル選択回路と、前記演算出力モード
時に前記ワード線選択回路に所定の２本のワード線を選
択させるとともに、前記制御信号を前記ダミーセル選択
回路に供給する制御回路とを有し、前記演算出力モード
時に前記ビット線対の一方のビット線に前記演算対象の
２つのメモリセルの一方を接続し、他方のビット線に他
方のメモリセル及び前記ダミーセルを接続し、前記セン
スアンプにより増幅された前記ビット線対の差電位を前
記２つのメモリセルの演算結果として出力することを特
徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。本実施
例は、ワード選択回路１と、ダミーセル選択回路２と、
制御回路３と、センスアンプ４と、センスアンプ４に接
続された１対のビット線5,6と、ビット線5,6とトランジ
スタQ1,Q2とを介して夫々接続される１対のI/O線7,8
と、ワード選択回路１から出力されるワード線9,10,13,
14と、これらワード線を介してビット線5,6と接続され
るセル11,12,15,16と、ダミーセル選択回路２から出力
されるダミーワード線17,18と、これらダミーワード線1
7,18を介してビット線5,6に夫々接続されるダミーセル1
9,20とを含んでいる。これらワード線が選択されない時
は、ダミーリセット信号DRにより、ダミーセル19,20の
コンデンサはその電荷が放電されて０となっている。な
お、図示していないが、出力回路がI/O線7,8に接続さ
れ、ここから所要のデータが出力される。ここでセル11
をセル（Ａ），セル12をセル（Ｂ），ダミーワード線17
をANDダミーワード線，ダミーワード線18をORダミーワ
ード線というものとする。
例は、ワード選択回路１と、ダミーセル選択回路２と、
制御回路３と、センスアンプ４と、センスアンプ４に接
続された１対のビット線5,6と、ビット線5,6とトランジ
スタQ1,Q2とを介して夫々接続される１対のI/O線7,8
と、ワード選択回路１から出力されるワード線9,10,13,
14と、これらワード線を介してビット線5,6と接続され
るセル11,12,15,16と、ダミーセル選択回路２から出力
されるダミーワード線17,18と、これらダミーワード線1
7,18を介してビット線5,6に夫々接続されるダミーセル1
9,20とを含んでいる。これらワード線が選択されない時
は、ダミーリセット信号DRにより、ダミーセル19,20の
コンデンサはその電荷が放電されて０となっている。な
お、図示していないが、出力回路がI/O線7,8に接続さ
れ、ここから所要のデータが出力される。ここでセル11
をセル（Ａ），セル12をセル（Ｂ），ダミーワード線17
をANDダミーワード線，ダミーワード線18をORダミーワ
ード線というものとする。
今、ワード線９とワード線10及びANDダミーワード線17
を選択し、セル（Ａ）11及びダミーセル19をビット線５
に、セル（Ｂ）12をビット線６に接続した場合を考え
る。また、I/O線７がハイ（High）,8がロウ（Low）の場
合に出力「１」であるとする。
を選択し、セル（Ａ）11及びダミーセル19をビット線５
に、セル（Ｂ）12をビット線６に接続した場合を考え
る。また、I/O線７がハイ（High）,8がロウ（Low）の場
合に出力「１」であるとする。
（１）セル（Ａ）11の内容がHighであり、セル（Ｂ）12
の内容がLowである場合。
の内容がLowである場合。
ビット線５のレベルは、セル（Ａ）11の内容がHighであ
るため、ダミーセル19の充電電荷分だけ低下し、セル
（Ｂ）12の内容がLowであるため、セル（Ｂ）12の充電
電荷分だけ、ビット線６のレベルが低下する。ダミーセ
ルはセルの約半分の大きさに設定しておけば、ビット線
5,6との間には差電位を生じ、ビット線５の方が高くな
る。これをセンスアンプ４で増幅すれば、ビット線５は
High,ビット線６はLowとなる。これはI/O線7,8を通って
外部に出力された場合「１」に対応するセンスアンプの
傾きとなる。センス前の状態においてセル（Ａ）11High
は「１」，セル（Ｂ）Lowは「１」に対応させておけ
ば、「１」と「１」とを演算して「１」を生じたことに
なる。
るため、ダミーセル19の充電電荷分だけ低下し、セル
（Ｂ）12の内容がLowであるため、セル（Ｂ）12の充電
電荷分だけ、ビット線６のレベルが低下する。ダミーセ
ルはセルの約半分の大きさに設定しておけば、ビット線
5,6との間には差電位を生じ、ビット線５の方が高くな
る。これをセンスアンプ４で増幅すれば、ビット線５は
High,ビット線６はLowとなる。これはI/O線7,8を通って
外部に出力された場合「１」に対応するセンスアンプの
傾きとなる。センス前の状態においてセル（Ａ）11High
は「１」，セル（Ｂ）Lowは「１」に対応させておけ
ば、「１」と「１」とを演算して「１」を生じたことに
なる。
（２）セル（Ａ）11の内容がHigh,セル（Ｂ）12の内容
がHighである場合。
がHighである場合。
（１）と同様にビット線5,6との間には差電位を生じ、
ビット線５の方が低くなる。これをセンスアンプによっ
て増幅すれば、ビット線５はLow,ビット線６はHighとな
る。これはI/O線7,8を通って外部に出力された場合
「０」に対応するセンスアンプの傾きとなる。セル
（Ａ）11Highは「１」，セル（Ｂ）12High「０」に対応
しており、これら「１」と「０」とを演算して「０」を
生じたことになる。
ビット線５の方が低くなる。これをセンスアンプによっ
て増幅すれば、ビット線５はLow,ビット線６はHighとな
る。これはI/O線7,8を通って外部に出力された場合
「０」に対応するセンスアンプの傾きとなる。セル
（Ａ）11Highは「１」，セル（Ｂ）12High「０」に対応
しており、これら「１」と「０」とを演算して「０」を
生じたことになる。
同様にして、セル（１）11Low,セル（Ｂ）12Lowの場
合、ビット線５はセル（Ａ）11と電荷０であるダミーセ
ル19の充電電荷分下がることにより、ビット線６の電位
よりも低いレベルとなる。従って、「０」と「１」とを
演算して「０」を生じ、セル（Ａ）11Low,セル（Ｂ）12
Highの場合「０」と「０」とを演算して「０」を生じる
ことがわかる。これをまとめると第１表を得る。これは
セル（Ａ）11とセル（Ｂ）12との間のAND演算にほかな
らない。この表中、（１），（０）は外部データ、Hig
h,Lowはセルのレベルを示す。
合、ビット線５はセル（Ａ）11と電荷０であるダミーセ
ル19の充電電荷分下がることにより、ビット線６の電位
よりも低いレベルとなる。従って、「０」と「１」とを
演算して「０」を生じ、セル（Ａ）11Low,セル（Ｂ）12
Highの場合「０」と「０」とを演算して「０」を生じる
ことがわかる。これをまとめると第１表を得る。これは
セル（Ａ）11とセル（Ｂ）12との間のAND演算にほかな
らない。この表中、（１），（０）は外部データ、Hig
h,Lowはセルのレベルを示す。
次に、ワード線９とワード線10及びORダミーワード線18
を選択し、セル（Ａ）11をビット線５に、セル（Ｂ）12
及びダミーセル20をビット線６に接続した場合を考え
る。
を選択し、セル（Ａ）11をビット線５に、セル（Ｂ）12
及びダミーセル20をビット線６に接続した場合を考え
る。
（１）セル（Ａ）11の内容がHighであり、セル（Ｂ）12
の内容がLowである場合。
の内容がLowである場合。
セル（Ａ）11の内容がHighであるからビット線５の電位
の変化はなく、セル（Ｂ）12の内容がLowであるためセ
ル（Ｂ）12及びダミーセル20の充電分だけビット線６の
電位が低下する。この動作により、ビット線5,6の間に
は差電位を生じ、ビット線５の方が高くなり、これをセ
ンスアンプで増幅すれば、ビット線５はHigh,ビット線
６はLowとなる。これはI/O線7,8を通って外部に出力さ
れた場合、「１」に対応するセンスアンプの傾きとな
る。センス前の状態において、セル（Ａ）11Highは
「１」、セル（Ｂ）12Lowは「１」に対応しており、
「１」と「１」とを演算して「１」を生じることにな
る。
の変化はなく、セル（Ｂ）12の内容がLowであるためセ
ル（Ｂ）12及びダミーセル20の充電分だけビット線６の
電位が低下する。この動作により、ビット線5,6の間に
は差電位を生じ、ビット線５の方が高くなり、これをセ
ンスアンプで増幅すれば、ビット線５はHigh,ビット線
６はLowとなる。これはI/O線7,8を通って外部に出力さ
れた場合、「１」に対応するセンスアンプの傾きとな
る。センス前の状態において、セル（Ａ）11Highは
「１」、セル（Ｂ）12Lowは「１」に対応しており、
「１」と「１」とを演算して「１」を生じることにな
る。
同様にセル（Ａ）11High,セル（Ｂ）12Highの時は
「１」と「０」とを演算して「１」を得、セルA11Low,
セル（Ｂ）12Lowの場合、ビット線６はセル（Ｂ）12と
電荷０であるダミーセル20の充電電荷分下がることによ
り、ビット線５より低いレベルとなる。従って、「０」
と「１」とを演算して「１」を得、セル（Ａ）11Low,セ
ル（Ｂ）12Highの時は「０」と「０」とを演算して
「０」を得る。これをまとめると第２表を得る。これは
セル（Ａ）11とセル（Ｂ）12間のOR演算にほかならな
い。
「１」と「０」とを演算して「１」を得、セルA11Low,
セル（Ｂ）12Lowの場合、ビット線６はセル（Ｂ）12と
電荷０であるダミーセル20の充電電荷分下がることによ
り、ビット線５より低いレベルとなる。従って、「０」
と「１」とを演算して「１」を得、セル（Ａ）11Low,セ
ル（Ｂ）12Highの時は「０」と「０」とを演算して
「０」を得る。これをまとめると第２表を得る。これは
セル（Ａ）11とセル（Ｂ）12間のOR演算にほかならな
い。
このように２つのセルの演算の結果、センス後のセルの
内容は演算後の内容に置き代わる破壊読出しとなる。こ
のセンス前のセルの内容を保持する必要がある場合に
は、演算用のセルを限定して用いることにより、センス
前のセルの内容を保持したまま演算を行なうことも可能
である。
内容は演算後の内容に置き代わる破壊読出しとなる。こ
のセンス前のセルの内容を保持する必要がある場合に
は、演算用のセルを限定して用いることにより、センス
前のセルの内容を保持したまま演算を行なうことも可能
である。
第２図はこのような半導体記憶装置の第２の実施例の回
路図である。本実施例は、第１の実施例の他に、演算ワ
ード選択回路30と、この演算ワード選択回路30から出力
される演算ワード線31,41と、これら演算ワード線31,41
を介してビット線5,6に夫々接続される演算セル32,42と
を備えたものである。この場合も第１の実地例と同様出
力回路がI/O線7,8に接続されており、I/O線７がHigh,8
がLowの場合が出力「１」となるとする。
路図である。本実施例は、第１の実施例の他に、演算ワ
ード選択回路30と、この演算ワード選択回路30から出力
される演算ワード線31,41と、これら演算ワード線31,41
を介してビット線5,6に夫々接続される演算セル32,42と
を備えたものである。この場合も第１の実地例と同様出
力回路がI/O線7,8に接続されており、I/O線７がHigh,8
がLowの場合が出力「１」となるとする。
今、セル11の内容とセル12の内容をAND演算し、この演
算後セル11,12の内容を保持する必要がある場合を考え
る。すなわち、次の手順でセル内容の非破壊演算が行わ
れる。
算後セル11,12の内容を保持する必要がある場合を考え
る。すなわち、次の手順でセル内容の非破壊演算が行わ
れる。
１）ワード線９とダミーワード線18を高レベルとし、そ
の後センスアンプ４を動作させてセル11の内容をリフレ
ッシュする。この時、読み出し、書込みが行なわれても
かまわない。
の後センスアンプ４を動作させてセル11の内容をリフレ
ッシュする。この時、読み出し、書込みが行なわれても
かまわない。
２）次に、センスアンプ４を動作させたまま、演算ワー
ド選択回路30を動作させ、演算ワード線31を高レベルと
し、演算セル32の内容をセル11の内容と同一にする。
ド選択回路30を動作させ、演算ワード線31を高レベルと
し、演算セル32の内容をセル11の内容と同一にする。
３）ワード線９、ダミーワード線18、演算ワード線31を
低レベルとし、ビット線5,6をイニシャライズする。
低レベルとし、ビット線5,6をイニシャライズする。
４）ワード線10とダミーワード線17とを高レベルとし、
その後センスアンプ４を動作させ、セル12の内容をリフ
レッシュする。この時読み出し、書込みが行なわれても
かまわない。
その後センスアンプ４を動作させ、セル12の内容をリフ
レッシュする。この時読み出し、書込みが行なわれても
かまわない。
５）次にセンスアンプ４を動作させたまま、演算ワード
選択回路30を動作させ、演算ワード線41を高レベルと
し、演算セル42の内容を、セル12の内容と同一にする。
選択回路30を動作させ、演算ワード線41を高レベルと
し、演算セル42の内容を、セル12の内容と同一にする。
６）ワード線10、ダミーワード線17、演算ワード線30を
低レベルとし、ビット線5,6をイニシャライズする。
低レベルとし、ビット線5,6をイニシャライズする。
７）演算ワード選択回路30を動作させ、演算ワード線3
1,41を２本とも高レベルとする。同時に、ダミーセル選
択回路２を動作させ、ANDダミーワード線17を高レベル
とする。
1,41を２本とも高レベルとする。同時に、ダミーセル選
択回路２を動作させ、ANDダミーワード線17を高レベル
とする。
８）センスアンプ４を動作させ、演算セル32,42の内容
をAND演算する。
をAND演算する。
以上説明した様に、演算用のセルを設けることによっ
て、演算前のデータを破壊することなく演算を行なうこ
とが可能となる。
て、演算前のデータを破壊することなく演算を行なうこ
とが可能となる。
以上説明したように、本発明によれば、１つのセンスア
ンプに入力されているビット線対のおのおの一方のビッ
ト線に接続された２つのセルを同時に選択し、しかる後
センスアンプを動作させることにより、セル間の演算処
理が出来ると共に、その演算は、センスアンプの数に対
応するデータ数を同時に扱えるため、その後I/O線にビ
ット線対毎の演算結果を順次出力することにより演算速
度の大幅な高速化が可能である。
ンプに入力されているビット線対のおのおの一方のビッ
ト線に接続された２つのセルを同時に選択し、しかる後
センスアンプを動作させることにより、セル間の演算処
理が出来ると共に、その演算は、センスアンプの数に対
応するデータ数を同時に扱えるため、その後I/O線にビ
ット線対毎の演算結果を順次出力することにより演算速
度の大幅な高速化が可能である。
また、本発明においては、ワード線を２本選択するので
はなく、１本のみ選択することにより、従来の半導体記
憶装置と同一の機能をも兼ね備えることが出来る。
はなく、１本のみ選択することにより、従来の半導体記
憶装置と同一の機能をも兼ね備えることが出来る。
また、本実施例はFolded Bit Line型のセンスアンプに
よる例を示したが、Open Bit型のセンスアンプにおいて
もその有効性は変わらない。
よる例を示したが、Open Bit型のセンスアンプにおいて
もその有効性は変わらない。
第１図、第２図は本発明の第１および第２の実施例の回
路図である。 １……ワード選択回路、２……ダミーセル選択回路、３
……制御回路、４……センスアンプ、5,6……センスア
ンプ４に接続された一対のビット線、7,8……I/O線、9,
10,13,14……ワード線、11,12,15,16……セル、17,18…
…ダミーワード線、19,20……ダミーセル、30……演算
ワード選択回路、31,41……演算ワード線、32,42……演
算セル、Q1,Q2……ビット線とI/O線とを接続するトラン
ジスタ、YSW……ビット線とI/O線とを接続する信号、DR
……ダミーセル用リセット信号。
路図である。 １……ワード選択回路、２……ダミーセル選択回路、３
……制御回路、４……センスアンプ、5,6……センスア
ンプ４に接続された一対のビット線、7,8……I/O線、9,
10,13,14……ワード線、11,12,15,16……セル、17,18…
…ダミーワード線、19,20……ダミーセル、30……演算
ワード選択回路、31,41……演算ワード線、32,42……演
算セル、Q1,Q2……ビット線とI/O線とを接続するトラン
ジスタ、YSW……ビット線とI/O線とを接続する信号、DR
……ダミーセル用リセット信号。
Claims (1)
- 【請求項１】演算出力モード時に１つのセンスアンプに
接続されたビット線対にそれぞれ接続した演算対象のデ
ータが格納された２つのメモリセルに対応した２本のワ
ード線を同時に選択するワード線選択回路と、前記ビッ
ト線対にそれぞれ接続されリセット信号によりリセット
状態となるダミーセルと、制御信号に応じて前記ビット
線対のうち一方を前記ダミーセルと接続するダミーセル
選択回路と、前記演算出力モード時に前記ワード線選択
回路に所定の２本のワード線を選択させるとともに、前
記制御信号を前記ダミーセル選択回路に供給する制御回
路とを有し、前記演算出力モード時に前記ビット線対の
一方のビット線に前記演算対象の２つのメモリセルの一
方を接続し、他方のビット線に他方のメモリセル及び前
記ダミーセルを接続し、前記センスアンプにより増幅さ
れた前記ビット線対の差電位を前記２つのメモリセルの
演算結果として出力することを特徴とする半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150859A JPH0787032B2 (ja) | 1985-07-08 | 1985-07-08 | 半導体記憶装置 |
| DE8686109292T DE3687018T2 (de) | 1985-07-08 | 1986-07-08 | Halbleiterspeicher, faehig eine logische operation auszufuehren. |
| US06/883,226 US4831591A (en) | 1985-07-08 | 1986-07-08 | Semiconductor memory capable of executing logical operation |
| EP86109292A EP0209050B1 (en) | 1985-07-08 | 1986-07-08 | Semiconductor memory capable of executing logical operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150859A JPH0787032B2 (ja) | 1985-07-08 | 1985-07-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629592A JPS629592A (ja) | 1987-01-17 |
| JPH0787032B2 true JPH0787032B2 (ja) | 1995-09-20 |
Family
ID=15505933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150859A Expired - Fee Related JPH0787032B2 (ja) | 1985-07-08 | 1985-07-08 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4831591A (ja) |
| EP (1) | EP0209050B1 (ja) |
| JP (1) | JPH0787032B2 (ja) |
| DE (1) | DE3687018T2 (ja) |
Families Citing this family (32)
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| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
| JPH02140700U (ja) * | 1989-04-20 | 1990-11-26 | ||
| US4962342A (en) * | 1989-05-04 | 1990-10-09 | Synaptics, Inc. | Dynamic synapse for neural network |
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| JP3560266B2 (ja) | 1995-08-31 | 2004-09-02 | 株式会社ルネサステクノロジ | 半導体装置及び半導体データ装置 |
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-
1985
- 1985-07-08 JP JP60150859A patent/JPH0787032B2/ja not_active Expired - Fee Related
-
1986
- 1986-07-08 US US06/883,226 patent/US4831591A/en not_active Expired - Lifetime
- 1986-07-08 EP EP86109292A patent/EP0209050B1/en not_active Expired
- 1986-07-08 DE DE8686109292T patent/DE3687018T2/de not_active Expired - Lifetime
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|---|---|
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| JPS629592A (ja) | 1987-01-17 |
| EP0209050A3 (en) | 1990-04-25 |
| EP0209050A2 (en) | 1987-01-21 |
| DE3687018D1 (de) | 1992-12-03 |
| DE3687018T2 (de) | 1993-04-15 |
| EP0209050B1 (en) | 1992-10-28 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |