JPH0951004A

JPH0951004A - 半導体装置およびその製造方法

Info

Publication number: JPH0951004A
Application number: JP19950695A
Authority: JP
Inventors: Shigeyoshi Fujii; 栄美藤井; Shigeharu Matsushita; 重治松下; Minoru Sawada; 稔澤田; Yasoo Harada; 八十雄原田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-08-04
Filing date: 1995-08-04
Publication date: 1997-02-18

Abstract

(57)【要約】【課題】高導電領域上の保護膜の除去時のチャネル領
域の損傷による特性劣化が防止された半導体装置を提供
することである。【解決手段】チャネル方向におけるＴ型ゲート電極７
ａの傘部の長さＷｇｐと高導電領域５ａ，５ｂ間の間隔
Ｌとの差（Ｗｇｐ−Ｌ）を０．６μｍ以上２．０μｍ以
下に設定し、好ましくは１．０μｍ以上２．０μｍ以下
に設定する。それにより、高導電領域５ａ，５ｂ間のチ
ャネル領域にエッチング損傷が与えられることを防止
し、ソース抵抗の増大を抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＴ型ゲート電極を有
する半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】ＧａＡｓを始めとする化合物半導体を用
いたＭＥＳＦＥＴ（金属−半導体電界効果型トランジス
タ）、ＨＥＭＴ（高電子移動度トランジスタ）等の電界
効果トランジスタにおいて、高融点金属からなる耐熱性
Ｔ型ゲート電極が用いられている。

【０００３】以下、図１〜図４を参照しながらＴ型ゲー
ト電極を有する従来の半導体装置の製造方法を説明す
る。ここでは、一例としてＭＥＳＦＥＴの製造方法を説
明する。

【０００４】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の表面にｎ層２を形成した後、そのｎ層
２上にＥＣＲ−ＣＶＤ法（電子サイクロトロン共鳴化学
的気相成長法）により膜厚５５ｎｍのＳｉＮ膜３を形成
する。その後、ＳｉＮ膜３上に厚さ２μｍのＰＭＭＡレ
ジスト４を形成する。レジスト４の幅Ｗ１は０．７μｍ
である。そしてレジスト４をマスクとしてＳｉのイオン
注入によりＧａＡｓ基板１の表面に高導電領域（ｎ⁺領
域）５ａ，５ｂを形成する。

【０００５】次に、図１（ｂ）に示すように、Ｏ₂プラ
ズマエッチングによりレジスト４をエッチングし、その
レジスト４の幅Ｗ２を０．２μｍとする。次いで、図１
（ｃ）に示すように、ＥＣＲ−ＣＶＤ法によりＳｉＮ膜
３およびレジスト４の全面に膜厚３００ｎｍのＳｉＯ₂
膜６を形成する。その後、ＢＨＦ（緩衝フッ酸）を用い
てレジスト４の側壁部のＳｉＯ₂膜６を選択的にエッチ
ングする。

【０００６】次に、図２（ｄ）に示すように、有機溶剤
を用いてレジスト４をその上のＳｉＯ₂膜６とともに除
去する。その後、高導電領域５ａ，５ｂを活性化するた
めに、ＲＴＡ（短時間アニール）法により熱処理を行
う。そして、ｎ層２上の中央部のＳｉＮ膜３をＲＩＥ法
（反応性イオンエッチング法）により除去する。

【０００７】さらに、図２（ｅ）に示すように、ＳｉＯ
₂膜６上およびｎ層２上にスパッタ法により膜厚１５０
ｎｍのＷＳｉＮ、膜厚３５０ｎｍのＡｕおよび膜厚８０
ｎｍのＷＳｉＮからなる耐熱性のゲート電極層７を形成
する。次に、図２（ｆ）に示すように、ｎ層２の上方の
ゲート電極層７上に蒸着法およびリフトオフ法を用いて
膜厚１８０ｎｍのＴｉからなるゲートエッチング用マス
ク８を形成する。このゲートエッチング用マスク８の長
さＷ３は１μｍである。

【０００８】その後、図３（ｇ）に示すように、ゲート
エッチング用マスク８の両側のゲート電極層７をエッチ
ングすることによりＴ型ゲート電極７ａを形成する。次
に、図３（ｈ）に示すように、ＢＨＦを用いてゲートエ
ッチング用マスク８、ＳｉＯ ₂膜６およびＳｉＮ膜３を
除去した後、Ｔ型ゲート電極７ａ、ｎ層２および高導電
領域５ａ，５ｂの全面にプラズマＣＶＤ法により膜厚４
５ｎｍのＳｉＮ膜からなる熱処理保護膜９を形成する。
そして、Ｔ型ゲート電極７ａの形成の際に生じたスパッ
タ等による損傷を回復するために、熱処理を行う。その
後、図３（ｉ）に示すように、ＲＩＥ法によりＴ型ゲー
ト電極７ａ上および高導電領域５ａ，５ｂ上の熱処理保
護膜９を除去する。

【０００９】次いで、図４（ｊ）に示すように、Ｔ型ゲ
ート電極７ａ上および高導電領域５ａ，５ｂ上に蒸着法
により膜厚７０ｎｍのＡｕＧｅ、膜厚７ｎｍのＮｉおよ
び膜厚１３０ｎｍのＡｕからなる電極層１０を形成す
る。さらに、熱処理により高導電領域５ａ，５ｂ上の電
極層１０をオーミック電極とする。

【００１０】

【発明が解決しようとする課題】図１０は従来の半導体
装置のＴ型ゲート電極の模式的な拡大図である。この半
導体装置においては、高導電領域５ａ，５ｂ間にチャネ
ルが形成される。

【００１１】図１０において、高導電領域５ａ，５ｂ間
の間隔Ｌは、図１（ａ）の工程におけるレジスト４の幅
Ｗ１により決定され、上記の例では０．７μｍとなる。
チャネル方向におけるＴ型ゲート電極７ａの足部の幅
（ゲート長）Ｌｇは、図１（ｂ）の工程におけるレジス
ト４の幅Ｗ２により決定され、上記の例では０．２μｍ
となる。チャネル方向におけるＴ型ゲート電極７ａの傘
部の長さＷｇｐは、図２（ｆ）の工程におけるゲートエ
ッチング用マスク８の長さＷ３により決定され、上記の
例では１μｍとなる。また、Ｔ型ゲート電極７ａの足部
の高さｈは、図１（ｃ）の工程におけるＳｉＯ₂膜６の
膜厚により決定され、上記の例では３００ｎｍとなる。

【００１２】上記の従来の半導体装置においては、図３
（ｉ）の工程でＲＩＥ法により高導電領域５ａ，５ｂ上
の熱処理保護膜９を除去する際に、ｎ層２近傍の熱処理
保護膜９がエッチングされ、またｎ層２上の熱処理保護
膜９までオーバーエッチングされやすい。それにより、
図１０に示すように、高導電領域５ａ，５ｂ近傍のｎ層
２の部分３０にエッチング損傷が与えられ、半導体装置
の特性が劣化し、かつ歩留りが低下するという問題が生
じる。

【００１３】本発明の目的は、高導電領域上の保護膜の
除去時のチャネル領域の損傷による特性劣化が防止され
た半導体装置およびその製造方法を提供することであ
る。

【００１４】

【課題を解決するための手段および発明の効果】本発明
に係る半導体装置は、半導体層のチャネル領域上にＴ型
ゲート電極が形成され、チャネル領域の両側に高導電領
域が形成された半導体装置において、少なくとも一方の
高導電領域側のＴ型ゲート電極の傘部の端部から一方の
高導電領域側のチャネル領域の端部までの長さが０．３
μｍ以上１．０μｍ以下に設定されたものである。

【００１５】本発明に係る半導体装置の製造方法は、半
導体層のチャネル領域上およびチャネル領域の両側にそ
れぞれＴ型ゲート電極および高導電領域を形成し、Ｔ型
ゲート電極上、高導電領域上および半導体層上の全面に
保護膜を形成した後、熱処理を行い、Ｔ型ゲート電極の
両側のオーミック電極形成領域の保護膜を除去し、オー
ミック電極形成領域にオーミック電極を形成する半導体
装置の製造方法であって、少なくとも一方の高導電領域
側のＴ型ゲート電極の傘部の端部から一方の高導電領域
側のチャネル領域の端部までの長さを０．３μｍ以上
１．０μｍ以下に設定するものである。

【００１６】本発明に係る半導体装置およびその製造方
法においては、少なくとも一方の高導電領域側のＴ型ゲ
ート電極の傘部の端部から一方の高導電領域側のチャネ
ル領域の端部までの長さが０．３μｍ以上に設定されて
いるので、高導電領域間のチャネル領域がＴ型ゲート電
極の傘部で十分に保護される。それにより、オーミック
電極が形成される領域の保護膜を除去する際に高導電領
域間のチャネル領域にエッチング等による損傷が与えら
れることが防止される。その結果、チャネル領域の損傷
によるソース抵抗の増大が抑制され、相互コンダクタン
ス、遮断周波数等の特性の劣化が防止される。

【００１７】また、少なくとも一方の高導電領域側のＴ
型ゲート電極の傘部の端部から一方の高導電領域側のチ
ャネル領域の端部までの長さが１．０μｍ以下に設定さ
れているので、傘部の寸法の増大による寄生容量および
ソース抵抗の増大が抑制される。その結果、相互コンダ
クタンス、遮断周波数等の特性が高く保たれる。したが
って、Ｔ型ゲート電極を有する半導体装置の特性および
歩留りが向上する。

【００１８】特に、少なくとも一方の高導電領域側のＴ
型ゲート電極の傘部の端部から一方の高導電領域側のチ
ャネル領域の端部までの長さが０．５μｍ以上１．０μ
ｍ以下に設定されることが好ましい。この場合、チャネ
ル領域の損傷が十分に防止され、ソース抵抗が低い状態
で安定する。したがって、半導体装置の特性がさらに向
上する。

【００１９】

【発明の実施の形態】まず、本発明の第１の実施例によ
る半導体装置の製造方法を説明する。第１の実施例で
は、Ｔ型ゲート電極を有する半導体装置の一例としてＧ
ａＡｓ−ＭＥＳＦＥＴについて説明する。本実施例の半
導体装置の基本的な製造工程は従来の半導体装置と同様
であり、材料、寸法等の諸条件のみが異なるので、従来
例と同様に図１〜図４の工程断面図を参照しながら説明
する。

【００２０】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の表面にｎ層２を形成した後、そのｎ層
２上にＥＣＲ−ＣＶＤ法により膜厚５５ｎｍのＳｉＮ膜
３を形成する。ＳｉＮ膜３は下層および上層の二層構造
を有し、下層の膜厚は５ｎｍであり、上層の膜厚は５０
ｎｍである。下層の形成の際には、反応ガスとしてＳｉ
Ｈ₄およびＮ₂を用い、ガス流量をそれぞれ１８．５ｓ
ｃｃｍおよび２５ｓｃｃｍとする。また、高周波電力を
３００Ｗとし、マイクロ波電流を１６．０Ａとする。上
層の形成の際には、同様に反応ガスとしてＳｉＨ₄およ
びＮ₂を用い、ガス流量をそれぞれ９ｓｃｃｍおよび２
５ｓｃｃｍとする。高周波電力を３００Ｗとし、マイク
ロ波電流を１６．０Ａとする。

【００２１】その後、ＳｉＮ膜３上に厚さ２μｍのＰＭ
ＭＡレジスト４を形成する。レジスト４の幅Ｗ１は０．
７μｍである。そして、レジスト４をマスクとしてＳｉ
のイオン注入によりＧａＡｓ基板１の表面に高導電領域
（ｎ⁺領域）５ａ，５ｂを形成する。注入条件として
は、加速エネルギーを９０ｋｅＶとし、ドーズ量を５×
１０¹³ｃｍ^-2とする。

【００２２】次に、図１（ｂ）に示すように、Ｏ₂プラ
ズマエッチングによりレジスト４をエッチングし、その
レジスト４の幅Ｗ２を０．２μｍとする。この場合、Ｏ
₂のガス流量を５０ｓｃｃｍとし、ガス圧を０．１Ｔｏ
ｒｒとし、高周波電力を４００Ｗとする。

【００２３】次いで、図１（ｃ）に示すように、ＥＣＲ
−ＣＶＤ法によりＳｉＮ膜３およびレジスト４の全面に
膜厚３００ｎｍのＳｉＯ₂膜６を形成する。この場合、
反応ガスとしてＳｉＨ₄およびＯ₂を用い、ガス流量を
それぞれ３０ｓｃｃｍおよび３０ｓｃｃｍとする。高周
波電力は５００Ｗとし、マイクロ波電流は１７．０Ａと
する。その後、ＢＨＦ（緩衝フッ酸）を用いてレジスト
４の側壁部のＳｉＯ₂膜６を選択的にエッチングする。
ＢＨＦとしてはＮＨ₄ＦおよびＨＦの１００：１の混合
液を用い、２０℃で１分間エッチングを行う。

【００２４】次に、図２（ｄ）に示すように、有機溶剤
を用いてレジスト４をその上のＳｉＯ₂膜６とともに除
去する。その後、高導電領域５ａ，５ｂを活性化するた
めに、ＲＴＡ法により８８０℃で５秒間の熱処理を行
う。そして、ｎ層２上の中央部のＳｉＮ膜３をＲＩＥ法
により除去する。反応ガスとしてはＣＦ₄およびＯ₂を
用いる。

【００２５】さらに、図２（ｅ）に示すように、ＳｉＯ
₂膜６上およびｎ層２上にスパッタ法により膜厚１５０
ｎｍのＷＳｉＮ、膜厚３５０ｎｍのＡｕおよび膜厚８０
ｎｍのＷＳｉＮからなる耐熱性のゲート電極層７を形成
する。なお、ゲート電極層７の材料として、Ｗ、ＷＮ、
ＷＳｉＮおよびＷＳｉのいずれか、これらのいずれかの
積層構造、またはこれらのいずれかとＡｕとの積層構造
を用いてもよい。

【００２６】次に、図２（ｆ）に示すように、ｎ層２の
上方のゲート電極層７上に蒸着法およびリフトオフ法を
用いて膜厚１８０ｎｍのＴｉからなるゲートエッチング
用マスク８を形成する。特に、本実施例では、ゲートエ
ッチング用マスク８の長さＷ３を２μｍとする。なお、
ゲートエッチング用マスク８の材料としてＳｉＯ₂膜を
用いてもよい。

【００２７】その後、図３（ｇ）に示すように、ゲート
エッチング用マスク８の両側のゲート電極層７をエッチ
ングすることにより、Ｔ型ゲート電極７ａを形成する。
この場合、ＷＳｉＮはＲＩＥ法によりエッチングする。
反応ガスとしてＣＦ₄およびＯ₂を用い、ガス流量をそ
れぞれ１７ｓｃｃｍおよび３ｓｃｃｎする。ガス圧は
０．１Ｔｏｒｒとし、高周波電力を１５０Ｗとする。ま
た、ＡｕはＡｒを用いたイオンミリングにより除去す
る。Ａｒのガス流量は１０ｓｃｃｍとし、ガス圧は２ｍ
Ｔｏｒｒとする。

【００２８】次に、図３（ｈ）に示すように、ＮＨ₄Ｆ
およびＨＦの６：１の混合液からなるＢＨＦを用いてゲ
ートエッチング用マスク８、ＳｉＯ₂膜６およびＳｉＮ
膜３を除去した後、Ｔ型ゲート電極７ａ、ｎ層２および
高導電領域５ａ，５ｂの全面に、プラズマＣＶＤ法によ
り熱処理保護膜９を形成する。

【００２９】特に、本実施例では、熱処理保護膜として
膜厚５０ｎｍのＳｉＯ₂膜および膜厚５０ｎｍのＳｉＮ
膜からなるＳｉＯ₂／ＳｉＮ膜を用いる。ＳｉＯ₂膜の
形成の際には、反応ガスとしてＳｉＨ₄およびＮ₂Ｏを
用い、ガス流量をそれぞれ１０ｓｃｃｍおよび１００ｓ
ｃｃｍとする。ガス圧は０．３０Ｔｏｒｒとし、高周波
電力を１５０Ｗとする。ＳｉＮ膜の形成の際には、反応
ガスとしてＳｉＨ₄、ＮＨ₃およびＮ₂を用い、ガス流
量をそれぞれ１５ｓｃｃｍ、２００ｓｃｃｍおよび１０
０ｓｃｃｍとする。ガス圧は０．７５Ｔｏｒｒとし、高
周波電力を２５０Ｗとする。そして、Ｔ型ゲート電極７
ａの形成時のスパッタ等による損傷を回復するために、
熱処理を行う。

【００３０】その後、図３（ｉ）に示すように、ＲＩＥ
法によりＴ型ゲート電極７ａ上および高導電領域５ａ，
５ｂ上の熱処理保護膜９を除去する。この場合、反応ガ
スとしてＣＦ₄を用い、ガス流量を２０ｓｃｃｍとす
る。ガス圧は０．１Ｔｏｒｒとし、高周波電力は１５０
Ｗとする。

【００３１】次いで、図４（ｊ）に示すように、Ｔ型ゲ
ート電極７ａ上および高導電領域５ａ，５ｂ上に蒸着法
により膜厚７０ｎｍのＡｕＧｅ、膜厚７ｎｍのＮｉおよ
び膜厚１３０ｎｍのＡｕからなる電極層１０を形成す
る。そして、Ｈ₂雰囲気中において４５０℃で２分３０
秒間の熱処理を行うことにより高導電領域５ａ，５ｂ上
の電極層１０をオーミック電極とする。例えば、高導電
領域５ａ上のオーミック電極がソース電極となり、高導
電領域５ｂ上のオーミック電極がドレイン電極となる。

【００３２】図５は本実施例の半導体装置におけるＴ型
ゲート電極の模式的な拡大図である。図５において、高
導電領域５ａ，５ｂ間（チャネル領域）の間隔Ｌは、図
１（ａ）の工程におけるレジスト４の幅Ｗ１により決定
され、上記の例では０．７μｍとなる。チャネル方向に
おけるＴ型ゲート電極７ａの足部の幅（ゲート長）Ｌｇ
は、図１（ｂ）の工程におけるレジスト４の幅Ｗ２によ
り決定され、上記の例では０．２μｍとなる。また、Ｔ
型ゲート電極７ａの足部の高さｈは、図１（ｃ）の工程
におけるＳｉＯ₂膜６の膜厚により決定され、上記の例
では３００ｎｍとなる。

【００３３】さらに、ソース電極側の高導電領域５ａと
Ｔ型ゲート電極７ａの足部との間の間隔Ｌ１およびドレ
イン電極側の高導電領域５ｂとＴ型ゲート電極７ａの足
部との間の間隔Ｌ２は、例えば、いずれも０．２５μｍ
に設定される。以下、Ｔ型ゲート電極７ａがチャネル領
域の中央に位置する場合について説明する。

【００３４】特に、チャネル方向におけるＴ型ゲート電
極７ａの傘部の長さＷｇｐは、図２（ｆ）の工程におけ
るゲートエッチング用マスク８の長さＷ３により決定さ
れ、上記の例では２．０μｍとなる。このＴ型ゲート電
極７ａの傘部の長さＷｇｐは次式を満足するように設定
する。

【００３５】０．６［μｍ］≦Ｗｇｐ−Ｌ≦２．０［μｍ］後述する理由からＷｇｐ−Ｌの値を１．０μｍ以上に設
定することがさらに好ましい。

【００３６】上記の例では、チャネル方向におけるＴ型
ゲート電極７ａの傘部の長さＷｇｐと高導電領域５ａ，
５ｂ間の間隔Ｌとの差（Ｗｇｐ−Ｌ）を１．３μｍに設
定することにより、図３（ｉ）の工程で高導電領域５
ａ，５ｂ上の熱処理保護膜を除去する際に、高導電領域
５ａ，５ｂ間のチャネル領域がＴ型ゲート電極７ａの傘
部で十分に保護される。それにより、高導電領域５ａ，
５ｂ間のチャネル領域にエッチング等による損傷が与え
られることが防止され、半導体装置の特性劣化が防止さ
れ、かつ歩留りが向上する。

【００３７】図６は本発明の第２の実施例による半導体
装置の構造を示す模式的断面図である。図６の半導体装
置は、低雑音動作特性と高出力動作特性とを兼ね備えた
電界効果型半導体装置であり、ＴＭＴ（Two-Mode Chann
el FET) と呼ばれている。

【００３８】図６において、半絶縁性のＧａＡｓ基板２
１上に、膜厚８００ｎｍのアンドープのＧａＡｓバッフ
ァ層２２、膜厚５ｎｍのアンドープのＩｎ_0.2Ｇａ_0.8
Ａｓチャネル層２３、および膜厚７ｎｍのアンドープの
Ｉｎ_xＧａ_1-xＡｓチャネル層２４が順に形成されてい
る。Ｉｎ_xＧａ_1-xＡｓチャネル層２４のＩｎの組成比
ｘは、Ｉｎ_0.2Ｇａ_0.8Ａｓチャネル層２３との界面か
ら上方側に向かって０．２から０までグレーディッドに
減少する。

【００３９】Ｉｎ_xＧａ_1-xＡｓチャネル層２４上に
は、膜厚５ｎｍのアンドープのＧａＡｓスペーサ層２
５、膜厚９ｎｍのｎ−ＧａＡｓチャネル層２６、および
膜厚２２．５ｎｍのアンドープのＧａＡｓ保護層２７が
順に形成されている。ｎ−ＧａＡｓチャネル層２６のキ
ャリア濃度は７×１０¹⁸ｃｍ^-3である。

【００４０】アンドープのＧａＡｓ保護層２７上の中央
部にはその保護層２７とショットキ接触するＴ型ゲート
電極７ａが第１の実施例と同様の方法で形成され、Ｔ型
ゲート電極７ａの両側に保護層２７とオーミック接触す
るソース電極２９およびドレイン電極３０がそれぞれ形
成されている。ソース電極２９およびドレイン電極３０
の下部には、Ｓｉがイオン注入された高導電領域２８
ａ，２８ｂが形成されている。

【００４１】図６の半導体装置において、ゲート電位が
深いときには空乏層が下方まで延び、ｎ−ＧａＡｓチャ
ネル層２６から供給された電子が主としてＩｎ_0.2Ｇａ
_0.8Ａｓチャネル層２３およびＩｎ_xＧａ_1-xＡｓチャ
ネル層２４を走行する。この場合、電子は、Ｉｎ_0.2Ｇ
ａ_0.8Ａｓチャネル層２３およびＩｎ_xＧａ_1-xＡｓチ
ャネル層２４の量子井戸内に良好に閉じ込められるの
で、高濃度にドーピングされたｎ−ＧａＡｓチャネル層
２６中の不純物の影響を受けることが少なく、超低雑音
特性が得られる。一方、ゲート電位が浅いときには空乏
層が縮み、電子は主としてｎ−ＧａＡｓチャネル層２６
を走行する。そのため、高濃度にドーピングされたｎ−
ＧａＡｓチャネル層２６がチャネルとして働き、高く平
坦な相互コンダクタンスが得られて高出力特性が得られ
る。

【００４２】ここで、Ｔ型ゲート電極７ａの傘部の長さ
Ｗｇｐを０．８μｍから３．６μｍまで変えて図６の構
造を有する複数の半導体装置を作製し、諸特性を測定し
た。これらの複数の半導体装置において、高導電領域２
８ａ，２８ｂ間の間隔Ｌは０．６μｍとし、Ｔ型ゲート
電極７ａの足部の幅（ゲート長）Ｌｇは０．２μｍとし
た。高導電領域２８ａとＴ型ゲート電極７ａの足部との
間の間隔Ｌ１および高導電領域２８ｂとＴ型ゲート電極
７ａの足部との間の間隔Ｌ２はいずれも０．２μｍであ
る。また、Ｔ型ゲート電極７ａのゲート幅Ｗｇは１００
μｍとした。

【００４３】図７にソース抵抗Ｒｓの測定結果および寄
生容量Ｃｇｓの計算結果を示す。また、図８に相互コン
ダクタンスｇｍの測定結果を示す。さらに、図９に遮断
周波数Ｆｔの測定結果を示す。図７、図８および図９に
おいて、横軸はＴ型ゲート電極７ａの傘部の長さＷｇｐ
と高導電領域２８ａ，２８ｂ間の間隔Ｌとの差（Ｗｇｐ
−Ｌ）を表わしている。

【００４４】図７に示すように、（Ｗｇｐ−Ｌ）の値が
０．６μｍよりも小さくなると、ソース抵抗Ｒｓが急激
に増大する。これは、Ｔ型ゲート電極７ａの傘部の長さ
Ｗｇｐが小さいと、図３（ｉ）の工程で熱処理保護膜９
を除去する際に高導電領域２８ａ，２８ｂ間のチャネル
領域にオーバーエッチングによる損傷が与えられるため
であると考えられる。このようにソース抵抗Ｒｓが急激
に立ち上がる領域では、ソース抵抗Ｒｓの値をプロセス
上制御することが困難となる。

【００４５】また、相互コンダクタンスｇｍとソース抵
抗Ｒｓとの間には次式の関係がある。ｇｍ＝ｇｍ₀／（１＋Ｒｓ・ｇｍ₀）・・・（１）上式において、ｇｍ₀は真正の相互コンダクタンスを表
わす。上式から、ソース抵抗Ｒｓが増大すると、半導体
装置の相互コンダクタンスｇｍが劣化することが分か
る。

【００４６】図８の測定結果においても、（Ｗｇｐ−
Ｌ）の値が０．６μｍよりも小さくなると、相互コンダ
クタンスｇｍが急激に低下している。また、図９の測定
結果において、（Ｗｇｐ−Ｌ）の値が０．６μｍよりも
小さいと、遮断周波数Ｆｔが最高値の９０％よりも低く
なる。これらの結果、（Ｗｇｐ−Ｌ）の値は０．６μｍ
以上であることが好ましい。

【００４７】一方、図７に示すように、（Ｗｇｐ−Ｌ）
の値が大きくなるに従って寄生容量Ｃｇｓが増加する。
また、図７に示すように、（Ｗｇｐ−Ｌ）の値が２．０
μｍよりも大きくなると、ソース抵抗Ｒｓが徐々に増大
している。それにより、式（１）より、（Ｗｇｐ−Ｌ）
の値が２．０μｍよりも大きくなると、相互コンダクタ
ンスｇｍが低下する。また、（Ｗｇｐ−Ｌ）の値が２．
０μｍよりも大きくなると、相互コンダクタンスｇｍが
低下することは、図８の測定結果においても裏付けられ
ている。

【００４８】ここで、遮断周波数Ｆｔは次式で表され
る。Ｆｔ＝ｇｍ／（２π・Ｃｇｓ）・・・（２）上式より、寄生容量Ｃｇｓの増加と相互コンダクタンス
ｇｍの低下により遮断周波数Ｆｔが低下することが分か
る。また、図９の測定結果においても、（Ｗｇｐ−Ｌ）
の値が２．０μｍよりも大きくなると、遮断周波数Ｆｔ
が最高値の９０％よりも低くなっている。したがって、
（Ｗｇｐ−Ｌ）の値は２．０μｍ以下であることが好ま
しい。

【００４９】これらの結果から、（Ｗｇｐ−Ｌ）の値が
次式の関係を満たすことが好ましい。０．６［μｍ］≦Ｗｇｐ−Ｌ≦２．０［μｍ］これにより、相互コンダクタンスｇｍが安定して高くな
り、かつ遮断周波数Ｆｔの劣化が最高値の１０％以下に
抑制される。

【００５０】特に、（Ｗｇｐ−Ｌ）の値が１．０μｍ以
上であると、ソース抵抗Ｒｓが低い値で安定する。した
がって、（Ｗｇｐ−Ｌ）の値が次式の関係を満たすこと
がさらに好ましい。

【００５１】１．０［μｍ］≦Ｗｇｐ−Ｌ≦２．０［μｍ］これにより、相互コンダクタンスｇｍ等の諸特性をさら
に高くすることが可能となる。

【００５２】上述の説明から判るように、一方の高導電
領域側のＴ型ゲート電極の傘部の端部から一方の高導電
領域側のチャネル領域の端部までの長さを０．３μｍ以
上１．０μｍ以下に設定すればよい。なお、上述のよう
に、両高導電領域側を上記のように設定するのが最も好
ましいが、少なくとも一方の高導電領域側のＴ型ゲート
電極の傘部の端部から一方の高導電領域側のチャネル領
域の端部までの長さを０．３μｍ以上１．０μｍ以下に
設定しても効果がある。

【００５３】また、上記説明から判るように、一方の高
導電領域側のＴ型ゲート電極の傘部の端部から一方の高
導電領域側のチャネル領域の端部までの長さを０．５μ
ｍ以上１．０μｍ以下に設定するのが好ましい。また、
上述では、Ｔ型ゲート電極がチャネル領域の中央に位置
する場合について説明したが、例えばソース電極側の間
隔Ｌ１をドレイン電極側の間隔Ｌ２よりも小さく設定し
てもよい。

【００５４】なお、上記実施例では、Ｔ型ゲート電極７
ａの足部の高さｈを３００ｎｍとしているが、オーミッ
ク電極の厚さが典型的には２００ｎｍ程度であることか
らＴ型ゲート電極７ａの足部の高さｈは２００ｎｍ以上
５００ｎｍ以下であることが好ましい。

【００５５】本発明は上記実施例に限らず、例えばＩｎ
Ｐ系等の他の材料系半導体装置をはじめ、Ｔ型ゲート電
極を有する種々の半導体装置に適用することができる。
例えば、本発明をＨＥＭＴに適用してもよい。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置および
従来の半導体装置の製造方法を示す工程断面図である。

【図２】本発明の第１の実施例による半導体装置および
従来の半導体装置の製造方法を示す工程断面図である。

【図３】本発明の第１の実施例による半導体装置および
従来の半導体装置の製造方法を示す工程断面図である。

【図４】本発明の第１の実施例による半導体装置および
従来の半導体装置の製造方法を示す工程断面図である。

【図５】本発明の第１の実施例による半導体装置におけ
るＴ型ゲート電極の模式的な拡大図である。

【図６】本発明の第２の実施例による半導体装置の構造
を示す模式的断面図である。

【図７】図６の構造を有する半導体装置のソース抵抗の
測定結果および寄生容量の計算結果を示す図である。

【図８】図６の構造を有する半導体装置の相互コンダク
タンスの測定結果を示す図である。

【図９】図６の構造を有する半導体装置の遮断周波数の
測定結果を示す図である。

【図１０】従来の半導体装置におけるＴ型ゲート電極の
模式的な拡大図である。

【符号の説明】

１ＧａＡｓ基板２ｎ層５ａ，５ｂ高導電領域７ａＴ型ゲート電極９熱処理保護膜２１ＧａＡｓ基板２２ＧａＡｓバッファ層２３Ｉｎ_0.2Ｇａ_0.8Ａｓチャネル層２４Ｉｎ_xＧａ_1-xＡｓチャネル層２５ＧａＡｓスペーサ層２６ｎ−ＧａＡｓチャネル層２７ＧａＡｓ保護層２８ａ，２８ｂ高導電領域２９ソース電極３０ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/778 (72)発明者原田八十雄大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体層のチャネル領域上にＴ型ゲート
電極が形成され、前記チャネル領域の両側に高導電領域
が形成された半導体装置において、少なくとも一方の高
導電領域側の前記Ｔ型ゲート電極の傘部の端部から前記
一方の高導電領域側のチャネル領域の端部までの長さが
０．３μｍ以上１．０μｍ以下に設定されたことを特徴
とする半導体装置。
【請求項２】前記少なくとも一方の高導電領域側の前
記Ｔ型ゲート電極の傘部の端部から前記一方の高導電領
域側のチャネル領域の端部までの長さが０．５μｍ以上
１．０μｍ以下に設定されたことを特徴とする請求項１
記載の半導体装置。
【請求項３】半導体層のチャネル領域上および前記チ
ャネル領域の両側にそれぞれＴ型ゲート電極および高導
電領域を形成し、前記Ｔ型ゲート電極上、前記高導電領
域上および前記半導体層上の全面に保護膜を形成した
後、熱処理を行い、前記Ｔ型ゲート電極の両側のオーミ
ック電極形成領域の前記保護膜を除去し、前記オーミッ
ク電極形成領域にオーミック電極を形成する半導体装置
の製造方法であって、少なくとも一方の高導電領域側の
前記Ｔ型ゲート電極の傘部の端部から前記一方の高導電
領域側のチャネル領域の端部までの長さを０．３μｍ以
上１．０μｍ以下に設定することを特徴とする半導体装
置の製造方法。