JPH05326563A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05326563A JPH05326563A JP4128958A JP12895892A JPH05326563A JP H05326563 A JPH05326563 A JP H05326563A JP 4128958 A JP4128958 A JP 4128958A JP 12895892 A JP12895892 A JP 12895892A JP H05326563 A JPH05326563 A JP H05326563A
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- JP
- Japan
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- gate
- electrode
- compound semiconductor
- electrode portion
- insulating film
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】本発明は微細化に適したゲ−ト電極を有する化
合物半導体電界効果型トランジスタを提供することを目
的とする。 【構成】半絶縁性ＧａＡｓ基板１０上にアンド−プＧａ
Ａｓ層１１アンド−プＡｌＧａＡｓ層（図示せず）、ｎ
形ＡｌＧａＡｓ層１２、ｎ形ＧａＡｓ層１３が順次形成
され、メサエッチングされている。オ−ミックコンタク
トとなるドレイン電極１５及びソ−ス電極１６が形成さ
れる。ショットキ−ゲ−トとなるゲ−ト電極１８はｎ形
ＡｌＧａＡｓ層１２とショットキ−障壁を直接形成する
ゲ−ト電極の下部電極部分とＳｉＯ2 膜１４上に形成さ
れる上部電極部分とからなる。該上部電極部分はドレイ
ン電極部分のみに形成される。
合物半導体電界効果型トランジスタを提供することを目
的とする。 【構成】半絶縁性ＧａＡｓ基板１０上にアンド−プＧａ
Ａｓ層１１アンド−プＡｌＧａＡｓ層（図示せず）、ｎ
形ＡｌＧａＡｓ層１２、ｎ形ＧａＡｓ層１３が順次形成
され、メサエッチングされている。オ−ミックコンタク
トとなるドレイン電極１５及びソ−ス電極１６が形成さ
れる。ショットキ−ゲ−トとなるゲ−ト電極１８はｎ形
ＡｌＧａＡｓ層１２とショットキ−障壁を直接形成する
ゲ−ト電極の下部電極部分とＳｉＯ2 膜１４上に形成さ
れる上部電極部分とからなる。該上部電極部分はドレイ
ン電極部分のみに形成される。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体電界効果型
トランジスタに関し、特にＨＥＭＴ（HighElectron Mob
ility Trannsistor ）等のゲ−ト電極に関するものであ
る。
トランジスタに関し、特にＨＥＭＴ（HighElectron Mob
ility Trannsistor ）等のゲ−ト電極に関するものであ
る。
【０００２】
【従来の技術】化合物半導体電界効果型トランジスタ
は、特に高周波通信に用いられている。従って、低雑音
であることが求められている。ここで、図１０より従来
の化合物半導体電界効果型トランジスタの概略を示す。
半導体基板２１は活性領域の電気的分離が行われている
ものとする。半導体基板２１上に絶縁膜２２を形成後、
オ−ミックコンタクトとなるドレイン電極２３及びソ−
ス電極２４と、ショットキ−ゲ−トとなるゲ−ト電極２
５が形成される。
は、特に高周波通信に用いられている。従って、低雑音
であることが求められている。ここで、図１０より従来
の化合物半導体電界効果型トランジスタの概略を示す。
半導体基板２１は活性領域の電気的分離が行われている
ものとする。半導体基板２１上に絶縁膜２２を形成後、
オ−ミックコンタクトとなるドレイン電極２３及びソ−
ス電極２４と、ショットキ−ゲ−トとなるゲ−ト電極２
５が形成される。
【０００３】ところが、近年の半導体装置の微細化に伴
い、ゲ−ト長が０．２５μｍまたは０．１μｍである化
合物半導体電界効果型トランジスタが求められる。しか
しながら、同図に示されるようなトランジスタでは、ゲ
−ト電極２５のゲ−ト抵抗が増大するため、低雑音性を
得ることが困難である。
い、ゲ−ト長が０．２５μｍまたは０．１μｍである化
合物半導体電界効果型トランジスタが求められる。しか
しながら、同図に示されるようなトランジスタでは、ゲ
−ト電極２５のゲ−ト抵抗が増大するため、低雑音性を
得ることが困難である。
【０００４】そこで、従来においても図１１に示される
ように、ゲ−ト電極２５の断面形状をＴ字型とすること
で、ゲ−ト電極２５の断面積を増加させてゲ−ト抵抗の
増大を抑制している。このような半導体装置の特性は、
一般的に次式で示される高周波雑音指数ＮＦにより表す
ことができる。 １＋２πＫF ×ｆ×Ｃgs×（（Ｒs ＋Ｒg ）／ｇm ）1/2 ＫF ：フィッティング定数 ｆ：動作周波数 Ｃgs：ゲ−ト・ソ−ス間容量 Ｒs ：ゲ−ト・ソ−ス間抵抗 Ｒg ：ゲ−ト抵抗 ｇm ：トランスコンダクタンス
ように、ゲ−ト電極２５の断面形状をＴ字型とすること
で、ゲ−ト電極２５の断面積を増加させてゲ−ト抵抗の
増大を抑制している。このような半導体装置の特性は、
一般的に次式で示される高周波雑音指数ＮＦにより表す
ことができる。 １＋２πＫF ×ｆ×Ｃgs×（（Ｒs ＋Ｒg ）／ｇm ）1/2 ＫF ：フィッティング定数 ｆ：動作周波数 Ｃgs：ゲ−ト・ソ−ス間容量 Ｒs ：ゲ−ト・ソ−ス間抵抗 Ｒg ：ゲ−ト抵抗 ｇm ：トランスコンダクタンス
【０００５】また、絶縁膜２２上に形成された上部電極
部分のソ−ス電極２４側に形成された上部電極部分の断
面積幅：Ｗ，ゲ−ト長：Ｌg ，絶縁膜２２の膜厚：ｄ，
真空誘電率：ε0 ，絶縁膜２２の誘電率：εとする。
部分のソ−ス電極２４側に形成された上部電極部分の断
面積幅：Ｗ，ゲ−ト長：Ｌg ，絶縁膜２２の膜厚：ｄ，
真空誘電率：ε0 ，絶縁膜２２の誘電率：εとする。
【０００６】ここで、絶縁膜２２上にゲ−ト電極２５の
上部電極部分が形成されることによる容量の増加分ΔＣ
はΔＣ＝ε0 ×ε×Ｗ×Ｌg ／ｄであり、ゲ−ト・ソ−
ス間容量Ｃgsと並列に寄生容量が発生するため、Ｔ字型
の断面形状のゲ−ト電極２５のゲ−ト・ソ−ス間容量Ｃ
gs´はＣgs´＝Ｃgs＋ΔＣである。また、Ｔ字型の断面
形状のゲ−ト電極２５のゲ−ト抵抗Ｒg ´は、ゲ−ト電
極２５の断面積が図１０の場合のｎ倍とすると、Ｒg ´
＝ｎ-1Ｒg となる。
上部電極部分が形成されることによる容量の増加分ΔＣ
はΔＣ＝ε0 ×ε×Ｗ×Ｌg ／ｄであり、ゲ−ト・ソ−
ス間容量Ｃgsと並列に寄生容量が発生するため、Ｔ字型
の断面形状のゲ−ト電極２５のゲ−ト・ソ−ス間容量Ｃ
gs´はＣgs´＝Ｃgs＋ΔＣである。また、Ｔ字型の断面
形状のゲ−ト電極２５のゲ−ト抵抗Ｒg ´は、ゲ−ト電
極２５の断面積が図１０の場合のｎ倍とすると、Ｒg ´
＝ｎ-1Ｒg となる。
【０００７】従って、図１１の場合の高周波雑音指数Ｎ
Ｆは次のように表すことができる。 １＋２πＫF ×ｆ×（Ｃgs＋ΔＣ）×（（Ｒs ＋ｎ-1Ｒg ）／ｇm ）1/2 つまり、上部電極部分を絶縁膜２２上のドレイン電極２
３及びソ−ス電極２４の両側に形成させたＴ字型の断面
形状のゲ−ト電極２５とすることにより、ゲ−ト抵抗Ｒ
g の減少を図ることができる。しかし、絶縁膜２２上に
ゲ−ト電極２５を形成するため、ゲ−ト・ソ−ス間容量
Ｃgsの増大を招き、高周波雑音指数ＮＦ値の低減が効果
的でない。
Ｆは次のように表すことができる。 １＋２πＫF ×ｆ×（Ｃgs＋ΔＣ）×（（Ｒs ＋ｎ-1Ｒg ）／ｇm ）1/2 つまり、上部電極部分を絶縁膜２２上のドレイン電極２
３及びソ−ス電極２４の両側に形成させたＴ字型の断面
形状のゲ−ト電極２５とすることにより、ゲ−ト抵抗Ｒ
g の減少を図ることができる。しかし、絶縁膜２２上に
ゲ−ト電極２５を形成するため、ゲ−ト・ソ−ス間容量
Ｃgsの増大を招き、高周波雑音指数ＮＦ値の低減が効果
的でない。
【０００８】
【発明が解決しようとする課題】上述のように、化合物
半導体電界効果型トランジスタのゲ−ト長の微細化に対
応して、上部電極部分を絶縁膜上に形成させたＴ字型の
断面形状のゲ−ト電極によりゲ−ト抵抗が低減される。
しかし、反面ゲ−ト・ソ−ス間容量Ｃgsが増大するた
め、より一層の高性能化を図るにはゲ−ト・ソ−ス間容
量Ｃgsの低減が必要である。それ故に、本発明は微細化
に適したゲ−ト電極を有する化合物半導体電界効果型ト
ランジスタを提供することを目的とする。
半導体電界効果型トランジスタのゲ−ト長の微細化に対
応して、上部電極部分を絶縁膜上に形成させたＴ字型の
断面形状のゲ−ト電極によりゲ−ト抵抗が低減される。
しかし、反面ゲ−ト・ソ−ス間容量Ｃgsが増大するた
め、より一層の高性能化を図るにはゲ−ト・ソ−ス間容
量Ｃgsの低減が必要である。それ故に、本発明は微細化
に適したゲ−ト電極を有する化合物半導体電界効果型ト
ランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】化合物半導体基板と、該
化合物半導体基板上に形成される絶縁膜と、該絶縁膜を
開口し上記化合物半導体基板とオ−ミック接触するソ−
ス及びドレイン電極と、上記絶縁膜を開口し上記化合物
半導体基板とショットキ−障壁を形成するゲ−ト電極と
からなる化合物半導体電界効果型トランジスタにおい
て、上記ゲ−ト電極は、上記化合物半導体とショットキ
−障壁を形成する下部電極部分と、該下部電極部分と連
続して上部に形成されかつ上記絶縁膜上に形成される上
部電極部分とからなり、該上部電極部分が上記ドレイン
電極側のみに形成されている。
化合物半導体基板上に形成される絶縁膜と、該絶縁膜を
開口し上記化合物半導体基板とオ−ミック接触するソ−
ス及びドレイン電極と、上記絶縁膜を開口し上記化合物
半導体基板とショットキ−障壁を形成するゲ−ト電極と
からなる化合物半導体電界効果型トランジスタにおい
て、上記ゲ−ト電極は、上記化合物半導体とショットキ
−障壁を形成する下部電極部分と、該下部電極部分と連
続して上部に形成されかつ上記絶縁膜上に形成される上
部電極部分とからなり、該上部電極部分が上記ドレイン
電極側のみに形成されている。
【００１０】
【作用】本発明によるゲ−ト電極を有する化合物半導体
電界効果型トランジスタによれば、ゲ−ト電極において
絶縁膜上に形成される上部電極部分はドレイン電極側の
みに形成する。つまり、ソ−ス電極側の絶縁膜上には形
成されないため、高周波雑音指数ＮＦに影響を与えるゲ
−ト・ソ−ス間容量Ｃgsを低減させることができる。従
って、微細なゲ−ト長においても、ゲ−ト抵抗増大を抑
制しつつゲ−ト・ソ−ス間容量を増大することのないゲ
−ト電極を提供することが可能である。
電界効果型トランジスタによれば、ゲ−ト電極において
絶縁膜上に形成される上部電極部分はドレイン電極側の
みに形成する。つまり、ソ−ス電極側の絶縁膜上には形
成されないため、高周波雑音指数ＮＦに影響を与えるゲ
−ト・ソ−ス間容量Ｃgsを低減させることができる。従
って、微細なゲ−ト長においても、ゲ−ト抵抗増大を抑
制しつつゲ−ト・ソ−ス間容量を増大することのないゲ
−ト電極を提供することが可能である。
【００１１】
【実施例】本発明による一実施例について説明する。化
合物半導体電界効果型トランジスタ、例えばＨＥＭＴ
（High Electron Mobility Trannsistor）に適用した場
合を図１乃至図８を参照して説明する。
合物半導体電界効果型トランジスタ、例えばＨＥＭＴ
（High Electron Mobility Trannsistor）に適用した場
合を図１乃至図８を参照して説明する。
【００１２】ＨＥＭＴのエピタキシャル構造は例えば、
半絶縁性ＧａＡｓ基板１０上にアンド−プＧａＡｓ層１
１を５０００オングストロ−ム、アンド−プＡｌＧａＡ
ｓ層（図示せず）を３０オングストロ−ム、Ｓｉド−プ
（２×１０-18 ｃｍ-3）のｎ形ＡｌＧａＡｓ層１２を３
００オングストロ−ム、Ｓｉド−プ（３×１０-18 ｃｍ
-3）のｎ形ＧａＡｓ層１３を１０００オングストロ−ム
順次形成されたものである。言うまでもなく、二次元電
子ガス（図示せず）はＧａＡｓ／ＡｌＧａＡｓ接合界面
のアンド−プＧａＡｓ層１１側に形成されている。先
ず、素子間分離のためメサエッチングを施しデバイス活
性領域を設定する。その後、全面にＣＶＤ法によりＳｉ
Ｏ2 膜１４を２０００オングストロ−ム堆積させる。次
に、上記二次元電子ガスに対してオ−ミック接触するド
レイン電極１５及びソ−ス電極１６を形成する（図
１）。
半絶縁性ＧａＡｓ基板１０上にアンド−プＧａＡｓ層１
１を５０００オングストロ−ム、アンド−プＡｌＧａＡ
ｓ層（図示せず）を３０オングストロ−ム、Ｓｉド−プ
（２×１０-18 ｃｍ-3）のｎ形ＡｌＧａＡｓ層１２を３
００オングストロ−ム、Ｓｉド−プ（３×１０-18 ｃｍ
-3）のｎ形ＧａＡｓ層１３を１０００オングストロ−ム
順次形成されたものである。言うまでもなく、二次元電
子ガス（図示せず）はＧａＡｓ／ＡｌＧａＡｓ接合界面
のアンド−プＧａＡｓ層１１側に形成されている。先
ず、素子間分離のためメサエッチングを施しデバイス活
性領域を設定する。その後、全面にＣＶＤ法によりＳｉ
Ｏ2 膜１４を２０００オングストロ−ム堆積させる。次
に、上記二次元電子ガスに対してオ−ミック接触するド
レイン電極１５及びソ−ス電極１６を形成する（図
１）。
【００１３】ここで、ドレイン電極１５及びソ−ス電極
１６は次に示すように形成される。ＳｉＯ2 膜１４上に
レジストが塗布され、ドレイン電極１５及びソ−ス電極
１６となる領域の窓開けパタ−ンを該レジストに形成す
る。その後、ＳｉＯ2 膜１４を例えば、希ＨＦでエッチ
ング除去する。次に、全面にオ−ミックメタルとして例
えば、ＡｕＧｅ（Ｇｅ１２ wet％）を２０００オングス
トロ−ム、Ｎｉを４００オングストロ−ム順次真空蒸着
させる。不要なメタルを上記レジストと共に、有機溶剤
でリフトオフした後、例えばハロゲンランプ加熱（Ｎ2
中、５００℃、５sec ）により合金化熱処理を施し、ド
レイン電極１５及びソ−ス電極１６が形成される。但
し、ドレイン電極１５及びソ−ス電極１６を形成後、図
２の如くドレイン電極１５及びソ−ス電極１６上を含む
全面に、再度ＳｉＯ2 膜１４が形成される。
１６は次に示すように形成される。ＳｉＯ2 膜１４上に
レジストが塗布され、ドレイン電極１５及びソ−ス電極
１６となる領域の窓開けパタ−ンを該レジストに形成す
る。その後、ＳｉＯ2 膜１４を例えば、希ＨＦでエッチ
ング除去する。次に、全面にオ−ミックメタルとして例
えば、ＡｕＧｅ（Ｇｅ１２ wet％）を２０００オングス
トロ−ム、Ｎｉを４００オングストロ−ム順次真空蒸着
させる。不要なメタルを上記レジストと共に、有機溶剤
でリフトオフした後、例えばハロゲンランプ加熱（Ｎ2
中、５００℃、５sec ）により合金化熱処理を施し、ド
レイン電極１５及びソ−ス電極１６が形成される。但
し、ドレイン電極１５及びソ−ス電極１６を形成後、図
２の如くドレイン電極１５及びソ−ス電極１６上を含む
全面に、再度ＳｉＯ2 膜１４が形成される。
【００１４】次に、ＥＢ（電子ビ−ム）用のレジスト１
７をＳｉＯ2 膜１４上に例えば、膜厚０．３μｍ程度塗
布し、ＥＢ描画によりゲ−ト電極領域に幅０．１μｍの
窓開けパタ−ンを形成する（図３）。
７をＳｉＯ2 膜１４上に例えば、膜厚０．３μｍ程度塗
布し、ＥＢ描画によりゲ−ト電極領域に幅０．１μｍの
窓開けパタ−ンを形成する（図３）。
【００１５】図３のようにパタ−ニングされたレジスト
１７をマスクとして、ＳｉＯ2 膜１４をＲＩＥ（反応性
イオンエッチング）法により、ＣＦ4 ／Ｏ2 ＝１００／
１０（SCCM）、パワ−１００Ｗの条件のもとでエッチン
グ除去する。その後、レジスト１７をＯ2 プラズマ処理
により剥離除去する（図４）。
１７をマスクとして、ＳｉＯ2 膜１４をＲＩＥ（反応性
イオンエッチング）法により、ＣＦ4 ／Ｏ2 ＝１００／
１０（SCCM）、パワ−１００Ｗの条件のもとでエッチン
グ除去する。その後、レジスト１７をＯ2 プラズマ処理
により剥離除去する（図４）。
【００１６】再度レジスト１７を塗布し、ＥＢ描画によ
りゲ−ト電極領域に、図４に示されるＳｉＯ2 膜１４の
開口幅より広くかつドレイン電極１５側に窓開けパタ−
ンを形成する。その後、この状態でリン酸系のエッチャ
ント液により、ＳｉＯ2 膜１４が開口され露出されてい
るｎ形ＧａＡｓ層１３をエッチング除去する。それによ
り、ｎ形ＡｌＧａＡｓ層１２とショットキ−障壁を直接
形成するゲ−ト電極の下部電極部分の領域が設けられ
る。また、ゲ−ト電極の上部電極部分の領域はレジスト
１７の開口部分である（図５）。
りゲ−ト電極領域に、図４に示されるＳｉＯ2 膜１４の
開口幅より広くかつドレイン電極１５側に窓開けパタ−
ンを形成する。その後、この状態でリン酸系のエッチャ
ント液により、ＳｉＯ2 膜１４が開口され露出されてい
るｎ形ＧａＡｓ層１３をエッチング除去する。それによ
り、ｎ形ＡｌＧａＡｓ層１２とショットキ−障壁を直接
形成するゲ−ト電極の下部電極部分の領域が設けられ
る。また、ゲ−ト電極の上部電極部分の領域はレジスト
１７の開口部分である（図５）。
【００１７】続いて、ゲ−ト金属、例えばＴｉ（１００
０オングストロ−ム），Ｐｔ（４００オングストロ−
ム），Ａｕ（５０００オングストロ−ム）を全面に順次
真空蒸着させ、リフトオフ法によりゲ−ト電極１８を形
成する（図６）。
０オングストロ−ム），Ｐｔ（４００オングストロ−
ム），Ａｕ（５０００オングストロ−ム）を全面に順次
真空蒸着させ、リフトオフ法によりゲ−ト電極１８を形
成する（図６）。
【００１８】次に、例えば、Ｔｉ（１０００オングスト
ロ−ム），Ｐｔ（４０００オングストロ−ム），Ａｕ
（１００００オングストロ−ム）を順次真空蒸着させ、
リフトオフ法によりパット電極１９を形成する（図
７）。その後、プラズマＳｉＮX を約１０００オングス
トロ−ム堆積させ、パッシベ−ション膜２０を形成する
（図８）。
ロ−ム），Ｐｔ（４０００オングストロ−ム），Ａｕ
（１００００オングストロ−ム）を順次真空蒸着させ、
リフトオフ法によりパット電極１９を形成する（図
７）。その後、プラズマＳｉＮX を約１０００オングス
トロ−ム堆積させ、パッシベ−ション膜２０を形成する
（図８）。
【００１９】上述のように形成された化合物半導体電界
効果型トランジスタの概略断面図を図９に示す。同図に
より明確なように、ゲ−ト電極１８はゲ−ト長を決定す
る下部電極部分と、該下部電極部分と連続して上部に形
成されかつＳｉＯ2 膜１４上に形成される上部電極部分
とからなり、該上部電極部分はドレイン電極１５側のみ
に形成されている。つまり、ソ−ス電極１６側には上記
上部電極部分は形成されていないため、高周波雑音指数
ＮＦと密接な関係のあるゲ−ト・ソ−ス間容量Ｃgsの増
加分となるΔＣ＝０とすることができる。
効果型トランジスタの概略断面図を図９に示す。同図に
より明確なように、ゲ−ト電極１８はゲ−ト長を決定す
る下部電極部分と、該下部電極部分と連続して上部に形
成されかつＳｉＯ2 膜１４上に形成される上部電極部分
とからなり、該上部電極部分はドレイン電極１５側のみ
に形成されている。つまり、ソ−ス電極１６側には上記
上部電極部分は形成されていないため、高周波雑音指数
ＮＦと密接な関係のあるゲ−ト・ソ−ス間容量Ｃgsの増
加分となるΔＣ＝０とすることができる。
【００２０】
【発明の効果】本発明によるゲ−ト電極構造によれば、
ゲ−ト長の微細化に対応するためゲ−ト電極をＴ字型の
断面構造とすることにより発生するゲ−ト・ソ−ス間容
量の増加を防ぐことができる。従って、微細な化合物半
導体電界効果型トランジスタにおいても高周波雑音指数
ＮＦをより一層低減でき、高性能化を図れる。
ゲ−ト長の微細化に対応するためゲ−ト電極をＴ字型の
断面構造とすることにより発生するゲ−ト・ソ−ス間容
量の増加を防ぐことができる。従って、微細な化合物半
導体電界効果型トランジスタにおいても高周波雑音指数
ＮＦをより一層低減でき、高性能化を図れる。
【図１】本発明による一実施例の製造工程を示す第一の
断面図である。
断面図である。
【図２】本発明による一実施例の製造工程を示す第二の
断面図である。
断面図である。
【図３】本発明による一実施例の製造工程を示す第三の
断面図である。
断面図である。
【図４】本発明による一実施例の製造工程を示す第四の
断面図である。
断面図である。
【図５】本発明による一実施例の製造工程を示す第五の
断面図である。
断面図である。
【図６】本発明による一実施例の製造工程を示す第六の
断面図である。
断面図である。
【図７】本発明による一実施例の製造工程を示す第七の
断面図である。
断面図である。
【図８】本発明による一実施例の製造工程を示す第八の
断面図である。
断面図である。
【図９】本発明による化合物半導体電界効果型トランジ
スタの概略断面図である。
スタの概略断面図である。
【図１０】従来における化合物半導体電界効果型トラン
ジスタの概略断面図である。
ジスタの概略断面図である。
【図１１】従来におけるＴ字型の断面形状のゲ−ト電極
を有する化合物半導体電界効果型トランジスタの概略断
面図である。
を有する化合物半導体電界効果型トランジスタの概略断
面図である。
１０…半絶縁性ＧａＡｓ基板、１１…アンド−プＧａＡ
ｓ層、１２…ｎ形ＡｌＧａＡｓ層、１３…ｎ形ＧａＡｓ
層、１４…ＳｉＯ2 膜 １５…ドレイン電極、１６…ソ−ス電極、１７…レジス
ト、１８…ゲ−ト電極 １９…パット電極、２０…パッシベ−ション膜。
ｓ層、１２…ｎ形ＡｌＧａＡｓ層、１３…ｎ形ＧａＡｓ
層、１４…ＳｉＯ2 膜 １５…ドレイン電極、１６…ソ−ス電極、１７…レジス
ト、１８…ゲ−ト電極 １９…パット電極、２０…パッシベ−ション膜。
Claims (2)
- 【請求項１】 化合物半導体基板と、該化合物半導体基
板上に形成された絶縁膜と、 該絶縁膜の開口を通して上記化合物半導体基板に設けら
れたソ−ス及びドレイン電極と、 上記絶縁膜の開口を通して上記化合物半導体とショット
キ−障壁を形成する下部電極部分と、該下部電極部分と
連続して上部に形成され、かつ上記絶縁膜上に形成され
る上部電極部分とからなるゲ−ト電極とを備え、 上記上部電極部分が非対称断面構造を有することを特徴
とする化合物半導体電界効果型トランジスタ。 - 【請求項２】 上記上部電極部分は上記ドレイン電極側
のみの上記絶縁膜上に形成されていることを特徴とする
請求項１記載の化合物半導体電界効果型トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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