JPH09510323A - 高密度格子配置の電気結線 - Google Patents

Abstract

(57)【要約】 本発明は、１つの接続素子若しくは貫通接続素子にまとめられ、多数且つ高密度な製造が可能であり、そのために好ましくは薄膜技術の方からの方法が利用される電気結線に関するものである。マイクロエレクトロニクス構成体の３次元集積化の高まりは、特にマイクロエレクトロニクスの基板材料内の貫通接続のために、良好な信号伝送品質を有する極わずかな空間内に多数の垂直電気結線を追い求める。これは、所要な大量の電気垂直結線を備えて、予め作製された本発明による小形化貫通接続素子を多種多様の基板材料内に埋込むことによって達成される。本発明による電気垂直結線は通常の水平導体の高い品質を達成する。本発明による貫通接続素子をプレーナ接合技術によって基板材料内に埋込むことは、小企業でも実行することのできる簡単な実装技術である。

Description

【発明の詳細な説明】発明の名称 高密度格子配置の電気結線技術分野 本発明は、１つの接続素子内に電気結線が高密度で配置されている、２つの界 面の電気結線に関するものである。このような結線は、特にマイクロエレクトロ ニクスの基板材料内に接続素子が埋込まれている場合、多数且つ高密度の垂直貫 通接続として働く。 マイクロエレクトロニクスにおける実装技術（パッケージング）は、最短の接 続長で集積度を高め、同時にシステムの複雑さを高める可能性を追い求めている 。複雑な電子システムの製造は従来、圧倒的に、はんだ組立のための個別ハウジ ング内での部品のＳＭＴ装着（表面実装技術）によるＰＣＢ（プリント配線板） に基づいて行われた。この標準実装技術は太い接続格子用の部品を含み、大きな 基板面積と長い信号路とを必要とする。モノリシック集積と並んで、将来は、経 済的な高性能ハイブリッド集積が益々重要となる。そのためには、最新ＩＣ（集 積回路）部品の能力を完全に利用し尽くすことのできるハイブリッド法が利用可 能でなければならない。大抵はセラミック基板上での技術的価値の高いマルチチ ップモジュール（ＭＣＭ）の態様でのハイブリッド集積は、さまざまな適用分野 において市場占有率が増大するものと予想される。マルチチップモジュールの高 密度多層配線システ ムを製造するために、ＩＣ製造分野から評価を受けた薄膜技術が適合された。近 年、ＩＣ部品間の伝導路を低減して信号処理を高速化し且つ消費電力を減らすた めに３次元実装技術が開発された。真の垂直集積は、ＩＣ部品又は基材内に一般 に多数且つ高密度の電気結線若しくは貫通接続を必要とする。このような貫通接 続が本発明によって提供される。 実装技術の応用分野、マルチチップモジュール若しくはＩＣ部品用積層技術の 応用分野、及び３次元システム集積（垂直集積）の応用分野と並んで、特になお 固体並列計算機システムの構成、人工網膜の構成、電子アイの構成を挙げること ができる。先行技術 先行技術は、マイクロエレクトロニクスの基板材料内に電気結線若しくは貫通 接続を生成するための基板穴の電気めっき又は化学金属化を含む。従来一般的な プリント基板製造方法によれば、まず第一に基板穴の電気めっきによって貫通接 続が作製される。穿孔の壁は触媒工程において金属若しくは貴金属含有菌で状態 調節され、引き続き銅電解質中で外部電流なしに金属化が可能である。 この従来の貫通接続と並んで、穿孔壁上に直接的電解金属析出を可能とする導 電性高分子を使った前処理が公知である（Ｊ．フーペ、Ｗ．クローネンベルク、 ”新しいプリント基板貫通接続方法−直接金属化技術−”ブラースベルク報告第 ９号、１９８９年１１月。ブラースベルクオーバーフレーヒェンテクニック ゲーエムベーハー社編、郵便私書箱１３０２５１、５６５０ゾーリンゲン１１） 。そこでは、環境を負荷する錯化剤及び還元剤を用いることなく処理され、処理 時間が短縮される。 レーザ穴を利用しても約１００μｍ以下にすることのできない一定の穿孔最低 直径が両方の方法に共通する（Ｄ．Ａ．シェーフェル、Ｒ．Ｃ．エーデン、Ｔ． Ｊ．モラベック、”３次元ＭＯＳにおけるダイヤモンド基板の役割”）。直径が １００μｍよりも大きい穿孔は、僅かな導体幅（代表的には約２０μｍ〜３０μ ｍ）及び中心間距離（代表的には約５０μｍ〜７５μｍ）を特徴とする高密度配 線格子内に大きな偏差を引き起こす。孔の中心間距離が約５００μｍの場合、多 数の貫通接続は過度に大きな基板面積を必要とし、高集積化の場合こうした面積 は用意されていない。穿孔は常に金属筒のみを備えており、基板中に残存する孔 は液体レジスト塗布によるその他の薄膜処理を著しく困難なものとする。 公知の電気貫通接続の前記欠点と並んで、平面集積はマイクロエレクトロニク スシステムを構成するときシステム特有の限界にぶつかる。というのも、基板面 積の増大は伝導路及び信号路を長くし又収率の問題ももたらすからである。最短 の結線長で集積度を更に高めることは３次元システム構成によってのみ可能であ り、そのためには垂直集積方向において十分な結線容量若しくは配線容量が提供 されねばならない。電気めっき貫通接続孔を有する従来の基板技術は、先に述べ たように、コンタクト密度がきわめて限定されており、それ故に、ごく小さな空 間内に多数の垂直結線を用意することができない。しかもこのことによって水平 面上の薄膜金属化の格子に適合するという重大な問題が生じる。 ドイツ特許公報第３７４２６６９号で開示された貫通接続はＩＣ部品上の薄膜 構成体の２つの配線層間の導電性結線である。半導体チップの１つの膜上で貫通 接続を構成する予定の箇所にコンタクト金属化が被着される。これらのコンタク ト金属化は、他の工程において、上向きに先細となる導電性金属柱が備えられる 。その結果いわゆる充填バイアが生成し、これらのバイアは薄膜配線の内部で数 μｍの高低差を橋絡することができ、平坦な配線を達成するために製造される。 金属柱と誘電体との間に隙間が生じないことは、金属柱の特殊形状によって達成 される。こうして得られる平坦面内に金属柱の細い末端がある。欠点として、サ ブトラクティブ法で製造される金属柱もＣＶＤ析出誘電体膜も膜厚が数μｍに限 定されている。半導体膜上の金属柱の接触面及び金属柱の細い末端の接触面の大 きさが不可避的に異なることで、超高３次元集積が可能ではない。 基板材料内に貫通接続を作製する他の１方法では、貫通接続を設けるべき領域 に応じて、水平に支承されるｎ導電形シリコンウェーハの表面に、被着されたア ルミニウム膜の構造化によって小さなアルミニウム突起が生成される。この場合 アルミニウム突起を有する 基板が強く加熱され、垂直方向温度勾配の故にアルミニウム突起が溶けて、シリ コンウェーハを通してその下面へと移動する（いわゆるアルミニウム熱移動）。 こうしてシリコンウェーハ内に導電性ｐドープド貫通接続通路が生成し、これら の通路は相互に電気絶縁されている。この方法はウェーハ材料が著しく薄くされ ていることで優先されるが、しかしこの材料はかなりのハンドリング支出を引き 起こす。それ故にこのプロセス技術は数少ないＩＣ製造業者に限定されている。 ｐドープド貫通接続通路の導電率が金属貫通接続の導電率以下の１０⁷である事 情も大きな欠点である。ｐ導電形通路の可能な格子寸法について何ら記載されて いない。更に、適用される高い温度や、特に基板の下面で貫通接続通路の幾何学 輪郭を予め正確に確定することが不可能であることも、欠点である。というのも 、プロセス条件と基板の等方性度とに応じて基板表面上のアルミニウム突起はシ リコンウェーハ内に独自の進路を探し、付加的帰結として貫通接続通路の特性が 局所的に異なるからである。基板下面の貫通接続通路の寸法安定性が与えられて いないことで、この側面での他の処理が著しく困難になる。というのも、基板下 面で貫通接続面の正確な位置及び寸法を確定するための付加的工程が不可避であ るからである。この工程を省くとき、基板下面の貫通接続面の製造に起因した幾 何公差は適宜に大きな導体によって補償することができるが、しかしその結果、 最大限の高３次元集積がもはや可能ではない。貫通接続通路の電気的性質の製 造に起因した公差はまったく補償することができないか、又は見合わないかなり の支出でのみ、そしてその場合にも小さな規模でのみ補償することができるだけ である（Ｍ．Ｊ．リトル、Ｊ．グリンベルク、”３次元コンピュータ：ＷＳＩウ ェーハの集積スタック”：所収、Ｅ．シュバルツランダー編”ウェーハ規模集積 ”、１９８９年、クルーバー・アカデミー出版、ボストン、２５３〜３１７頁。 Ａ．ヒューベルガー（編）、マイクロメカニーク、１９８９年、スプリンガー出 版、ベルリン、第３．４．２章）。発明の説明 以上述べた先行技術から出発して、本発明の課題は、その信号伝送品質が通常 の水平導体の標準を達成するように、特にマイクロエレクトロニクスの基板材料 内に垂直貫通接続として構成された電気結線若しくは貫通接続を予め正確に決定 可能な相互距離及び角度位置で多数且つ高い空間的密度で提供することである。 本発明の課題は更に、このような電気結線を製造する方法を示すことである。 この課題の本発明による解決は、請求の範囲第１項の特徴部分に記載された接 続素子の導電性接続心線と、請求の範囲第１４項に記載された接続素子製造方法 とにある。好ましい諸構成は従属請求の範囲に明示されている。 電気結線若しくは貫通接続（若しくは心線又は極）は本発明による接続素子若 しくは貫通接続素子にまとめられている。それらは相互に電気絶縁されており、 接続素子の第１表面を第２表面に接続する。電気接続心線は好ましくは第１に低 抵抗であり、第２に高アスペクト比を有する。即ち、接続心線の長さと幅との比 が高い値を占める。有利なことに、貫通接続素子の外寸がｍｍ範囲である場合に この素子が多数の電気接続心線を備えているように、相隣接する心線の距離は（ μｍ範囲にまで）小さくすることができる。心線若しくは導体の横断面、それら の各距離及び角度位置、導体パターンは、後の配線パターンへの適合が継目なし に可能となるように、接続素子の表面に構成されている。本発明による結線を１ つの接続素子内に作製するのには、好ましくは、定評ある方法、及び薄膜技術か らの方法が利用される。 予め作製した小形化接続素子若しくは貫通接続素子を基板材料（例えばセラミ ック、シリコン、ガラス、合成樹脂）の凹部又は孔内にプレーナ接合技術によっ て挿入することは部品挿入装置で光学式に位置合せしながら行われる。接続素子 の幾何学寸法がミリメートル範囲である場合、さまざまな修正ウェーハテスタを 使って比較的僅かな支出で行うことのできるこの位置合せ挿入は機器固有の約２ μｍの精度で行うことができる。これは、貫通接続素子の導体パターンを、後に 設けられる水平配線パターンに継目なしに適合することができるようにするため に不可欠である。水平面及び垂直面での配線格子のこの両立性は、更に、マイク ロエレクトロニックシステム構成体内の高密度３次元集積にとって前提条件であ る。本発明による貫通接続 素子を挿入し位置を合せた後、この素子は基板材料に対する所定の位置で持続的 に安定させて固定される。これは、有利には、貫通接続素子が固定される他にな お基板材料と貫通接続素子との間の隙間が充填されもする方法によって行われる 。引き続き通常の薄膜技術で行われる基板両面の処理が、単数又は複数の貫通接 続素子を基板内に埋込むプレーナ接合技術によって損なわれることは決してない 。貫通接続素子及び場合によってはなお他のＩＣ部品の埋込み後、好ましくはま ず高分子誘電体膜が基板の前面及び／又は裏面に被着され、次にその上に他の配 線構成が行われる。 本発明で達成される本質的利点及び改良を以下に説明する。マイクロエレクト ロニック構成体の３次元集積にとって、プレーナ接合技術で基板材料内に予め作 製した小形化貫通接続素子を取付けることによって、求める多数の電気垂直結線 を用意することができる。１適用分野内で製造と挿入とを分離することによって 、従来の垂直貫通接続の困難且つ限定された作製から解放され、特に水平方向プ ロセス制御の成熟した薄膜技術を垂直貫通導体の作製に利用することができる。 これは、本発明による貫通接続素子内で後に３次元構造の垂直結線となる導体が 通常の水平導体と同じ工程及び精度仕様で作製可能であることも意味する。特に 、垂直導体の好適な幾何学寸法（例えば膜厚と膜幅）を選択することによって、 及び／又は例えば基板及び導体用に特定の材料を使用することによって、好まし くは垂直導体の電気的性質（例えば容量（／単位 長さ）、インダクタンス（／単位長さ）、比抵抗、波動インピーダンス）を仕様 に合わせて適切に調整することが可能である。例えばきわめて低抵抗の結線を製 造することができる。例えば電線又は導体の漏話の問題の解決についても同様の ことが妥当する。特に、１接合素子内のＡｕ導体はその高い電流容量及び高い導 電率に基づいて、伝導路が長い場合でも配線仕様を満たす。 しかも、本発明による貫通導体の水平処理によってこれらの貫通導体は例えば ｍｍ範囲の大きな長さでも作製することができる。充填バイアによるＩＣ技術の 貫通接続はその高さが数μｍに限定されているが、これとは対照的に、貫通接続 素子の垂直接続導体はｍｍ範囲の基板総厚を、しかも高い信号品質を維持して、 橋絡することができる。達成可能な大きな長さは、貫通接続素子の本発明による 導体では、従来製造された貫通接続では達成されないきわめて高いアスペクト比 （導体の高さ対幅比）にも現れている。 本発明による貫通接続素子の垂直貫通接続に対する仕様に応じて、例えば集積 回路を製造するための基板材料及び技術とは異なる材料及び／又は製造技術も利 用することができる。独自の部品としての本発明による貫通接続素子は、貫通接 続素子及びその他のＩＣ部品を埋込んだ基板上にいわば同等な前面・裏面処理も 可能とする。貫通接続素子の垂直導体と周囲の絶縁材料との間に自由隙間の問題 は生じない。基板前面及び基板裏面と一致する貫通接続素子の表面は製造に起因 して（例えばウェーハの切断）又はプロセスに起因して（例えば研削・研磨操作 ）自動的に平らである。これにより、基板前面及び基板裏面の水平面にきわめて 細い導体も設けることができる。このことは高密度３次元集積にとって不可欠な 前提条件である。 本発明による電気ブッシングを高密度格子配置で基板材料中に取付けることで 、マルチチップモジュールの垂直スタックが可能となる。積層マルチチップモジ ュールに基づく垂直集積の場合、短い接続線でもって、相隣接するＩＣは、水平 モジュール技術で可能なよりも不釣合いに大きな数を達成することができる。小 さな遅延時間と僅かな減衰とで高い配線容量が水平なサブモジュール平面でも又 垂直ブッシング若しくは結線でも達成されることが保証されている。同一メモリ ＩＣの既に公知の積層とは対照的に、本発明ではＭＣＭスタック内でシステムの 複雑さの本質的上昇が達成可能である。特殊な準備を必要とすることなくモジュ ール技術においてさまざまな商用チップ技術がさまざまな製造業者によって処理 可能である。チップ技術に介入することなく、本発明による垂直集積は純粋の実 装技術である。技術的支出が比較的僅かなことから、数多くの実装会社において システムの実現が可能となる。スタック内のモジュールを交換することによって システム収率はかなり高めることができ、大きな支出なしにさまざまな用途への 適合を行うことができる。 本発明による貫通接続素子は、基板レベルだけでな く、チップレベルでも有利な形で利用することができる。例えば集積回路（ＩＣ 、ＡＳＩＣ）の製造時にレイアウト内に本発明による貫通接続素子を追加的に埋 込むための十分なスペースを残す場合、チップに多数の電気貫通接続を備えるこ とは、ＩＣ製造技術に何ら介入することなく可能である。こうして、ＩＣモジュ ールの垂直方向直接積層が実現可能である。例えば、こうしてごく僅かなスペー ス需要で基板面上にきわめてコンパクトなメモリユニットを製造することができ 、しかもこれらのユニットは垂直方向直接積層にも拘らず、本発明による貫通接 続素子の垂直導体内に短い信号遅延時間が実現可能であるので、アクセス時間に 関して劣化を有していない。図面の簡単な説明 図面を参考に実施例に基づいて以下本発明を詳しく説明する。 図１ａは、両面に薄膜金属化を有するシリコンウェーハを示す。 図１ｂは、貫通接続素子の実施例を示す。 図１ｃは、貫通接続素子の平面図である。 図１ｄは、貫通接続素子の横断面図である。 図１ｅは、貫通接続素子の側面図である。 図２は、貫通接続素子の走査形電子顕微鏡写真である。 図３ａは、プレーナ埋込技術によって基板内に挿入された貫通接続素子を示す 。 図３ｂは、固化したエポキシ封止剤を有する貫通接 続素子の固定を示す。 図４ａは、エポキシ封止剤が固化した埋込貫通接続素子を有するセラミック基 板の横断面図である。 図４ｂは、封止剤固化後の過剰封止剤を有する突出した埋込貫通接続素子の測 定された高さ輪郭を示す。 図４ｃは、研削・研磨工程後の過剰封止剤を有する突出した埋込貫通接続素子 の測定された高さ輪郭を示す。 図５ａは、Ａｌ₂Ｏ₃セラミック基板内に埋込まれた貫通接続素子を示す。 図５ｂは、図５ａに示す埋込貫通接続素子の拡大図である。 図６ａ、図６ｂ、図６ｃは、前面処理式３次元集積用埋込技術を示す。 図７ａ、図７ｂは、裏面処理式３次元集積用埋込技術を示す。 図８ａは、研削・研磨法で裏面平坦化を実施した後の埋込貫通接続素子を有す る基板裏面の一部の拡大図である。 図８ｂは、基板裏面に被着された高分子膜を場所軸：貫通接続素子−バイア孔 −接合領域（封止剤）−基板に沿って測定した高さ輪郭を示す。実施例の説明 貫通接続素子の製造は好ましくはシリコンウェーハ（１）に基づいて行われ、 ウェーハは両面が絶縁高分子誘電体（２）で被覆されている（図１ａ若しくは図 １ｂ参照）。直線的平行ストリップ導体（３）は接続 心線として薄膜処理によってシリコンウェーハの両面に被着され、パッシベーシ ョン膜（４）が備えられる。この金属化に直角にシリコンウェーハが切断されて ストリップとされる（図１ａ）。その際、標準ウェーハ切断機が各切削溝（５） に沿って高精密切断を可能とする。用途に応じて個々の貫通接続素子ストリップ は導体と平行（図１ａの切削溝）に裁断して小さな貫通接続素子とすることがで きる。 合計８個のストリップ導体（シリコン基材（７）の両面の各々に各４個）を有 する貫通接続素子の実施例が図１ｂに示されている。図１ｂはシリコン基材（７ ）、シリコン基材の両面に被着された高分子誘電体（２）、ストリップ導体（３ ）のほぼ矩形な横断面、そして両面に被着されたパッシベーション膜（４）を示 す。貫通接続素子の高さ（Ｈ）は、ストリップ導体に直角に延びる２つの相隣接 した切削溝（５）の間隔によって決まっている。ストリップ導体と平行な相隣接 する切削溝（６）の間隔が貫通接続素子の長さ（Ｌ）を決定する。この実施例の 場合直方体形の貫通接続素子の高さ及び長さに垂直な残りの第３広がりが貫通接 続素子の幅（Ｂ）と称される。この幅は実質的にシリコン基材の厚さに相当する 。 図１ｃ、図１ｄ、図１ｅ（走査形電子顕微鏡写真）は、基材としてシリコンを 有するブッシング素子の他の実施例の寸法を示す。平面図（図１ｃ）に示す複数 の薄膜導体（３）は、幅約２０μｍ、相互（格子）間隔約５０μｍを有し、導体 の各長さ６３５μｍは貫通 接続素子の高さに一致する。導体のアスペクト比は 横断面（図１ｄ）は厚さ５００μｍのシリコン基材（７）と、シリコン基材の両 面で高分子誘電体内に埋込まれた５０μｍ格子の薄膜導体とを示す。図１ｅの貫 通接続素子の側面図には、シリコン基材（厚さ５００μｍ）（７）、高分子絶縁 膜（厚さ約２０μｍ）（２）、ストリップ導体（厚さ若しくは高さ約２０μｍ） （３）及び高分子パッシベーション膜（厚さ約１０μｍ）（４）からなる膜系列 が明確に図示されている。絶縁膜若しくはパッシベーション膜用の好適な材料は 例えばポリイミドである。図２に示す３次元走査形電子顕微鏡写真の貫通接続素 子は両面に導体を５０μｍの相互間隔（いわゆる格子間隔）で担持している。 セラミック基板（８）にレーザで切り抜いた基板孔への貫通接続素子の挿入は 、後の水平配線との一致が保証されるように、修正ウェーハテスタ若しくは部品 挿入装置で光学上に位置を合せながら行われる（図 間座(Abstandshalter)（１０）と修正ウェーハテスタの光露光装置（１１）とを 示す。リソグラフィマスク、石英マスク（１２）が、クロム配線（結線）パター ン（１３）を担持している。基板前面上の厚さ約６５μｍの透明接着フィルム（ １４）によって、貫通接続素子又は一般のＩＣ部品の表面を揃えてセラミック基 板内に挿入するため基準の面が与えられ、若しく は確定される。このように挿入し位置を合せ且つ接着フィルムで固定された貫通 接続素子（１５）が図３ａに図示されている。 本発明による挿入された貫通接続素子又はＩＣ部品を固定するためのプレーナ 接合技術では、残存する隙間（図３ｂ）をマイクロディスペンサシステム（１７ ）により充填をするため、耐熱性で好ましくはセラミック充填エポキシ封止剤（ １６）が使用される。封止剤の固化後、貫通接続素子（１５）は基板前面に対し て平坦な位置で持続的に安定させて固定されている。埋込まれた貫通接続素子（ １５）は基板裏面の表面に対して約１０μｍ〜５０μｍの僅かな張出し部（１８ ）を示している（略示：図４ａ、測定：図４ｂ）。封止剤（１６）は過剰に計量 され、接着目地が完全に充填されるだけでなく、貫通接続素子又は基板（８）の 隣接領域もそれで覆われている。基板裏面に施用される単数又は複数の研削・研 磨工程によって過剰封止剤（１９）と貫通接続素子の張出し部（１８）が取り除 かれる。その際、大きな基板表面、若しくはセラミック基板の硬さが自動研磨止 めとして役立ち、付加的終点検知は必要でない。 こうして、ごく簡単な研削技術によって貫通接続素子の埋込領域において基板 レベル若しくは基板表面に対して約５μｍ未満の高さ偏差が達成される。実験室 規模ではこのために２０００ｒｐｍの回転速度と８００〜２０００の砥石粒度で 十分であった。それより細かな研磨ペーストは必要ない。 図４ｂは張出し部（１８）と過剰封止剤（１９）とを有する埋込貫通接続素子 表面の高さ輪郭測定を示す。貫通接続素子の張出し部は約４５μｍであり、過剰 封止剤は基板裏面の表面（２０）より８０μｍ弱突出している。図４ｂに対応す る図４ｃは研削・研磨操作後の高さ輪郭を示す。貫通接続素子（１８）の偏差、 及び基板表面（２０）に対する過剰封止剤（１９）は、３．７μｍ未満に下げる ことができた。図４ｃは、固化した封止剤が過度に除去されて、その表面が基板 表面以下でさえあることも示している。これは、固化した封止剤の硬さがシリコ ン基材及びセラミック基板よりも低いことから帰結する。封止剤の硬さを強めか つシリコン基材の硬さに合わせるために、例えば粉末セラミック材料を封止剤に 添加することができる。 図５ａはＡｌ₂Ｏ₃セラミック（８）内に埋込まれた長さ約１ｃｍ、幅約０．６ ｍｍの貫通接続素子を示す。レーザで切り抜いた孔は寸法が約１ｍｍ〜１２ｍｍ であった。貫通接続素子とＡｌ₂Ｏ₃セラミックとの間に残存する隙間は固化した エポキシ封止剤（１６）が充填されている。垂直ストリップ導体の格子間隔が５ ０μｍであり、貫通接続素子が長さ１ｃｍの場合合計４００の導体ストリップを 含む。図５ｂの拡大図において垂直導体（３）の横断面（約２０μｍ×２０μｍ ）をはっきり認めることができる。 図６ａはセラミック基板（８）内に埋込まれたシリコンＩＣ部品（２１）と埋 込まれたシリコン貫通接続 素子（７）とを示しており、エポキシ封止剤を充填された接着目地（１６）と高 分子絶縁体（２、４）とシリコン・貫通接続素子の導体ストリップ（３）が特別 に明示されている。 基板前面の処理は高分子誘電体膜（２２）の被着に伴って始まる。高分子誘電 体膜（２２）内の構造化バイア孔（２３）が図６ｂに図示されている。 高分子誘電体膜を有する埋込基板上に配線構成を開始することの利点は多岐に わたる。 まず第１に、高分子膜は基礎となるトポグラフィの僅かな平坦化を引き起こす 。十分に小さな凸凹（ラテラル＜２０μｍ）では、高分子特有に５０％までの平 坦度を達成することができる。長波凸凹（ラテラル＞１００μｍ）は高分子膜に よってなぞられ（帰結：ラッカー塗時に一定した膜厚）、基板レベルからの偏差 として維持される。 第２に、高分子膜は配線用に統一的付着基礎を製造するのに役立つ。しかも配 線は危険な接合領域から減結合されている。さもないとこの接合領域は、熱負荷 を受け、細い導体に対して付加的なストレスを加えるであろう。統一的熱膨張率 を有する均質な高分子基礎は薄膜配線の信頼性の前提条件である。 第３に、統一的で均一な比誘電率を特徴とする周囲材料を導体用に提供する可 能性が高分子膜によって与えられている。薄膜配線内でインピーダンス制御下に 信号を案内するには、埋込領域内で材料の急変を被る代わりに統一的比誘電率に よって導体が取り囲まれて いる必要がある。 図６には第１金属化層内で高分子膜（２２）上に電気めっきされた導体（２４ ）と、セラミック基板の前面から裏面に至る貫通接続素子の垂直導体結線（３） が明示されている。 基板裏面では高分子誘電体膜を省くことができる。金属導体（２５）は基板裏 面の平坦化表面に直接被着される（図７ａ）。埋込基板（貫通接続素子、又は接 合領域の基板縁）のトポグラフィの段差は、延性金属導体の場合、析出高分子層 の場合よりもあまり危険ではない。析出高分子層の膜厚が段差の高さよりも低い 場合、硬化操作のとき高分子中に亀裂が発生して、段差勾配に従うことができな くなるであろう。これに関連して許容される段差の高さは約１０μｍよりも低く しなければならないであろう。収縮封止剤を有する接着目地となるような長波凸 凹（ラテラル＞１００μｍ）の場合、水平区間１００μｍでの許容偏差は１０μ ｍ以上である。これとは対照的に、金属導体はかかる段差を超え問題なく析出さ せて電気めっきで補強することができる。誘電体膜中の各バイアが段差勾配とな ることに注意すべきである。 実施例では基板前面（図７ｂ参照）上に薄膜多層配線が実現されている一方、 セラミック基板の裏面には、導体（２５）に被着される高分子誘電体（２６）の 他に電気めっき接触突起（２７）が構成されている。 つまり、垂直に埋込まれる導体（３）若しくは接続 心線は横断面を介して水平モジュール平面の薄膜配線に直接接続される。最も上 の金属化層では、積層配置内でモジュールを相互に接触させる目的で、モジュー ルの前面にも裏面にも同一の接触領域（いわゆるバンプアレイ）が構成される。 他の実施例では貫通接続素子の高さは、貫通接続素子が挿入される基板の厚さ に正確に一致するように選定され、基板の平坦性は維持される。この実施例では 、埋込貫通接続素子の故に基板裏面を平坦化するための研削・研磨工程がもはや 必要でない。 他の実施例では、単数又は複数の貫通接続素子及び場合によっては他のＩＣ部 品の埋込み後、及び場合によっては研削・研磨工程の実施後、基板裏面にも高分 子膜が被着（２８）されて構造化される。図８ａは拡大平面図を示しており、バ イア孔（２９）が約３０μｍ×３０μｍであるとき、Ａｕ導体は約２０μｍ×５ ０μｍの大きさである。線Ａ→Ｂ（図８ａ参照）に沿って記録した高分子膜表面 の相対的高さ輪郭（自記粗さ計スキャン）が図８ｂに示されている。横座標に局 所座標（μｍ）が記入され、縦座標（μｍ）には高分子膜の属する相対的な高さ が明示されている。基準点０μｍは基板領域上の高分子表面に対して確定された ものである。この基準点に対して接合領域及び貫通接続素子領域における高分子 膜の偏差は３μｍよりも小さい。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年５月２日 【補正内容】 …。基板下面の貫通接続通路の寸法安定性が与えられていないことで、この側面 での他の処理が著しく困難になる。というのも、基板下面で貫通接続面の正確な 位置及び寸法を確定するための付加的工程が不可避であるからである。この工程 を省くとき、基板下面の貫通接続面の製造に起因した幾何公差は適宜に大きな導 体によって補償することができるが、しかしその結果、最大限の高３次元集積が もはや可能ではない。貫通接続通路の電気的性質の製造に起因した公差はまった く補償することができないか、又は見合わないかなりの支出でのみ、そしてその 場合にも小さな規模でのみ補償することができるだけである（Ｍ．Ｊ．リトル、 Ｊ．グリンベルク、”３次元コンピュータ：ＷＳＩウェーハの集積スタック”： 所収、Ｅ．シュバルツランダー編”ウェーハ規模集積”、１９８９年、クルーバ ー・アカデミー出版、ボストン、２５３〜３１７頁。Ａ．ヒューベルガー（編） 、マイクロメカニーク、１９８９年、スプリンガー出版、ベルリン、第３．４． ２章）。 主にガラスからなる誘電板で電気貫通接続を作製することのできる方法が米国 特許公報第３７１４７０６号により公知であり、そこでの本質的利点として、誘 電板の相対向する２つの表面の所定位置で貫通接続が正確に成端し、貫通接続の 密度がきわめて高い場合でもこの精度が達成される。この製造方法ではまず複数 のガラス板が積み重ねられ、各２つのガラス板の間に所定の数、間隔及び横断面 寸法のストリップ導体が挿 入されている。このスタックは圧力の作用を受けて個々のガラス板に垂直にして 炉のなかで、ガラス材料の軟化開始によってガラス直方体と挿入された貫通接続 との作製が行われるまで加熱される。このガラス直方体から、貫通接続に垂直に 個々のガラス円板若しくはガラス板が切断され、これらはガラス円板若しくはガ ラス板内に（及びそれぞれ２つのガラス板表面に垂直に立てて）希望する貫通接 続を有する。ガラス直方体を作製するのに必要とされる約７００℃の高温、それ に伴う温度負荷及び所要の圧力作用が、特にストリップ導体の電子的、機械的性 質にとって、不利である。更に、長さ０．５ｍｍのとき高さ１μｍ、幅１００μ ｍ、間隔２００μｍのストリップ導体は電気抵抗が数Ωであり（第４欄、４５〜 ５１行）、これは最新電子応用にとってあまりにも大きすぎる。この方法では、 他の欠点として、貫通接続を備えた希望するガラス板基板が導体の埋込み後に初 めて個々のガラス円板の切断によって得られ、それ故に、既に得られた基板内に 貫通接続を作製するのには利用することができない。 格子状に配置される貫通接続を備えたプリント基板の製造がドイツ公開特許公 報第３７０９７７０号により公知である。このために複数の多層内層上に導体が 好ましくは平行に配置して構成され、次にこれらの層が圧縮又は接着（いわゆる 積層法）によって接合されて１つのスタックとされ、引き続きこのスタックから 導体に垂直に希望する導体基板がウェーハとして切断される。このような導体基 板は好ましくは積層誘電体 膜が絶縁膜として備えられ、その上に銅膜が被着され、こうして水平配線が達成 される。プリント基板の製造に積層法（圧縮と接着）を利用することは、特に導 体及びプリント基板の精度、再現性及び耐熱性に関して、不利である。更に、導 体基板若しくはプリント基板は製造に起因して多層内層の方向及びこれに垂直に さまざまな機械的、熱的性質を有しており、このことは特にプリント基板の信頼 性にとって決定的に不利である。ドイツ公開特許公報第３７０９７７０号に記載 された方法の他の欠点として、貫通接続を備えた希望するプリント基板は導体の 埋込み後に初めて個々のプリント基板をスタックから切断することによって得ら れ、従って既に得られた基板内に貫通接続を作製するのには基本的に適していな い。発明の説明 以上述べた先行技術から出発して、本発明の課題は、マイクロエレクトロニク スの基板内に電気結線を予め正確に決定可能な相互距離及び角度位置で多数且つ 高い空間的密度で提供することであり、その際結線は基板材料内の垂直貫通接続 として働き、且つその信号伝送品質が通常の水平導体の標準を達成するように構 成されている。本発明の課題は更に、マイクロエレクトロニクスの基板内にこの ような電気結線を製造する方法を示すことである。 この課題の本発明による解決は、請求の範囲第１項の特徴部分に記載された、 基板内に埋込まれた接続素子の導電性接続心線と、請求の範囲第１４項に記載さ れた接続素子を作製し且つこの接続素子を基板内に埋込む方法とにある。好まし い諸構成は従属請求の範囲に明示されている。 請求の範囲 １．相互に電気絶縁された複数の心線（３）を有する電子回路の基板（８）の第 １界面と第２界面との間の導電結線において、 接続素子の第１表面が基板の第１界面にあり且つ接続素子の第２表面が基板の 第２界面にあるように、それぞれ第１、第２表面を有する単数又は複数の接続素 子が基板（８）の凹部内に埋込まれており、接続素子が少なくとも２つの導電性 心線（３）を含み、これらの心線が接続素子の第１表面を接続素子の第２表面に 接続することを特徴とする、導電結線。 ２．導電性心線（３）の少なくとも一部について、接続素子の心線（３）の横断 面寸法及び中心間距離が、少なくとも表面では、予め定めて正確に構成されてい ることを特徴とする、請求の範囲第１項に記載の導電結線。 ３．導電性心線（３）の少なくとも一部について横断面寸法及び／又は相隣接す る心線（３）の中心間距離が、少なくとも界面では、１０分の１ミリメートルよ りも小さい値であることを特徴とする、請求の範囲第１項又は第２項に記載の導 電結線。 ４．２つの表面が互いに平行に延び、心線（３）がそれぞれ表面に対して直角に 成端することを特徴とする、請求の範囲第１項〜第３項のいずれか１項に記載の 導電結線。 ５．心線（３）が１平面又は複数の平行な平面に配置 されていることを特徴とする、請求の範囲第１項〜第４項のいずれか１項に記載 の導電結線。 ６．心線（３）が互いに平行に構成されていることを特徴とする、請求の範囲第 １項〜第５項のいずれか１項に記載の導電結線。 ７．相隣接する心線（３）の距離が同じ大きさであることを特徴とする、請求の 範囲第１項〜第６項のいずれか１項に記載の導電結線。 ８．心線（３）が層状導体からなり及び／又は高導電率を有することを特徴とす る、請求の範囲第１項〜第７項のいずれか１項に記載の導電結線。 ９．接続素子の第１、第２表面で成端する心線（３）が各表面に対して任意の角 度を成すことを特徴とする、請求の範囲第１項〜第８項のいずれか１項に記載の 導電結線。 １０．接続素子が直方体形支持体（７）からなり、この支持体が、少なくとも、 ２つの相対向する界面に層構造を有し、この層構造が誘電膜（２）と心線（３） とパッシベーション膜（４）とで構成されていることを特徴とする、請求の範囲 第１項〜第９項のいずれか１項に記載の導電結線。 １１．絶縁誘電体膜（２）及び／又はパッシベーション膜（４）が高分子からな ることを特徴とする、請求の範囲第１０項に記載の導電結線。 １２．高分子誘電体膜（２）及び高分子パッシベーション膜（４）が同じ高分子 材料からなることを特徴とする、請求の範囲第１１項に記載の導電結線。 １３．基材（７）がシリコンからなり、及び／又は高分子（２、４）がポリイミ ド材料からなり、及び／又は導電性心線（３）が金又はアルミニウムからなるこ とを特徴とする、請求の範囲第１１項又は第１２項に記載の導電結線。 １４．請求の範囲第１項〜第１３項のいずれか１項に記載された導電結線を製造 する方法において、 まず接続素子が作製され、この接続素子がそれ用に基板（８）に設けられる凹 部内に埋込まれることを特徴とする、方法。 １５．基材ウェーハ（１）の両面に絶縁誘電体膜（２）を被覆する工程、 一方又は両方の誘電体膜（２）上に薄膜処理によって導電性心線（３）を構成 する工程、 パッシベーション膜（４）を両面に被着する工程、 誘電体膜（２）、導電性心線（３）及びパッシベーション膜（４）を備えた基 材ウェーハ（１）を切断して個々の接続ストリップとする工程、 接続ストリップを切断して、単数又は複数の心線（３）を含む個々の接続素子 とする工程以上の工程によって接続素子の作製を行うことを特徴とする、請求の 範囲第１４項に記載の導電結線製造方法。 １６．単数又は複数の接続素子が基板凹部内に挿入して位置合せされ、更にこれ らの接続素子が基板（８）の前面及び裏面に対して平坦な位置で持続的に安定さ せて固定され、及び／又は他の部品を基板（８）に装着後、引き続き基板（８） の前面又は裏面の処理が継 続されることを特徴とする、請求の範囲第１４項又は第１５項に記載の導電結線 製造方法。 １７．両方の表面の距離が基板（８）の厚さに正確に一致した接続素子が使用さ れることを特徴とする、請求の範囲第１６項に記載の方法。 １８．両方の表面の距離が基板（８）の厚さよりも大きい接続素子が使用される ことを特徴とする、請求の範囲第１６項に記載の方法。 １９．接続素子を平坦に且つ前面を同一平面にして基板凹部内に挿入するために 基板前面に透明フィルム（１４）が基準面として被着され、基板表面用の後の配 線パターン（１３）を担持するリソグラフィマスク（１２）にフィルム（１４） 自体が接合され、次に載物ガラス（９）上を摺動可能且つ透明フィルム（１４） を通して透視可能な接続素子が光露光装置（１１）によって、後の配線パターン （１３）に応じて基板凹部内で位置を合され且つフィルム（１４）によって所定 の位置で固定されることを特徴とする、請求の範囲第１６項〜第１８項のいずれ か１項に記載の方法。 ２０．基板（８）と基板凹部内に挿入し位置を合せて固定された接続素子との間 の隙間にエポキシ封止剤（１６）が充填され、エポキシ封止剤（１６）の固化後 、基準面として働くフィルム（１４）が基板前面から取り去られることを特徴と する、請求の範囲第１９項に記載の方法。 ２１．フィルム（１４）として粘着フィルム又は接着 フィルムが使用されることを特徴とする、請求の範囲第１８項又は第１９項に記 載の方法。 ２２．埋込まれた接続素子の僅かな張出し部（１８）と過剰封止剤（１９）が研 削・研磨処理によって殆ど取り除かれ、基板裏面の大きな表面及び／又は基板硬 度が自動研磨止めとして利用されることを特徴とする、請求の範囲第２０項又は 第２１項に記載の方法。 ２３．基板（８）の前面及び／又は裏面上に高分子誘電体膜（２２、２８）が被 着され、更にこの誘電体膜に接触孔（２３、２９）が備えられ、更にその上に、 導体（２４）を電気めっきした第１金属化層が作製されることを特徴とする、請 求の範囲第１６項〜第２２項のいずれか１項に記載の方法。 ２４．接続素子の基材（７）用と基板（８）用とで種類の異なる材料が利用され ることを特徴とする、請求の範囲第１４項〜第２３項のいずれか１項に記載の方 法。 ２５．基板材料（８）としてセラミック材料又はシリコンが使用されることを特 徴とする、請求の範囲第１４項〜第２４項のいずれか１項に記載の方法。 ２６．エポキシ封止剤（１６）にセラミック成分が添加されることを特徴とする 、請求の範囲第１４項〜第２５項のいずれか１項に記載の方法。 ２７．導電性心線（３）が互いに平行に構成され、誘電体膜（２）と導電性心線 （３）とパッシベーション膜（４）とを備えた基材ウェーハ（１）が、平行な心 線（３）に対して直角（５）な切断方向で切断されて 個々の接続ストリップとされ、接続ストリップを個々の接続素子へと切断すると き切断方向が心線（３）と平行（６）であることを特徴とする、請求の範囲第１ ５項〜第２６項のいずれか１項に記載の導電結線製造方法。

Claims (1)

1. 【特許請求の範囲】 １．相互に電気絶縁された複数の心線（３）を有する電子回路の基板（８）の第 １界面と第２界面との間の導電結線において、 心線（３）が両方の表面を接続し、第１表面が少なくとも部分的に第１界面と 一致し、且つ第２表面が少なくとも部分的に第２界面と一致するように、第１、 第２表面を有する接続素子内に心線が配置されていることを特徴とする、導電結 線。 ２．導電性心線（３）の少なくとも一部について接続素子の心線（３）の横断面 寸法及び中心間距離が、少なくとも表面では、予め定めて正確に構成されている ことを特徴とする、請求の範囲第１項に記載の導電結線。 ３．導電性心線（３）の少なくとも一部について、横断面寸法及び／又は相隣接 する心線（３）の中心間距離が、少なくとも界面では、１０分の１ミリメートル よりも小さい値であることを特徴とする、請求の範囲第１項又は第２項に記載の 導電結線。 ４．２つの表面が互いに平行に延び、心線（３）がそれぞれ表面に対して直角に 成端することを特徴とする、請求の範囲第１項〜第３項のいずれか１項に記載の 導電結線。 ５．心線（３）が１平面又は複数の平行な平面に配置されていることを特徴とす る、請求の範囲第１項〜第４項のいずれか１項に記載の導電結線。 ６．心線（３）が互いに平行に構成されていることを特徴とする、請求の範囲第 １項〜第５項のいずれか１項に記載の導電結線。 ７．相隣接する心線（３）の距離が同じ大きさであることを特徴とする、請求の 範囲第１項〜第６項のいずれか１項に記載の導電結線。 ８．心線（３）が層状導体からなり及び／又は高導電率を有することを特徴とす る、請求の範囲第１項〜第７項のいずれか１項に記載の導電結線。 ９．心線（３）の長さが幅の４倍であることを特徴とする、請求の範囲第１項〜 第８項のいずれか１項に記載の導電結線。 １０．心線（３）が成端している２つの平行な表面の間を直方体形基材（７）が 延びており、両方の平行な表面のそれぞれが直方体形基材（７）の各界面を一緒 に取り囲み、両方の表面とは異なる直方体形基材（７）の単数又は複数の界面上 に絶縁誘電体膜（２）が被着されており、これらの誘電体膜上に更に単数又は複 数の導電心線（３）が被着されており、又誘電体膜自体がパッシベーション膜（ ４）を備えていることを特徴とする、請求の範囲第１項〜第９項のいずれか１項 に記載の導電結線。 １１．絶縁誘電体膜（２）及び／又はパッシベーション膜（４）が高分子からな ることを特徴とする、請求の範囲第１０項に記載の導電結線。 １２．高分子誘電体膜（２）及び高分子パッシベーション膜（４）が同じ高分子 材料からなることを特徴と する、請求の範囲第１１項に記載の導電結線。 １３．基材（７）がシリコンからなり、及び／又は高分子（２、４）がポリイミ ド材料からなり、及び／又は導電性心線（３）が金又はアルミニウムからなるこ とを特徴とする、請求の範囲第１１項又は第１２項に記載の導電結線。 １４．請求の範囲第１項〜第１３項のいずれか１項に記載された導電結線を製造 する方法において、 まず接続素子が作製され、この接続素子がそれ用に基板（８）に設けられる凹 部内に埋込まれることを特徴とする、方法。 １５．請求の範囲第１項〜第１３項のいずれか１項に記載された導電結線を製造 する方法において、 基材ウェーハ（１）の両面に絶縁誘電体膜（２）を被覆する工程、 一方又は両方の誘電体膜（２）上に薄膜処理によって平行な導電性心線（３） を構成する工程、 パッシベーション膜（４）を両面に被着する工程、 平行な心線（３）に対して切断方向を直角（５）にして、誘電体膜（２）、導 電性心線（３）及びパッシベーション膜（４）を備えた基材ウェーハ（１）を切 断して個々の接続ストリップとする工程、 切断方向を心線（３）と平行（６）にして接続ストリップを切断して、単数又 は複数の心線（３）を含む個々の接続素子とする工程以上の工程によって接続素 子の作製を行うことを特徴とする、方法。 １６．請求の範囲第１項〜第１３項のいずれか１項に 記載された導電結線を製造する方法において、 単数又は複数の接続素子が基板凹部内に挿入して位置合せされ、更にこれらの 接続素子が基板（８）の前面及び裏面に対して平坦な位置で持続的に安定させて 固定され、及び／又は他の部品を基板（８）に装着後、引き続き基板（８）の前 面又は裏面の処理が継続されることを特徴とする、方法。 １７．両方の表面の距離が基板（８）の厚さに正確に一致した接続素子が使用さ れることを特徴とする、請求の範囲第１６項に記載の方法。 １８．両方の表面の距離が基板（８）の厚さよりも大きい接続素子が使用される ことを特徴とする、請求の範囲第１６項に記載の方法。 １９．接続素子を平坦に且つ前面を同一平面にして基板凹部内に挿入するために 基板前面に透明フィルム（１４）が基準面として被着され、基板表面用の後の配 線パターン（１３）を担持するリソグラフィマスク（１２）にフィルム（１４） 自体が接合され、次に載物ガラス（９）上を摺動可能且つ透明フィルム（１４） を通して透視可能な接続素子が光露光装置（１１）によって、後の配線パターン （１３）に応じて基板凹部内で位置を合され且つフィルム（１４）によって所定 の位置で固定されることを特徴とする、請求の範囲第１６項〜第１８項のいずれ か１項に記載の方法。 ２０．基板（８）と基板凹部内に挿入し位置を合せて固定された接続素子との間 の隙間にエポキシ封止剤 （１６）が充填され、エポキシ封止剤（１６）の固化後、基準面として働くフィ ルム（１４）が基板前面から取り去られることを特徴とする、請求の範囲第１９ 項に記載の方法。 ２１．フィルム（１４）として粘着フィルム又は接着フィルムが使用されること を特徴とする、請求の範囲第１８項又は第１９項に記載の方法。 ２２．埋込まれた接続素子の僅かな張出し部（１８）と過剰封止剤（１９）が研 削・研磨処理によって殆ど取り除かれ、基板裏面の大きな表面及び／又は基板硬 度が自動研磨止めとして利用されることを特徴とする、請求の範囲第２０項又は 第２１項に記載の方法。 ２３．基板（８）の前面及び／又は裏面上に高分子誘電体膜（２２、２８）が被 着され、更にこの誘電体膜に接触孔（２３、２９）が備えられ、更にその上に、 導体（２４）を電気めっきした第１金属化層が作製されることを特徴とする、請 求の範囲第１６項〜第２２項のいずれか１項に記載の方法。 ２４．接続素子の基材（７）用と基板（８）用とで種類の異なる材料が利用され ることを特徴とする、請求の範囲第１４項〜第２３項のいずれか１項に記載の方 法。 ２５．基板材料（８）としてセラミック材料又はシリコンが使用されることを特 徴とする、請求の範囲第１４項〜第２４項のいずれか１項に記載の方法。 ２６．エポキシ封止剤（１６）にセラミック成分が添加されることを特徴とする 、請求の範囲第１４項〜第 ２５項のいずれか１項に記載の方法。