JPH0951082A - 半導体メモリ装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ワードライン以外の部分でポリシリコン間の
層間絶縁膜のストリンガー残の発生やフィールド酸化膜
の膜厚減少を防ぐ。 【解決手段】 シリコン基板２上にフィールド酸化膜
４、ゲート酸化膜５を形成した後、第１層目ポリシリコ
ン膜６を堆積し、分離溝１０を形成する。その後、層間
絶縁膜７を形成し、その上にコントロールゲートを形成
するための第２層目ポリシリコン膜８を堆積する。ポリ
シリコン膜８上にさらに絶縁膜３０を形成し、エッチバ
ックすることによってフローティングゲート分離溝１０
の上部の凹み部に埋込み絶縁膜として残す。その後、ワ
ードラインを形成するためのレジストパターンを形成し
た後、それをマスクとしてスタックゲートとするための
エッチングを行ない、層間絶縁膜７を十分にエッチング
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフローティングゲー
トを備えた２層ポリシリコンスタックゲートをもつＥＰ
ＲＯＭやＥＥＰＲＯＭなどの不揮発性半導体メモリ装置
とその製造方法に関するものである。

【０００２】

【従来の技術】図１は２層ポリシリコンスタックゲート
をもつＥＰＲＯＭ配列の平面図を概略的に表わしたもの
である。このメモリ装置を形成する工程において、スタ
ックゲートを形成するためのエッチング直前におけるＡ
−Ａ’線位置での断面図は図２（Ａ）の状態になってい
る。その工程までを示すと、シリコン基板２の表面に選
択的に素子分離酸化膜４を形成し、基板２の活性領域上
にゲート酸化膜５を形成した後、基板表面全面にフロー
ティングゲート用の第１層目ポリシリコン膜６を形成す
る。フローティングゲートが完成したときにワードライ
ン方向のフローティングゲート配列の隣接するフローテ
ィングゲート間を素子分離酸化膜４上で分離する分離領
域を形成するために、第１層目のポリシリコン膜６にワ
ードライン方向と直交する方向に延在した分離溝１０を
写真製版とエッチングにより形成する。その後、分離溝
１０の形成された第１層目のポリシリコン膜６の表面を
被うポリシリコン間層間絶縁膜７となる絶縁膜を形成し
た後、基板表面全面にコントロールゲート用の第２層目
ポリシリコン膜８を形成する。

【０００３】図２（Ａ）に示されている部分はワードラ
イン以外の領域であり、次のエッチング処理によりポリ
シリコン膜８、層間絶縁膜７及びポリシリコン膜６の全
てが除去されるが、そのエッチングにおいて層間絶縁膜
７のエッチングを層間絶縁膜７の膜厚分しか施さなかっ
た場合には、図２（Ｂ）に示されるように、フローティ
ングゲートを分離する分離溝１０の側壁に層間絶縁膜７
の残膜としてストリンガー１２が残ってしまう。ストリ
ンガー１２はフローティングゲート分離溝１０に沿って
その両側に形成され、これが下地残渣となって配線工程
に影響を及ぼす。例えば、ストリンガー１２を横切るメ
タル配線を形成するとその配線の断線を引き起こすなど
信頼性上の不具合が懸念される。さらに、３層ポリシリ
コンプロセスでは、周辺トランジスタのゲート電極形成
のために第３層目のポリシリコン膜が形成され、それを
エッチングしたときにストリンガー１２の側壁にポリシ
リコンサイドウォール１４が残りやすくなり、それが原
因となってチャージリークが生じ、メモリのリテンショ
ン不良をもたらす。

【０００４】これらの不具合をなくすためには、先のス
タックゲートを形成するためのエッチングにおいて、層
間絶縁膜７のエッチング量を十分大きくしてストリンガ
ー１２を残さないようにすればよい。しかし、その場合
には層間絶縁膜７のエッチング量を増さなければならな
いが、その結果として図２（Ｃ）に示されるようにフロ
ーティングゲート分離溝１０の下部のフィールド酸化膜
４も深くエッチングされてしまう。そして、メモリのソ
ース／ドレイン注入時においては、図２（Ｄ）に示され
るように、例えば砒素などの注入種がフィールド酸化膜
４を突き抜けて基板２に注入されてしまい、隣合ったメ
モリの拡散の間でリークが起こることが懸念される。

【０００５】また、スタックゲートを形成するためのエ
ッチング工程で第１層目のポリシリコン膜６をエッチン
グする際に、フローティングゲート分離溝１０に沿って
シリコン基板２をエッチングしてしまい、図２（Ｅ）に
示されるように、基板２に溝１６が形成されてしまう。
この溝１６はソース拡散抵抗の上昇を招き、メモリの特
性にばらつきをもたらす。また、エッチングのダメージ
により基板の結晶欠陥に起因するリークの発生も懸念さ
れる。

【０００６】これらの問題点を解決する方法としてこれ
まで幾つかの方法が提案されている。その１つの方法
は、図３（Ａ）に示されるように、ポリシリコン膜６の
分離溝を酸化膜２０で埋め込んだ後、ポリシリコン間の
層間絶縁膜７を形成し、その層間絶縁膜７上に第２層目
のポリシリコン膜８を形成する方法である（特開平２−
６５１７５号公報参照）。その方法と類似の方法とし
て、図３（Ｂ）に示されるように、層間絶縁膜７を形成
した後にポリシリコン膜６の分離溝を酸化膜２０で埋め
込み、その後第２層目のポリシリコン膜８を形成する方
法も提案されている（特開昭６２−１２８５６７号参
照）。いずれの方法も溝が酸化膜２０で埋め込まれてい
るため、ストリンガー１２の発生しない好ましい構造で
ある。またワードライン以外の領域の埋込み酸化膜２０
を除去する場合に、十分にエッチングを行なってもフィ
ールド酸化膜４が深く掘れることはなく、仮に埋込み酸
化膜２０をそのまま残しておいてもストリング状ではな
いので問題はない。

【０００７】しかし、図３（Ａ）や（Ｂ）に示された方
法では、埋込み酸化膜２０は酸化膜を堆積し、それをエ
ッチバックすることにより形成されているため、そのエ
ッチバック時に図３（Ａ）ではポリシリコン膜６の表面
がプラズマにたたかれて損傷を受け、その上に形成され
る層間絶縁膜７の信頼性には不安が残る。また、図３
（Ｂ）の方法では、層間絶縁膜７自体が酸化膜２０のエ
ッチバック時のプラズマに曝されるため、層間絶縁膜７
の信頼性がよりいっそう懸念されるところである。

【０００８】他の方法としては、図３（Ｃ）に示される
ように、コントロールゲートのためのポリシリコン膜８
ａを厚く形成することにより、フローティングゲート分
離用の溝をポリシリコン膜８ａで埋め込む方法が提案さ
れている（特開昭６３−１７７５７０号公報参照）。そ
の方法を用いると、ポリシリコン膜８ａのエッチング時
にそのポリシリコン膜８ａはエッチングされきれずに溝
に残る。これが次の層間絶縁膜７のエッチング時のマス
クとなって、フィールド酸化膜４を掘ることなく１層目
ポリシリコン膜６の分離溝の側壁の層間絶縁膜７を十分
エッチング除去することが可能になる。

【０００９】しかし、図３（Ｃ）に示されたようにポリ
シリコン膜８ａを厚く形成する方法では、そのポリシリ
コン膜８ａでフローティングゲート分離溝を完全に埋め
込むためにはそのポリシリコン膜８ａの膜厚制御が困難
である。例えば、図３（Ｄ）に示されるようにその溝部
分ではポリシリコン膜８ａに、”す”が発生する可能性
がある。また、ポリシリコン膜８ａの膜厚が厚くなるた
め、スタックゲートの高さが増し、後のメタル配線のカ
バレッジ低下などが懸念される。もし、そのメタル配線
のカバレッジの問題をなくすために、ポリシリコン膜８
ａを適正な膜厚までエッチバックにより薄くしたとして
も、エッチバックによる膜厚制御は難しく、ポリシリコ
ン膜８ａの膜厚のばらつきによりワードラインの抵抗の
ばらつきを招く。ひいては、エッチバックによって、折
角埋め込んだ溝のポリシリコン膜８ａまでが膜べりして
しまい、スタックゲート形成時のポリシリコン膜８ａの
エッチングで溝のポリシリコン膜までもなくなってしま
う危険性もある。

【００１０】

【発明が解決しようとする課題】そこで、本発明はワー
ドライン以外の部分でポリシリコン間の層間絶縁膜のス
トリンガー残やフィールド酸化膜がエッチングされて膜
厚が減少することによる信頼性の低下などを招かない製
造方法と、その製造方法により製造されるメモリ装置を
提供することを目的とするものである。

【００１１】

【課題を解決するための手段】本発明の半導体メモリ装
置では、半導体基板表面に選択的に素子分離酸化膜が形
成され、基板の活性領域上にはゲート酸化膜を介してフ
ローティングゲートが形成され、フローティングゲート
は活性領域から素子分離酸化膜上に延在しているととも
に、ワードライン方向のフローティングゲート配列は素
子分離酸化膜上で互いに分離されており、ワードライン
方向のフローティングゲート配列上にはワードラインと
なる連続した帯状のコントロールゲートがフローティン
グゲートとの間に絶縁膜を介して形成されており、コン
トロールゲートの上面でフローティングゲートの分離領
域による凹み部には絶縁膜が埋め込まれて平坦化されて
いる。

【００１２】本発明の製造方法は次の工程（Ａ）から
（Ｅ）を含んでいる。（Ａ）半導体基板表面に選択的に
素子分離酸化膜を形成し、基板の活性領域上にゲート酸
化膜を形成した後、基板表面全面にフローティングゲー
ト用の第１層目ポリシリコン膜を形成する工程、（Ｂ）
フローティングゲートが完成したときにワードライン方
向のフローティングゲート配列の隣接するフローティン
グゲート間を素子分離酸化膜上で分離する分離領域を形
成するために、第１層目のポリシリコン膜にワードライ
ン方向と直交する方向に延在した分離溝を写真製版とエ
ッチングにより形成する工程、（Ｃ）分離溝の形成され
た第１層目のポリシリコン膜表面を被うポリシリコン間
層間絶縁膜となる絶縁膜を形成した後、基板表面全面に
コントロールゲート用の第２層目ポリシリコン膜を形成
する工程、（Ｄ）第２層目ポリシリコン膜表面で分離溝
上部に形成された凹み部に絶縁膜を埋め込んで第２層目
ポリシリコン膜表面を平坦化する工程、（Ｅ）２層ポリ
シリコンスタックゲートを形成するために、写真製版と
エッチングにより、ワードラインとなるコントロールゲ
ート以外の部分の埋込み絶縁膜、層間絶縁膜、並びに第
１層目及び第２層目のポリシリコン膜を除去する工程。

【００１３】埋込み絶縁膜としては酸化膜又は窒化膜が
好ましい。埋込み絶縁膜の酸化膜としては、ＣＶＤ法に
より酸化膜を堆積した後、第２層目ポリシリコン膜表面
と同じ高さになるまでエッチバックを施したもの、ＳＯ
Ｇ膜を塗布した後、そのＳＯＧ膜にエッチバックを施
し、その後さらに熱処理を施して形成したものなどが好
ましい。

【００１４】

【実施例】一実施例の半導体メモリ装置の平面図は図１
に示されたものである。図４は図１における各位置Ａ−
Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’での断面図を表わしたもので
ある。メモリ装置として完成するには、さらに層間絶縁
膜が形成され、メタル配線が形成され、パッシベーショ
ンが形成されるが、図ではそれらの図示は省略し、主要
部のみを示している。

【００１５】シリコン基板２の表面に選択的に素子分離
用のフィールド酸化膜４が形成され、基板の活性領域上
にはゲート酸化膜５を介してフローティングゲート６が
形成され、フローティングゲート６は活性領域からフィ
ールド酸化膜４上に延在しているとともに、ワードライ
ン方向のフローティングゲート配列はフィールド酸化膜
４上で互いに分離されており、ワードライン方向のフロ
ーティングゲート配列上にはワードラインとなる連続し
た帯状のコントロールゲート８がフローティングゲート
６との間に絶縁膜７を介して形成されている。コントロ
ールゲート８の上面でフローティングゲート６の分離領
域による凹み部には絶縁膜３０が埋め込まれて平坦化さ
れている。フローティングゲート６及びコントロールゲ
ート８を含むスタックゲートをマスクとして基板２に不
純物がイオン注入されてソースＳ及びドレインＤが形成
されている。

【００１６】図５（Ａ）〜（Ｄ）により一実施例を製造
する方法を示す。図５は図１におけるＡ−Ａ’線位置で
の断面図を表わしたものである。 （Ａ）シリコン基板２上にフィールド酸化膜４、膜厚約
２００Åのゲート酸化膜５を形成した後、フローティン
グゲートとなる第１層目ポリシリコン膜６を約２０００
Åの厚さに堆積する。ポリシリコン膜６にはフローティ
ングゲートが完成したときにワードライン方向のフロー
ティングゲート配列の隣接するフローティングゲート間
をフィールド酸化膜４上で分離する分離溝を形成するた
めに、ワードライン方向と直交する方向に延在した溝幅
約０.８μｍの分離溝１０を写真製版とエッチングによ
り形成する。

【００１７】その後、溝の形成された１層目ポリシリコ
ン膜６の表面にポリシリコン間の層間絶縁膜７としてＯ
ＮＯ膜（酸化膜、シリコン膜及び酸化膜の積層膜）を約
３００Åの厚さに形成する。その上に、ワードラインを
兼ねるコントロールゲートを形成するための第２層目ポ
リシリコン膜８を約３５００Åの厚さに堆積する。ここ
までのプロセスは従来行なわれているプロセスと同じで
ある。

【００１８】従来であれば、ポリシリコン膜８上にワー
ドラインを形成するためのレジストパターンを形成した
後、エッチングによってスタックゲートを形成するので
あるが、本発明ではポリシリコン膜８上にさらに絶縁膜
３０を形成し、エッチバックすることによってフローテ
ィングゲート分離溝１０の上部の凹み部に埋込み絶縁膜
として残す。この絶縁膜３０はＣＶＤ膜やＳＯＧ膜によ
る酸化膜、又はＣＶＤ法によるシリコン窒化膜である。

【００１９】（Ｂ）その後、ワードラインを形成するた
めのレジストパターンを形成した後、それをマスクとし
てスタックゲートとするためのエッチングを行なう。こ
のエッチングにおいては、まず第２層目ポリシリコン膜
８をエッチングするが、埋込み絶縁膜３０がマスクとな
ってポリシリコン膜８が分離溝部に残る。

【００２０】（Ｃ）次に、層間絶縁膜７のエッチングを
行なう。このとき、分離溝部にはポリシリコン膜８が残
っているため、これがマスクとなって下地のフィールド
酸化膜４がエッチングされることがなく、層間絶縁膜７
を十分にエッチングすることができる。これにより、ス
トリンガーとなるフローティングゲート端部側壁の層間
絶縁膜も残さずにエッチング除去することができる。埋
込み絶縁膜３０が酸化膜である場合には、このエッチン
グにより埋込み絶縁膜３０も同時に除去され、埋込み絶
縁膜３０が窒化膜である場合には、窒化膜エッチング工
程を追加すればよい。

【００２１】（Ｄ）次に、第１層目ポリシリコン膜６を
エッチングする。その際、溝部に残った２層目ポリシリ
コン膜８も同時にエッチングされるので、スタックゲー
ト形成後の図１のＡ−Ａ’線位置ではストリンガーはな
く、またフィールド酸化膜のエッチングによる凹部もな
い状態に仕上がる。さらに、スタックゲート形成後の図
１のＢ−Ｂ’線位置では基板２が掘れることもない。

【００２２】このようにしてでき上がったスタックゲー
トのワードライン方向の断面形状は、図４（Ｃ）に示さ
れている形状であり、フローティングゲート分離溝上部
のコントロールゲート残渣部には埋込み絶縁膜３０が埋
め込まれた状態になっているので、ワードライン上を走
るメタルの段切れなどの不具合も発生しない。また、本
発明では第２層目ポリシリコン膜を堆積するまでは従来
技術を用いているため、図３（Ａ）や（Ｂ）で紹介した
方法における層間絶縁膜７の信頼性低下の懸念もなく、
図３（Ｃ）のような第２層目ポリシリコン膜８ａの膜厚
制御の困難といった問題も生じない。

【００２３】

【発明の効果】本発明ではコントロールゲートの上面で
フローティングゲートの分離領域による凹み部には絶縁
膜が埋め込まれて平坦化されているので、ワードライン
上を走るメタルの段切れなどの不具合が発生しない。本
発明の製造方法では、第２層目ポリシリコン膜表面でフ
ローティングゲートの分離溝上部に形成された凹み部に
絶縁膜を埋め込んであるので、スタックゲートを形成す
るためのエッチングにおいて、層間絶縁膜のエッチング
を行なう際に分離溝部にはポリシリコン膜が残っている
ため、これがマスクとなって下地のフィールド酸化膜及
び基板がエッチングされることがなく、層間絶縁膜を十
分にエッチングすることができる。これにより、ストリ
ンガーとなるフローティングゲート端部側壁の層間絶縁
膜も残さずにエッチング除去することができる。その結
果、ストリンガーに起因するワードライン間のチャージ
リーク、ストリンガー上を横切るメタル配線やショート
などを防ぐことができ、隣合ったメモリの拡散の間のリ
ークやソース拡散部の抵抗上昇を抑えることもできる。

【図面の簡単な説明】

【図１】一実施例及び従来例におけるＥＰＲＯＭの概略
平面図である。

【図２】従来の方法を示す図であり、（Ａ）はスタック
ゲート形成直前の図１でのＡ−Ａ’線位置での断面図、
（Ｂ）は従来の方法により層間絶縁膜のストリンガーが
残った状態を示す断面図、（Ｃ）はストリンガーを残さ
ないように十分にエッチングする場合のエッチング工程
を示す断面図、（Ｄ）は（Ｃ）における問題を示す断面
図、（Ｅ）は従来の方法において十分にエッチングした
場合の図１のＢ−Ｂ’線位置での断面図を表わしてい
る。

【図３】従来の方法を示す図であり、（Ａ），（Ｂ）及
び（Ｃ）はそれぞれの方法を示す断面図である。（Ｄ）
は（Ｃ）における問題を示す断面図である。

【図４】一実施例の構造を示す断面図であり、（Ａ），
（Ｂ）及び（Ｃ）はそれぞれ図１のＡ−Ａ’線位置での
断面図、Ｂ−Ｂ’線位置での断面図及びＣ−Ｃ’線位置
での断面図を表わしている。

【図５】一実施例の製造方法を示す工程断面図である。

【符号の説明】

２ シリコン基板 ４ フィールド酸化膜 ５ ゲート酸化膜 ６ フローティングゲート ７ 層間絶縁膜 ８ コントロールゲート １０ フローティングゲート分離溝 ３０ 埋込み絶縁膜

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板表面に選択的に素子分離酸化
   膜が形成され、基板の活性領域上にはゲート酸化膜を介
   してフローティングゲートが形成され、フローティング
   ゲートは活性領域から素子分離酸化膜上に延在している
   とともに、ワードライン方向のフローティングゲート配
   列は素子分離酸化膜上で互いに分離されており、 ワードライン方向のフローティングゲート配列上にはワ
   ードラインとなる連続した帯状のコントロールゲートが
   フローティングゲートとの間に絶縁膜を介して形成され
   ており、 コントロールゲートの上面でフローティングゲートの分
   離領域による凹み部には絶縁膜が埋め込まれて平坦化さ
   れていることを特徴とする半導体メモリ装置。
2. 【請求項２】 以下の工程（Ａ）から（Ｅ）を含む半導
   体メモリ装置の製造方法。 （Ａ）半導体基板表面に選択的に素子分離酸化膜を形成
   し、基板の活性領域上にゲート酸化膜を形成した後、基
   板表面全面にフローティングゲート用の第１層目ポリシ
   リコン膜を形成する工程、 （Ｂ）フローティングゲートが完成したときにワードラ
   イン方向のフローティングゲート配列の隣接するフロー
   ティングゲート間を素子分離酸化膜上で分離する分離領
   域を形成するために、第１層目のポリシリコン膜にワー
   ドライン方向と直交する方向に延在した分離溝を写真製
   版とエッチングにより形成する工程、 （Ｃ）分離溝の形成された第１層目のポリシリコン膜表
   面を被うポリシリコン間層間絶縁膜となる絶縁膜を形成
   した後、基板表面全面にコントロールゲート用の第２層
   目ポリシリコン膜を形成する工程、 （Ｄ）第２層目ポリシリコン膜表面で前記分離溝上部に
   形成された凹み部に絶縁膜を埋め込んで第２層目ポリシ
   リコン膜表面を平坦化する工程、 （Ｅ）２層ポリシリコンスタックゲートを形成するため
   に、写真製版とエッチングにより、ワードラインとなる
   コントロールゲート以外の部分の埋込み絶縁膜、層間絶
   縁膜、並びに第１層目及び第２層目のポリシリコン膜を
   除去する工程。
3. 【請求項３】 埋込み絶縁膜が酸化膜である請求項２に
   記載の半導体メモリ装置の製造方法。
4. 【請求項４】 埋込み絶縁膜の酸化膜は、ＣＶＤ法によ
   り酸化膜を堆積した後、第２層目ポリシリコン膜表面と
   同じ高さになるまでエッチバックを施したものである請
   求項３に記載の半導体メモリ装置の製造方法。
5. 【請求項５】 埋込み絶縁膜の酸化膜は、ＳＯＧ膜を塗
   布した後、そのＳＯＧ膜にエッチバックを施し、その後
   さらに熱処理を施して形成したものである請求項３に記
   載の半導体メモリ装置の製造方法。
6. 【請求項６】 埋込み絶縁膜は窒化膜である請求項２に
   記載の半導体メモリ装置の製造方法。