JPH11330431A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH11330431A JPH11330431A JP10135590A JP13559098A JPH11330431A JP H11330431 A JPH11330431 A JP H11330431A JP 10135590 A JP10135590 A JP 10135590A JP 13559098 A JP13559098 A JP 13559098A JP H11330431 A JPH11330431 A JP H11330431A
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Abstract
(57)【要約】
【課題】半導体基板上に周辺回路部とセル部とを備え、
素子分離特性の良好な不揮発性半導体記憶装置の製造方
法を提供する。 【解決手段】素子分離膜上に設けられた浮遊電極材料の
堆積膜に溝を形成し、セル部に浮遊ゲート２０４を形成
した後、この溝の部分に絶縁膜２０５を形成する（図２
（ｃ））。絶縁膜の材料としては、シリコン酸化膜やシ
リコン窒化膜などを用いる。
素子分離特性の良好な不揮発性半導体記憶装置の製造方
法を提供する。 【解決手段】素子分離膜上に設けられた浮遊電極材料の
堆積膜に溝を形成し、セル部に浮遊ゲート２０４を形成
した後、この溝の部分に絶縁膜２０５を形成する（図２
（ｃ））。絶縁膜の材料としては、シリコン酸化膜やシ
リコン窒化膜などを用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に周
辺回路部とセル部とを備え、素子分離特性の良好な不揮
発性半導体記憶装置の製造方法に関する。
辺回路部とセル部とを備え、素子分離特性の良好な不揮
発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】従来のフラッシュメモリの製造方法につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【０００３】図３は、従来のフラッシュメモリにおける
セル部配線工程前の平面図である。拡散層領域３０１に
は、ソースおよびドレインが形成される。また、図中の
ハッチングを付した領域には浮遊ゲート３０３が形成さ
れている。この浮遊ゲート３０３の上には制御電極を兼
ねるワード線３０４が形成されている。また、左右の拡
散層領域３０１に挟まれた領域には、分離酸化膜領域３
０２が設けられている。浮遊ゲート３０３の直下の領域
であって分離酸化膜領域３０２以外の領域には、トンネ
ル酸化膜が設けられ、チャネル領域を形成する。
セル部配線工程前の平面図である。拡散層領域３０１に
は、ソースおよびドレインが形成される。また、図中の
ハッチングを付した領域には浮遊ゲート３０３が形成さ
れている。この浮遊ゲート３０３の上には制御電極を兼
ねるワード線３０４が形成されている。また、左右の拡
散層領域３０１に挟まれた領域には、分離酸化膜領域３
０２が設けられている。浮遊ゲート３０３の直下の領域
であって分離酸化膜領域３０２以外の領域には、トンネ
ル酸化膜が設けられ、チャネル領域を形成する。
【０００４】以下、図中Ａ−Ａ’におけるセル部断面の
工程断面図（図４）を用いて製造方法を説明する。図４
と、図３との対応は、以下のとおりである。図４のトン
ネル酸化膜４０３が設けられている領域は、図３の拡散
層領域３０１に対応する。図４の分離酸化膜４０１が設
けられている領域は、図３の分離酸化膜領域３０２に相
当する。また、図４の浮遊ゲート４０４は、図３の浮遊
ゲート３０３に相当する。ここで、図４中、浮遊ゲート
４０４が分離酸化膜４０１上にも延在しているが、これ
は図３で分離酸化膜領域３０２に浮遊ゲート３０３がは
み出していることに対応する。なおＡ−Ａ’断面におい
ては、トランジスタは形成されない。
工程断面図（図４）を用いて製造方法を説明する。図４
と、図３との対応は、以下のとおりである。図４のトン
ネル酸化膜４０３が設けられている領域は、図３の拡散
層領域３０１に対応する。図４の分離酸化膜４０１が設
けられている領域は、図３の分離酸化膜領域３０２に相
当する。また、図４の浮遊ゲート４０４は、図３の浮遊
ゲート３０３に相当する。ここで、図４中、浮遊ゲート
４０４が分離酸化膜４０１上にも延在しているが、これ
は図３で分離酸化膜領域３０２に浮遊ゲート３０３がは
み出していることに対応する。なおＡ−Ａ’断面におい
ては、トランジスタは形成されない。
【０００５】まず、半導体基板上に４０００〜５０００
Å程度の膜厚の分離酸化膜４０１をＬＯＣＯＳ法などに
より形成した後、素子領域に、１００Åまたはそれ以下
の厚みのトンネル酸化膜４０３を形成する。次いで全面
にポリシリコン４０２を堆積する（図４（ａ））。この
ポリシリコン４０２は、後に浮遊ゲートとなる。ポリシ
リコン４０２は通常リンがドープされ、厚さは１５００
Å程度である。
Å程度の膜厚の分離酸化膜４０１をＬＯＣＯＳ法などに
より形成した後、素子領域に、１００Åまたはそれ以下
の厚みのトンネル酸化膜４０３を形成する。次いで全面
にポリシリコン４０２を堆積する（図４（ａ））。この
ポリシリコン４０２は、後に浮遊ゲートとなる。ポリシ
リコン４０２は通常リンがドープされ、厚さは１５００
Å程度である。
【０００６】次に通常のフォトリソグラフィ工程によ
り、不図示のフォトレジストをパターニングした後、ポ
リシリコン４０２をエッチングし、浮遊ゲート４０４を
形成する（図４（ｂ））。
り、不図示のフォトレジストをパターニングした後、ポ
リシリコン４０２をエッチングし、浮遊ゲート４０４を
形成する（図４（ｂ））。
【０００７】つづいて、全面に絶縁膜４０５を堆積す
る。この絶縁膜４０５は、浮遊ゲートと制御ゲートとの
間の絶縁膜となる。絶縁膜４０５は、通常、シリコン酸
化膜／シリコン窒化膜／シリコン酸化膜の多層構造と
し、酸化膜換算膜厚にして１８０Åもしくはそれ以下程
度とする。その後、基板全面に、リンがドープされたポ
リシリコン４０６、シリサイド層４０７を順次堆積する
（図４（ｃ））。膜厚はいずれも１５００Å程度とす
る。ポリシリコン４０６、シリサイド層４０７は、周辺
回路部のトランジスタのゲート電極になり、同時にセル
部トランジスタの制御電極となる。
る。この絶縁膜４０５は、浮遊ゲートと制御ゲートとの
間の絶縁膜となる。絶縁膜４０５は、通常、シリコン酸
化膜／シリコン窒化膜／シリコン酸化膜の多層構造と
し、酸化膜換算膜厚にして１８０Åもしくはそれ以下程
度とする。その後、基板全面に、リンがドープされたポ
リシリコン４０６、シリサイド層４０７を順次堆積する
（図４（ｃ））。膜厚はいずれも１５００Å程度とす
る。ポリシリコン４０６、シリサイド層４０７は、周辺
回路部のトランジスタのゲート電極になり、同時にセル
部トランジスタの制御電極となる。
【０００８】その後、セルゲートを形成するためのエッ
チング（以後「セルゲートエッチング」と記す）を行う
ため、セル部の所定箇所を不図示のレジストで覆う。
チング（以後「セルゲートエッチング」と記す）を行う
ため、セル部の所定箇所を不図示のレジストで覆う。
【０００９】つづいてセルゲートエッチングを行う。な
お、本項の説明は、図３中のＡ−Ａ’断面図であるた
め、この領域にはセルゲートが形成されない。まずポリ
シリコン４０６、シリサイド層４０７を順次エッチング
除去した後、絶縁膜４０５をエッチング除去する。この
際、図中、側壁部に形成された絶縁膜４０５を除去する
ためには一定程度のオーバーエッチが必要となる。とこ
ろが分離酸化膜４０１と絶縁膜４０５との間では高い選
択比が得られないため、図４（ｄ）のように分離酸化膜
４０１に凹部４０８が形成され、目減りが生じる。一
方、ポリシリコン４０４と絶縁膜４０５との間では高い
選択比が得られるため、分離酸化膜４０１の形成されて
いない領域では凹部は形成されない。
お、本項の説明は、図３中のＡ−Ａ’断面図であるた
め、この領域にはセルゲートが形成されない。まずポリ
シリコン４０６、シリサイド層４０７を順次エッチング
除去した後、絶縁膜４０５をエッチング除去する。この
際、図中、側壁部に形成された絶縁膜４０５を除去する
ためには一定程度のオーバーエッチが必要となる。とこ
ろが分離酸化膜４０１と絶縁膜４０５との間では高い選
択比が得られないため、図４（ｄ）のように分離酸化膜
４０１に凹部４０８が形成され、目減りが生じる。一
方、ポリシリコン４０４と絶縁膜４０５との間では高い
選択比が得られるため、分離酸化膜４０１の形成されて
いない領域では凹部は形成されない。
【００１０】その後、セルのソース／ドレイン（不図
示）を形成し、周辺回路部のゲートを形成する。さらに
周辺回路部のトランジスタのソース／ドレイン領域を形
成して周辺回路部のトランジスタを完成させ、コンタク
ト、配線工程を経てフラッシュメモリを完成する。
示）を形成し、周辺回路部のゲートを形成する。さらに
周辺回路部のトランジスタのソース／ドレイン領域を形
成して周辺回路部のトランジスタを完成させ、コンタク
ト、配線工程を経てフラッシュメモリを完成する。
【００１１】
【発明が解決しようとする課題】上記従来技術は、前述
のように、図４（ｃ）においてセル部の絶縁膜４０５を
エッチング除去する際、絶縁膜４０５と、その下に位置
する分離酸化膜４０１との間のエッチング選択比を高く
することができないため、図４（ｄ）に示すように、セ
ル部の分離酸化膜４０１に凹部４０８が生じる。このた
め、素子の分離特性が劣化する場合があった。たとえ
ば、その後のイオン注入、特にソース／ドレインを形成
する砒素もしくはリンの注入が分離酸化膜を突き抜け、
分離酸化膜直下にチャネルが形成される場合があった。
のように、図４（ｃ）においてセル部の絶縁膜４０５を
エッチング除去する際、絶縁膜４０５と、その下に位置
する分離酸化膜４０１との間のエッチング選択比を高く
することができないため、図４（ｄ）に示すように、セ
ル部の分離酸化膜４０１に凹部４０８が生じる。このた
め、素子の分離特性が劣化する場合があった。たとえ
ば、その後のイオン注入、特にソース／ドレインを形成
する砒素もしくはリンの注入が分離酸化膜を突き抜け、
分離酸化膜直下にチャネルが形成される場合があった。
【００１２】本発明は、このような問題のない素子分離
特性が良好な不揮発性半導体記憶装置の製造方法を提供
することを目的とする。
特性が良好な不揮発性半導体記憶装置の製造方法を提供
することを目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決する本発
明は、以下の［１］〜［６］の事項により特定される。 ［１］半導体基板上に周辺回路部とセル部とを備えた不
揮発性半導体記憶装置の製造方法であって、少なくとも
前記セル部の所定箇所に素子分離膜を形成した後、基板
全面に浮遊電極材料を堆積する工程と、前記素子分離膜
上に設けられた前記浮遊電極材料の堆積膜の全部または
一部をエッチングにより除去して溝を形成し、前記浮遊
電極材料の堆積膜に所定のパターンを形成する工程と、
前記溝を埋め込むように、少なくとも前記セル部全面に
第一の絶縁膜を形成する工程と、該第一の絶縁膜の一部
をエッチングまたは化学的機械的研磨により除去し、前
記浮遊電極材料の堆積膜表面を露出する工程と、少なく
とも前記セル部全面に第二の絶縁膜を形成後、その上に
電極材料からなる膜を堆積する工程と、前記電極材料か
らなる膜および前記第二の絶縁膜をエッチングして所定
のパターンを形成し、前記セル部に電極を形成する工程
とを有することを特徴とする不揮発性半導体記憶装置の
製造方法。 ［２］前記浮遊電極材料がポリシリコンである［１］に
記載の不揮発性半導体記憶装置の製造方法。 ［３］前記素子分離膜がシリコン酸化膜である［１］ま
たは［２］に記載の不揮発性半導体記憶装置の製造方
法。 ［４］前記第一の絶縁膜がシリコン酸化膜である［１］
乃至［３］いずれかに記載の不揮発性半導体記憶装置の
製造方法。 ［５］前記第一の絶縁膜がシリコン窒化膜である［１］
乃至［３］いずれかに記載の不揮発性半導体記憶装置の
製造方法。 ［６］［１］乃至［５］いずれかに記載の不揮発性半導
体記憶装置の製造方法により製造された不揮発性半導体
記憶装置。
明は、以下の［１］〜［６］の事項により特定される。 ［１］半導体基板上に周辺回路部とセル部とを備えた不
揮発性半導体記憶装置の製造方法であって、少なくとも
前記セル部の所定箇所に素子分離膜を形成した後、基板
全面に浮遊電極材料を堆積する工程と、前記素子分離膜
上に設けられた前記浮遊電極材料の堆積膜の全部または
一部をエッチングにより除去して溝を形成し、前記浮遊
電極材料の堆積膜に所定のパターンを形成する工程と、
前記溝を埋め込むように、少なくとも前記セル部全面に
第一の絶縁膜を形成する工程と、該第一の絶縁膜の一部
をエッチングまたは化学的機械的研磨により除去し、前
記浮遊電極材料の堆積膜表面を露出する工程と、少なく
とも前記セル部全面に第二の絶縁膜を形成後、その上に
電極材料からなる膜を堆積する工程と、前記電極材料か
らなる膜および前記第二の絶縁膜をエッチングして所定
のパターンを形成し、前記セル部に電極を形成する工程
とを有することを特徴とする不揮発性半導体記憶装置の
製造方法。 ［２］前記浮遊電極材料がポリシリコンである［１］に
記載の不揮発性半導体記憶装置の製造方法。 ［３］前記素子分離膜がシリコン酸化膜である［１］ま
たは［２］に記載の不揮発性半導体記憶装置の製造方
法。 ［４］前記第一の絶縁膜がシリコン酸化膜である［１］
乃至［３］いずれかに記載の不揮発性半導体記憶装置の
製造方法。 ［５］前記第一の絶縁膜がシリコン窒化膜である［１］
乃至［３］いずれかに記載の不揮発性半導体記憶装置の
製造方法。 ［６］［１］乃至［５］いずれかに記載の不揮発性半導
体記憶装置の製造方法により製造された不揮発性半導体
記憶装置。
【００１４】本発明の特徴は、フラッシュメモリのエッ
チングによりパターニングを行って浮遊ゲートを形成し
た後、その浮遊ゲート間の空隙に絶縁膜を埋め込むこと
により、その後のセルを形成するエッチング（以後「セ
ルゲートエッチング」と記す）で生じる分離酸化膜の目
減り（凹部の発生）を防ぎ、分離特性の向上を図るもの
である。
チングによりパターニングを行って浮遊ゲートを形成し
た後、その浮遊ゲート間の空隙に絶縁膜を埋め込むこと
により、その後のセルを形成するエッチング（以後「セ
ルゲートエッチング」と記す）で生じる分離酸化膜の目
減り（凹部の発生）を防ぎ、分離特性の向上を図るもの
である。
【００１５】従来のフラッシュメモリの製法では、分離
酸化膜上に浮遊ゲート間の空隙があるため、セルゲート
エッチングの浮遊ゲートと制御ゲート間の絶縁膜のエッ
チング工程において、分離酸化膜がエッチングされ、目
減りする（図４（ｄ））。これによりセル間の分離特性
は劣化していた。一方、本発明においては、図２（ｃ）
に示すように、浮遊ゲート間の空隙に絶縁膜２０５を埋
め込むことにより、セルゲートエッチングによる分離酸
化膜の目減りを防ぎ、分離特性を向上させることができ
る。
酸化膜上に浮遊ゲート間の空隙があるため、セルゲート
エッチングの浮遊ゲートと制御ゲート間の絶縁膜のエッ
チング工程において、分離酸化膜がエッチングされ、目
減りする（図４（ｄ））。これによりセル間の分離特性
は劣化していた。一方、本発明においては、図２（ｃ）
に示すように、浮遊ゲート間の空隙に絶縁膜２０５を埋
め込むことにより、セルゲートエッチングによる分離酸
化膜の目減りを防ぎ、分離特性を向上させることができ
る。
【００１６】
【発明の実施の形態】以下、本発明の実施形態につい
て、図２を参照して説明する。
て、図２を参照して説明する。
【００１７】まず、少なくともセル部の所定箇所に素子
分離膜２０１を形成した後、基板全面に浮遊電極材料
（図中のポリシリコン２０２）を堆積する（図２
（ａ））。素子分離膜は、たとえばシリコン酸化膜とす
る。浮遊電極材料としては、導電性を有する半導体材料
または金属材料が用いられ、具体的には、ポリシリコ
ン、Ａｌ、ＴｉＮ、Ｃｕなどが用いられる。
分離膜２０１を形成した後、基板全面に浮遊電極材料
（図中のポリシリコン２０２）を堆積する（図２
（ａ））。素子分離膜は、たとえばシリコン酸化膜とす
る。浮遊電極材料としては、導電性を有する半導体材料
または金属材料が用いられ、具体的には、ポリシリコ
ン、Ａｌ、ＴｉＮ、Ｃｕなどが用いられる。
【００１８】次に、素子分離膜上に設けられた浮遊電極
材料の堆積膜の全部または一部をエッチングにより除去
して溝を形成する。これにより、浮遊電極材料の堆積膜
に所定のパターンが形成され、セル部に浮遊ゲート２０
４が形成される（図２（ｂ））。
材料の堆積膜の全部または一部をエッチングにより除去
して溝を形成する。これにより、浮遊電極材料の堆積膜
に所定のパターンが形成され、セル部に浮遊ゲート２０
４が形成される（図２（ｂ））。
【００１９】ついで、この溝を埋め込むように、少なく
ともセル部全面に第一の絶縁膜を形成する。第一の絶縁
膜の材料としては、シリコン酸化膜やシリコン窒化膜な
どが好ましい。このような材料を用いることにより、後
の工程における分離酸化膜の目減りを有効に防止でき
る。また、幅の狭い溝を埋め込むため、特に埋め込み性
の良好な成膜方法を用いることが好ましい。たとえばプ
ラズマＣＶＤ、特に高密度プラズマＣＶＤによる成膜が
好ましい。この場合の原料ガスとしては、モノシラン、
テトラエトキシシラン（ＴＥＯＳ）などが用いられる。
次に第一の絶縁膜の一部をドライエッチングまたは化学
的機械的研磨により除去し、浮遊電極材料の堆積膜表面
を露出させる。これにより、分離酸化膜２０１上に絶縁
膜２０５が埋め込まれる（図２（ｃ））。
ともセル部全面に第一の絶縁膜を形成する。第一の絶縁
膜の材料としては、シリコン酸化膜やシリコン窒化膜な
どが好ましい。このような材料を用いることにより、後
の工程における分離酸化膜の目減りを有効に防止でき
る。また、幅の狭い溝を埋め込むため、特に埋め込み性
の良好な成膜方法を用いることが好ましい。たとえばプ
ラズマＣＶＤ、特に高密度プラズマＣＶＤによる成膜が
好ましい。この場合の原料ガスとしては、モノシラン、
テトラエトキシシラン（ＴＥＯＳ）などが用いられる。
次に第一の絶縁膜の一部をドライエッチングまたは化学
的機械的研磨により除去し、浮遊電極材料の堆積膜表面
を露出させる。これにより、分離酸化膜２０１上に絶縁
膜２０５が埋め込まれる（図２（ｃ））。
【００２０】次に、少なくとも前記セル部全面に第二の
絶縁膜（図中の絶縁膜２０６）を形成する。第二の絶縁
膜を構成する材料としては、シリコン酸化膜、シリコン
窒化膜などが用いられ、これらの多層膜としてもよい。
工程の簡略化を図る観点から、第二の絶縁膜、または多
層膜とした場合の第二の絶縁膜の最下層膜を、前述の絶
縁膜２０５の材料と一致させてもよい。その後、その上
に電極材料からなる膜を堆積する（図２（ｄ））。本実
施形態では、ポリシリコン２０７、シリサイド層２０８
を堆積している。ポリシリコン２０７には、導電性を向
上させるため、リンなどの不純物をドープすることが好
ましい。なお、これらの電極材料は、セル部と同時に周
辺回路部にも堆積してもよい。
絶縁膜（図中の絶縁膜２０６）を形成する。第二の絶縁
膜を構成する材料としては、シリコン酸化膜、シリコン
窒化膜などが用いられ、これらの多層膜としてもよい。
工程の簡略化を図る観点から、第二の絶縁膜、または多
層膜とした場合の第二の絶縁膜の最下層膜を、前述の絶
縁膜２０５の材料と一致させてもよい。その後、その上
に電極材料からなる膜を堆積する（図２（ｄ））。本実
施形態では、ポリシリコン２０７、シリサイド層２０８
を堆積している。ポリシリコン２０７には、導電性を向
上させるため、リンなどの不純物をドープすることが好
ましい。なお、これらの電極材料は、セル部と同時に周
辺回路部にも堆積してもよい。
【００２１】その後、電極材料からなる膜および第二の
絶縁膜をドライエッチングして所定のパターンを形成
し、セル部に制御電極を形成する（図２中には示されて
いない）。この制御電極は、図１におけるワード線３０
４に相当する。このとき、図１のＡ−Ａ’断面では、制
御電極が形成されず、図２（ｅ）のような形状となる。
この図のように分離酸化膜２０１上に絶縁膜２０９（絶
縁膜が若干エッチングされて残存した膜）が存在するた
め、従来技術における図４（ｄ）のように分離酸化膜２
０１上に凹部が生じることはない。このため、素子の分
離特性が良好に保たれ、分離酸化膜直下にチャネルが形
成されるなどの問題が生じない。
絶縁膜をドライエッチングして所定のパターンを形成
し、セル部に制御電極を形成する（図２中には示されて
いない）。この制御電極は、図１におけるワード線３０
４に相当する。このとき、図１のＡ−Ａ’断面では、制
御電極が形成されず、図２（ｅ）のような形状となる。
この図のように分離酸化膜２０１上に絶縁膜２０９（絶
縁膜が若干エッチングされて残存した膜）が存在するた
め、従来技術における図４（ｄ）のように分離酸化膜２
０１上に凹部が生じることはない。このため、素子の分
離特性が良好に保たれ、分離酸化膜直下にチャネルが形
成されるなどの問題が生じない。
【００２２】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は、本実施例のフラッシュメモリにお
けるセル部配線工程前の平面図である。拡散層領域１０
１には、ソースおよびドレインが形成される。また、図
中のハッチングを付した領域には浮遊ゲート１０３が形
成されている。この浮遊ゲート１０３の上には制御電極
を兼ねるワード線１０４が形成されている。また、左右
の拡散層領域１０１に挟まれた領域には、分離酸化膜領
域１０２が設けられている。浮遊ゲート１０３の直下の
領域であって分離酸化膜領域１０２以外の領域には、ト
ンネル酸化膜が設けられ、チャネル領域を形成する。
て説明する。図１は、本実施例のフラッシュメモリにお
けるセル部配線工程前の平面図である。拡散層領域１０
１には、ソースおよびドレインが形成される。また、図
中のハッチングを付した領域には浮遊ゲート１０３が形
成されている。この浮遊ゲート１０３の上には制御電極
を兼ねるワード線１０４が形成されている。また、左右
の拡散層領域１０１に挟まれた領域には、分離酸化膜領
域１０２が設けられている。浮遊ゲート１０３の直下の
領域であって分離酸化膜領域１０２以外の領域には、ト
ンネル酸化膜が設けられ、チャネル領域を形成する。
【００２３】以下、図中Ａ−Ａ’におけるセル部断面の
工程断面図（図２）を用いて製造方法を説明する。図２
と、図１との対応は、以下のとおりである。図２のトン
ネル酸化膜２０３が設けられている領域は、図１の拡散
層領域１０１に対応する。図２の分離酸化膜２０１が設
けられている領域は、図１の分離酸化膜領域１０２に相
当する。また、図２の浮遊ゲート２０４は、図１の浮遊
ゲート１０３に相当する。ここで、図２中、浮遊ゲート
２０４が分離酸化膜２０１上にも延在しているが、これ
は図１で分離酸化膜領域１０２に浮遊ゲート１０３がは
み出していることに対応する。なおＡ−Ａ’断面におい
ては、トランジスタは形成されない。
工程断面図（図２）を用いて製造方法を説明する。図２
と、図１との対応は、以下のとおりである。図２のトン
ネル酸化膜２０３が設けられている領域は、図１の拡散
層領域１０１に対応する。図２の分離酸化膜２０１が設
けられている領域は、図１の分離酸化膜領域１０２に相
当する。また、図２の浮遊ゲート２０４は、図１の浮遊
ゲート１０３に相当する。ここで、図２中、浮遊ゲート
２０４が分離酸化膜２０１上にも延在しているが、これ
は図１で分離酸化膜領域１０２に浮遊ゲート１０３がは
み出していることに対応する。なおＡ−Ａ’断面におい
ては、トランジスタは形成されない。
【００２４】まず、半導体基板上に４０００〜５０００
Å程度の膜厚の分離酸化膜２０１（シリコン酸化膜）を
ＬＯＣＯＳ法などにより形成した後、素子領域に、１０
０Åまたはそれ以下の厚みのトンネル酸化膜２０３を形
成する。次いで全面にポリシリコン２０２を堆積する
（図２（ａ））。このポリシリコン２０２は、後に浮遊
ゲートとなる。ポリシリコン２０２は通常リンがドープ
され、厚さは１５００Å程度である。
Å程度の膜厚の分離酸化膜２０１（シリコン酸化膜）を
ＬＯＣＯＳ法などにより形成した後、素子領域に、１０
０Åまたはそれ以下の厚みのトンネル酸化膜２０３を形
成する。次いで全面にポリシリコン２０２を堆積する
（図２（ａ））。このポリシリコン２０２は、後に浮遊
ゲートとなる。ポリシリコン２０２は通常リンがドープ
され、厚さは１５００Å程度である。
【００２５】次に通常のフォトリソグラフィ工程によ
り、不図示のフォトレジストをパターニングした後、ポ
リシリコン２０２をエッチングし、浮遊ゲート２０４を
形成する（図２（ｂ））。
り、不図示のフォトレジストをパターニングした後、ポ
リシリコン２０２をエッチングし、浮遊ゲート２０４を
形成する（図２（ｂ））。
【００２６】その後、シリコン酸化膜またはシリコン窒
化膜等の絶縁膜を化学気相蒸着法（ＣＶＤ法）で１５０
０Å程度堆積し、エッチバックもしくは化学的機械的研
磨法（ＣＭＰ法）によりポリシリコン２０４上の絶縁膜
を除去する。これにより、分離酸化膜２０１上に設けら
れた浮遊ゲートの空隙を絶縁膜２０５で埋め込むことが
できる（図２（ｃ））。
化膜等の絶縁膜を化学気相蒸着法（ＣＶＤ法）で１５０
０Å程度堆積し、エッチバックもしくは化学的機械的研
磨法（ＣＭＰ法）によりポリシリコン２０４上の絶縁膜
を除去する。これにより、分離酸化膜２０１上に設けら
れた浮遊ゲートの空隙を絶縁膜２０５で埋め込むことが
できる（図２（ｃ））。
【００２７】つづいて、全面に絶縁膜２０６を堆積す
る。この絶縁膜２０６は、浮遊ゲートと制御ゲートとの
間の絶縁膜となる。絶縁膜２０６は、たとえば、シリコ
ン酸化膜／シリコン窒化膜／シリコン酸化膜の多層構造
とし、酸化膜換算膜厚にして１８０Åもしくはそれ以下
程度とする。その後、基板全面に、リンがドープされた
ポリシリコン２０７、シリサイド層２０８を順次堆積す
る（図２（ｄ））。膜厚はいずれも１５００Å程度とす
る。ポリシリコン２０７、シリサイド層２０８は、周辺
回路部のトランジスタのゲート電極になり、同時にセル
部トランジスタの制御電極となる。
る。この絶縁膜２０６は、浮遊ゲートと制御ゲートとの
間の絶縁膜となる。絶縁膜２０６は、たとえば、シリコ
ン酸化膜／シリコン窒化膜／シリコン酸化膜の多層構造
とし、酸化膜換算膜厚にして１８０Åもしくはそれ以下
程度とする。その後、基板全面に、リンがドープされた
ポリシリコン２０７、シリサイド層２０８を順次堆積す
る（図２（ｄ））。膜厚はいずれも１５００Å程度とす
る。ポリシリコン２０７、シリサイド層２０８は、周辺
回路部のトランジスタのゲート電極になり、同時にセル
部トランジスタの制御電極となる。
【００２８】つづいてセルゲートエッチングを行う。な
お、本実施例の説明は図１中のＡ−Ａ’断面図に関する
ものであり、この領域にはセルゲートが形成されない。
お、本実施例の説明は図１中のＡ−Ａ’断面図に関する
ものであり、この領域にはセルゲートが形成されない。
【００２９】まずポリシリコン２０７、シリサイド層２
０８を順次エッチング除去した後、絶縁膜２０６をエッ
チング除去する。ここで、浮遊ゲート間の空隙に埋め込
まれた埋め込み絶縁膜２０５は、絶縁膜２０６をエッチ
ングする際、絶縁膜２０６のオーバエッチング分だけエ
ッチングされる。しかし、ポリシリコン２０４のエッチ
ングの際には、絶縁膜２０６はあまりエッチングされな
い。ポリシリコン２０４と絶縁膜２０６との間の選択比
が高いためである。従って、セルゲートエッチング後、
図２ｅに示すように分離酸化膜上に、少量エッチングさ
れた絶縁膜２０９が残ることになる。
０８を順次エッチング除去した後、絶縁膜２０６をエッ
チング除去する。ここで、浮遊ゲート間の空隙に埋め込
まれた埋め込み絶縁膜２０５は、絶縁膜２０６をエッチ
ングする際、絶縁膜２０６のオーバエッチング分だけエ
ッチングされる。しかし、ポリシリコン２０４のエッチ
ングの際には、絶縁膜２０６はあまりエッチングされな
い。ポリシリコン２０４と絶縁膜２０６との間の選択比
が高いためである。従って、セルゲートエッチング後、
図２ｅに示すように分離酸化膜上に、少量エッチングさ
れた絶縁膜２０９が残ることになる。
【００３０】その後、セルのソース／ドレイン（不図
示）を形成し、周辺回路部のゲートを形成する。さらに
周辺回路部のトランジスタのソース／ドレイン領域を形
成して周辺回路部のトランジスタを完成させ、コンタク
ト、配線工程を経てフラッシュメモリを完成する。
示）を形成し、周辺回路部のゲートを形成する。さらに
周辺回路部のトランジスタのソース／ドレイン領域を形
成して周辺回路部のトランジスタを完成させ、コンタク
ト、配線工程を経てフラッシュメモリを完成する。
【００３１】本実施例の製造方法を用いることにより、
セルゲートエッチングによる目減りを招くことなく分離
酸化膜を形成することができる。これにより分離特性の
良好な不揮発性半導体記憶装置が得られる。
セルゲートエッチングによる目減りを招くことなく分離
酸化膜を形成することができる。これにより分離特性の
良好な不揮発性半導体記憶装置が得られる。
【００３２】
【発明の効果】本発明の製造方法によれば、フラッシュ
メモリの浮遊ゲート間の空隙を絶縁膜で埋め込むため、
セルゲートエッチングによる分離酸化膜の目減り（凹部
の発生）を防ぎ、分離特性を向上することができる。
メモリの浮遊ゲート間の空隙を絶縁膜で埋め込むため、
セルゲートエッチングによる分離酸化膜の目減り（凹部
の発生）を防ぎ、分離特性を向上することができる。
【００３３】すなわち、フラッシュメモリの浮遊ゲート
間の空隙を絶縁膜で埋め込むことにより、セルゲートエ
ッチングのポリ間膜のエッチングステップにおいても直
接分離酸化膜をエッチングすることがないので、分離酸
化膜の目減りを防ぐことができる。分離酸化膜が目減り
すると、セルゲート形成後のイオン注入、特にソース／
ドレインを形成する砒素もしくはリンの注入が分離酸化
膜を突き抜け、分離酸化膜直下にチャネルを形成しやす
い状態ができてしまう。これは、分離酸化膜をはさんで
容易に電気的に接続できることを意味している。従っ
て、分離酸化膜の目減りを防げる本発明の製造方法によ
り素子の分離特性が向上する。
間の空隙を絶縁膜で埋め込むことにより、セルゲートエ
ッチングのポリ間膜のエッチングステップにおいても直
接分離酸化膜をエッチングすることがないので、分離酸
化膜の目減りを防ぐことができる。分離酸化膜が目減り
すると、セルゲート形成後のイオン注入、特にソース／
ドレインを形成する砒素もしくはリンの注入が分離酸化
膜を突き抜け、分離酸化膜直下にチャネルを形成しやす
い状態ができてしまう。これは、分離酸化膜をはさんで
容易に電気的に接続できることを意味している。従っ
て、分離酸化膜の目減りを防げる本発明の製造方法によ
り素子の分離特性が向上する。
【図１】本発明に係るフラッシュメモリの平面図
【図２】本発明のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図３】従来のフラッシュメモリの平面図
【図４】従来のフラッシュメモリの製造方法を示す工程
断面図である。
断面図である。
１０１ 拡散層領域 １０２ 分離酸化膜領域 １０３ 浮遊ゲート １０４ ワード線（制御電極） ２０１ 分離酸化膜 ２０２ ポリシリコン ２０３ トンネル酸化膜 ２０４ 浮遊ゲート ２０５ 絶縁膜 ２０６ 絶縁膜 ２０７ ポリシリコン ２０８ シリサイド層 ２０９ 絶縁膜 ３０１ 拡散層領域 ３０２ 分離酸化膜領域 ３０３ 浮遊ゲート ３０４ ワード線（制御電極） ４０１ 分離酸化膜 ４０２ ポリシリコン ４０３ トンネル酸化膜 ４０４ 浮遊ゲート ４０５ 絶縁膜 ４０６ ポリシリコン ４０７ シリサイド層 ４０８ 凹部
Claims (6)
- 【請求項１】 半導体基板上に周辺回路部とセル部とを
備えた不揮発性半導体記憶装置の製造方法であって、少
なくとも前記セル部の所定箇所に素子分離膜を形成した
後、基板全面に浮遊電極材料を堆積する工程と、前記素
子分離膜上に設けられた前記浮遊電極材料の堆積膜の全
部または一部をエッチングにより除去して溝を形成し、
前記浮遊電極材料の堆積膜に所定のパターンを形成する
工程と、前記溝を埋め込むように、少なくとも前記セル
部全面に第一の絶縁膜を形成する工程と、該第一の絶縁
膜の一部をエッチングまたは化学的機械的研磨により除
去し、前記浮遊電極材料の堆積膜表面を露出する工程
と、少なくとも前記セル部全面に第二の絶縁膜を形成
後、その上に電極材料からなる膜を堆積する工程と、前
記電極材料からなる膜および前記第二の絶縁膜をエッチ
ングして所定のパターンを形成し、前記セル部に電極を
形成する工程とを有することを特徴とする不揮発性半導
体記憶装置の製造方法。 - 【請求項２】 前記浮遊電極材料がポリシリコンである
請求項１に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項３】 前記素子分離膜がシリコン酸化膜である
請求項１または２に記載の不揮発性半導体記憶装置の製
造方法。 - 【請求項４】 前記第一の絶縁膜がシリコン酸化膜であ
る請求項１乃至３いずれかに記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項５】 前記第一の絶縁膜がシリコン窒化膜であ
る請求項１乃至３いずれかに記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項６】 請求項１乃至５いずれかに記載の不揮発
性半導体記憶装置の製造方法により製造された不揮発性
半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135590A JPH11330431A (ja) | 1998-05-18 | 1998-05-18 | 不揮発性半導体記憶装置の製造方法 |
| US09/311,733 US6392269B2 (en) | 1998-05-18 | 1999-05-14 | Non-volatile semiconductor memory and manufacturing method thereof |
| KR1019990017720A KR19990088349A (ko) | 1998-05-18 | 1999-05-18 | 비휘발성반도체메모리및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135590A JPH11330431A (ja) | 1998-05-18 | 1998-05-18 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330431A true JPH11330431A (ja) | 1999-11-30 |
Family
ID=15155390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10135590A Pending JPH11330431A (ja) | 1998-05-18 | 1998-05-18 | 不揮発性半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6392269B2 (ja) |
| JP (1) | JPH11330431A (ja) |
| KR (1) | KR19990088349A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001038799A1 (fr) | 1999-11-19 | 2001-05-31 | Ebara Corporation | Pompe thermique et dispositif de deshumidification |
| JP2002313965A (ja) * | 2001-04-16 | 2002-10-25 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| KR100878289B1 (ko) | 2006-10-19 | 2009-01-13 | 미쓰비시덴키 가부시키가이샤 | 플로팅 전극을 구비한 반도체 장치 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031702A (ja) * | 2001-07-16 | 2003-01-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| DE10152317A1 (de) * | 2001-10-26 | 2003-05-08 | Bayer Ag | Mineralverstärkte schlagzähmodifizierte Polycarbonat-Blends |
| JP5495490B2 (ja) | 2004-05-07 | 2014-05-21 | アレス トレーディング エスエイ | ランダム共重合体を用いる疾患の治療方法 |
| US8378072B2 (en) | 2006-04-13 | 2013-02-19 | Declion Pharmaceuticals, Inc. | Methods for designing and synthesizing directed sequence polymer compositions via the directed expansion of epitope permeability |
| AP3467A (en) | 2007-10-16 | 2015-11-30 | Peptimmune Inc | Methods for designing and preparing vaccines comprising directed sequence polymer compositions via the directed expansion of epitopes |
| US10269697B2 (en) | 2015-12-28 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715954B2 (ja) | 1985-11-30 | 1995-02-22 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JPH0265175A (ja) | 1988-08-31 | 1990-03-05 | Toshiba Corp | 半導体不揮発性記憶装置及びその製造方法 |
| JP2910369B2 (ja) | 1991-12-27 | 1999-06-23 | 日本電気株式会社 | 浮遊ゲート型半導体記憶装置の製造方法 |
| JP3363502B2 (ja) | 1993-02-01 | 2003-01-08 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
| JPH0951082A (ja) | 1995-08-09 | 1997-02-18 | Ricoh Co Ltd | 半導体メモリ装置とその製造方法 |
| JPH09172152A (ja) | 1995-12-19 | 1997-06-30 | Ricoh Co Ltd | 半導体不揮発性メモリ装置の製造方法 |
| US6034393A (en) * | 1997-06-16 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device using trench isolation and manufacturing method thereof |
-
1998
- 1998-05-18 JP JP10135590A patent/JPH11330431A/ja active Pending
-
1999
- 1999-05-14 US US09/311,733 patent/US6392269B2/en not_active Expired - Fee Related
- 1999-05-18 KR KR1019990017720A patent/KR19990088349A/ko not_active Ceased
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001038799A1 (fr) | 1999-11-19 | 2001-05-31 | Ebara Corporation | Pompe thermique et dispositif de deshumidification |
| JP2002313965A (ja) * | 2001-04-16 | 2002-10-25 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| KR100878289B1 (ko) | 2006-10-19 | 2009-01-13 | 미쓰비시덴키 가부시키가이샤 | 플로팅 전극을 구비한 반도체 장치 |
| US7755168B2 (en) | 2006-10-19 | 2010-07-13 | Mitsubishi Electric Corporation | Semiconductor device provided with floating electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990088349A (ko) | 1999-12-27 |
| US20020005546A1 (en) | 2002-01-17 |
| US6392269B2 (en) | 2002-05-21 |
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