JPH09511120A

JPH09511120A - バイアス終端ｐｎｐトランジスタ連鎖を使用した静電放電保護回路

Info

Publication number: JPH09511120A
Application number: JP7525249A
Authority: JP
Inventors: マロニー，ティモシー・ジェイ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1994-03-28
Filing date: 1995-03-27
Publication date: 1997-11-04
Also published as: WO1995026587A1; EP0753215A4; GB9500335D0; CN1145143A; DE69535142T2; KR970702605A; EP0753215A1; US5530612A; GB2288064B; AU2196695A; CN1038376C; HK1001602A1; EP1496591B1; EP1496591A1; SG74547A1; DE69535898D1; KR100285778B1; EP0753215B1; GB2288064A; DE69535142D1

Abstract

(57)【要約】ＥＳＤ保護を必要とする装置において、バイアス回路網（２６）を使用してダイオード連鎖を増大させてダイオードに小さいが有効な順方向電流を配送する。また、バイポーラＩＣにおける信号の増幅のためではなくＥＳＤ保護のためにＰＮＰダーリントン利得ブロックを設けるカンチレバー・ダイオード（３０）の使用も採用する。一実施形態では、終端が装置の新規性の主要要素であり、デバイスを「スタンド・アロン」にするものである。この終端は、限られた時間のあいだ利得ブロックに最終ベース電流を供給して、ＥＳＤ電荷を無害にＰＮＰ連鎖に分流させることができるようにするが、この構造が安定電源から長期間電流を引き出さないように保証する。この構造全体が雑音スパイクとＥＳＤパルスを吸収することができる。終端には、標準化試験に必要なように、ＥＳＤパルス間にそのキャパシタを放電するための備えもある。本発明は、ＩＣ電源クランプとしての価値があり、徹底的なＥＳＤ試験中にＩＣ電源にしばしば見られる損傷を減少させる。

Description

【発明の詳細な説明】バイアス終端ＰＮＰトランジスタ連鎖を使用した静電放電保護回路発明の分野本発明は、静電放電保護回路の分野に関する。特定的には、本発明は、ＣＭＯＳ集積回路における電源バス間に保護を与える静電放電装置に係わる。発明の背景静電荷の蓄積により、集積回路（ＩＣ）の近傍ではきわめて高い電圧（たとえば１０，０００ボルト以上）が発生する場合があることが、長年にわたり知られている。静電放電（ＥＳＤ）とは、ＩＣパッケージ上または人間やＩＣ取扱い機械など近くの物体上に静電荷が蓄積した結果、集積回路のパッケージ・ノードで高電流で短期間の放電が生じる現象を指す。静電放電は、集積回路全体を使用不能にしたり破壊したりする可能性があるため、半導体デバイスにとって重大な問題である。ＥＳＤ事象はパッケージ・ノードに装着されたシリコン回路に最も頻繁に発生するため、回路設計者はこれらの敏感な回路の十分な保護機構を開発することに注力してきた。ＥＳＤ保護装置は、非破壊的方式で短時間に大電流を通すことによって、考えられるあらゆる静電放電からＩＣを保護することができることが理想的である。ＥＳＤ回路の設計における１つの困難な点は、満たさなければならない性能要件が厳しいことである。たとえば、ＥＳＤ耐性を測定する主要な業界標準の１つであるＭＩＬ−ＳＴＤ−８８３Ｃ方式３０１５．７通告８（１９８９年）およびその後続のＥＯＳ／ＥＳＤ協会の標準第５．１号（１９９３年）では、多数のピンと電源の組合せとなり得るものについてＥＳＤ「ザップ」を要求している。従来、ＥＳＤ保護回路は、これらの厳しい軍標準性能要件を満たすと同時に十分な耐雑音性を維持することが困難であった。集積回路は、電源レールの反復ストレスのためにこれらの人体モデル（ＨＢＭ）ＥＳＤ試験を強制されており、その結果、たとえばＶｃｃ線上など様々なブレークダウン点が損耗する。ＥＳＤストレスをかける間、Ｖｃｃバスの残りの部分から電圧を取り除くために、信頼性のある電源クランプ装置が必要である。以下でわかるように、本発明は、複数の電源の使用により、業界の性能目標を超えると同時に十分な耐雑音余裕度と製品互換性の実現を可能にするＥＳＤ保護回路を提供する。１９９３年１０月１５日に出願された係属出願第０８／１３８４７２号は、静電放電（ＥＳＤ）から集積回路（ＩＣ）を保護する装置に関する。前記係属出願に記載されている１つの装置の基本設計は、様々な異なる回路保護要件のために実施することができる。たとえば、１つの実施形態では、開示されている装置を使用して、入力バッファのみをＥＳＤ事象から保護することができる。他の実施形態では、集積回路の出力バッファを保護することができる。さらに他の実施形態では、ＥＳＤ保護回路を使用して、外部信号として入力信号の受信と出力信号の供給の両方が可能な集積回路の端子を保護することができる。各事例において、前記係属出願で開示されている装置は、集積回路の内部供給電位間に結合されることが好ましい自己トリガ式シリコン制御整流デバイス（ＳＣＲ）を主要な特徴として備える。このＳＣＲのアノードが第１の供給電位に結合されそのカソードが第２の内部供給電位に結合されていると、ＳＣＲはＥＳＤ事象中に所定の電圧でトリガされる電流対電圧特性の急な回復を示す。チップ・キャパシタンス両端間に大電圧が蓄積されると、ＩＣの内部接合部を破壊的逆ブレークダウンから保護する十分な低さの電位でＳＣＲの所定電圧がトリガされる。トリガする時点で、ＳＣＲは第１の供給電位と第２の供給電位の間に低抵抗経路を設ける。１つの実施形態では、ＳＣＲはｐ基板内に配置されたｎ−ウェルを含むｐｎｐｎ半導体構造を備える。第１のｎ＋領域とｐ−形領域が共にｎ−ウェル内に配置される。このｎ＋領域とｐ−形領域は間隔があけられ、電気的に接続されてＳＣＲのアノードを形成する。また、第２のｎ＋領域も備える。しかし、いくつかの理由により、ＳＣＲを電源クランプとして使用することから生じるトリガ上の難点がある。まず、電源バスの残りの部分にｎ＋接合ブレークダウン電圧に近い最小ＳＣＲトリガ電圧があり、ＥＳＤ電流が通常、電源バスに接続されている他の回路と共有されることになる。また、各ＳＣＲクランプは低電圧状態の場合に最小トリガ電流を有する。したがって、電源バスは、ＳＣＲが低電圧状態に達することができないために（より高い）トリガ電圧付近で「ハングアップ」する可能性があり、電源バス全体と電流が共有されることになる。ＥＳＣ保護を設けるためにＳＣＲを電源クランプとして使用するほかに、ここ数年間、インテル・コーポレイション製の８０４８６ＳＬ（エンハンスト）などの製品における通常のＥＳＤ保護の一部として、特に電源間にダイオード連鎖を備えることが一般的になっている。ダイオード連鎖は、ＥＳＤ事象中に周辺電源をそれぞれの対応するコア電源に結合すると同時に、通常動作中には望ましくない結合を防止するのに十分な電圧分離を実現するために使用されて成功している。ダイオード連鎖は、「電荷結合器」としての役割を果たして帯電デバイス・モデル（ＣＤＭ）性能を向上させている。より明白には、複数の電気的に分離された電源を備えた製品が、最も一般的な業界標準試験であるＨＢＭＥＳＤ試験の複数ピン組合せ試験に合格するのを容易にしているという事実がある。逆に言えば、何らかの理由でダイオード連鎖を使用していなかった複数の電気的に分離された電源を有するほとんどの製品は、ＨＢＭピン組合せ試験に合格するのが困難であった。そのような事例では、障害は、突きとめにくいことが多く、周辺電源バスの「損耗」のためにランダムに発生するように思われる。より有効な電源クランプと、「安全な」放電経路へのより有効な電荷結合が必要であると思われる。これをダイオード連鎖によっていかに実現するか、また、ある種の改善をいかに用いてＥＳＤ保護を拡大し、向上させることができるかを、以下に説明する。ダイオード連鎖の典型的な例は、第１ａ図に示すようにコアすなわち基板Ｖss に二重クランプされたＶsso（たとえば有雑音出力供給）である。この単一ダイオードは、当然ｐ−基板上のｎ＋接合であり、４個のダイオードのスタックはダイオード連鎖セルである。第１ｂ図には、ＶccoとコアＶccの間の典型的なダイオード連鎖も図示されている。このＶsso−Ｖss配置構成は（寄生ダイオードのために）双方向であるが、Ｖcco−Ｖcc結合は単方向である。ダイオード連鎖レイアウトは、第２図の略平面図に示すダイオードのようなサブセルから始まる。基本ｐｎ接合は、密接した間隔の最小幅ｐ−拡散と浮動ｎ− ウェルのｎ＋タップで作られる。これらのセルの並列組合せによって、金属接触ｎ＋タップ・フィンガと向かい合った金属接触ｐ＋フィンガの合計の長さを計算に入れて計測した所望の面積を有するダイオードを形成する。このようにして、電流密度を１ミクロン当たりの電流で計る。次に、第３図の断面図に示すようにダイオードを直列に接続する。各ｎ−ウェルを次のダイオードのｐ＋接合につないで給電する。（後述するようにリターン減少点があるが）このようにして任意の数のｐｎ接合を連結することができ、この説明では、一般的な選定である４段の場合を図示し、説明する。第３図で、浮動ウェルは基板との避けられない整流接合も形成し、その結果、この「ダイオード連鎖」は実際には第４図に略図で示すようなダーリントン結合ＰＮＰトランジスタの連鎖となる。これによって、ダイオード連鎖の動作に及ぼされる垂直電流利得（β）の影響の問題が定期され、この影響はかなり大きい可能性がある。実際に、この電流利得を使用して効率と融通性を向上させた設計を定式化することができる。しかし、まずｐｎダイオードの等式と温度依存性について説明する必要がある。以下に、温度依存と電流対電圧の関係の点から見た基本ダイオード動作について説明し、本発明を理解するために必要な詳細な背景を示す。ａ．温度依存性ｐｎ接合Ｉ−Ｖ関係から始めるとＩ＝Ｉｓ（ｅｘｐ（ｑＶ／ｎｋＴ）−１）となり、ここでＩｓ＝Ｉｏｅｘｐ（−Ｅｇ（Ｔ）／ｋＴ）である。［式１］上式でｎはダイオード理想因子（ほとんど１）、Ｅｇ（Ｔ）はバンドギャップ、Ｔは絶対温度、ｋはボルツマン定数、ｑは電荷である。Ｖ＞３ｋＴ／ｑである限り−１項は無視することができる。Ｖは典型的な製品温度範囲の場合約１００ｍＶである。Ｉｏの温度依存性よりそれに続く指数因子の温度依存性の方が重要である。したがって、式１は以下のように書くことができる。ｌｎ（ｌＩ／Ｉｏ）＝（ｑＶ−ｎＥｇ（Ｔ））／ｎｋＴ［式２］この数量は定電流Ｉの場合の温度にはほとんど依存しない。問題の典型的な製品温度範囲（−５５℃〜１２５℃）では、シリコン・バンドギャップはＥｇ（Ｔ）＝Ｅｇｏ−ｂＴであった。ここで、Ｙ．Ｐ．ツィビディスによる「ＡｃｃｕｒａｔｅＡｎａｌｙｓｉｓｏｆＴｅｍｐｅｒａｔｕｒｅＥｆｆｅｃｔｓｉｎＩｃ−ＶｂｅＣｈａｒａｃｔｅｒｉｓｔｉｄｓｗｉｔｈＡｐｐｌｉｃａｔｉｏｎｔｏＢａｎｄｇａｐＲｅｆｅｒｅｎｃｅＳｏｕｒｃｅｓ」（ＩＥＥＥＪ．ＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ，ＳＣ−１５，１０７６−１０８４（１９８０年））に記載されているように、Ｅｇｏ＝１．２０６ｅＶであり、ｂ＝２．７３２５ｘ１０^-4ｅＶ／Ｋである。室温より下でのみ適用されるわずかな二次温度修正を無視すると、Ｅｇｏは外挿０Ｋバンドギャップであり、以下ではボルト単位で表す。式２を展開した場合、線形係数ｂは右辺の温度依存性にはまったく影響を与えず、したがってもう１つの温度依存量は（ｑＶ−ｎＥｇｏ）／ｎｋＴであることに留意されたい。これは、絶対温度Ｔ０でのダイオードの順方向電圧Ｖｆがわかれば、以下のように、他の温度Ｔ₁の場合の同じ順方向電流での電圧を容易に算出することができることを意味する。Ｖｆ（Ｔ₁）＝ｎＥｇｏ＋（Ｔ₁／Ｔ０）（Ｖｆ（Ｔ０）−ｎＥｇｏ）［式３］したがって、Ｖｆの温度係数は負になる。一般に、Ｔ０は室温であり、Ｖｆは１−１０μＡの順方向電流の場合約０．５５〜０．６Ｖであって、Ｖｆの温度係数は約−２．２ｍＶ／Ｋになる。ｂ．電流対電圧ダイオード理想因子は、ダイオードＩ対Ｖの半対数プロットから測ることができ、ＨＰ４１４５半導体パラメータ・アナライザで行うと最も好都合である。理想ダイオード（ｎ＝１）は、室温で低電流の場合、周知の６０ｍＶ／デカード勾配を示す（０．０６０Ｖ＝３００Ｋｌｎ（１０）／ｑ）。単一ダイオード理想因子が得られると、ダイオード連鎖の半対数Ｉ−Ｖ勾配が対象になる。ｍ個の一連のダイオードの場合、低電流Ｉ−Ｖ勾配は１デカード当たりｍｎｋＴｌｎ（１０）／ｑボルト、すなわち室温で理想ダイオードの場合、ｍｘ６０ｍＶ／デカードであることがわかる。この結果は、βが電流に依存しない限り、有限ＰＮＰ電流利得βについても当てはまる。後述するように、バイポーラ電流利得は、β自体にのみ依存する所与の電圧で流れる電流を増幅するに過ぎない。トランジスタ作用の影響、すなわちリーク状況のモデリングと、ＥＳＤ状況における電流利得とモデリングは、本発明を正しく理解するのにさらに役立つ。リーク状況における電流利得およびモデリングダイオード連鎖のパフォーマンスに及ぼされるＰＮＰバイポーラ電流利得すなわちβの影響の解析ために、第５図に単一段の直列ダーリントン結合を通常のエミッタ電流とベース電流とコレクタ電流の関係と共に示す。次のダイオード段ではそのエミッタに流れ込む電流が減少しているため、以下のように、段２における順方向電圧はβに依存する量だけ減少することになる。ｌｎ（Ｉ₁／Ｉｓ）＝ｑＶ１／ｎｋＴ; ｌｎ（Ｉ₂／Ｉｓ）＝ｑＶ₂／ｎｋＴ＝ｌｎ（Ｉ₁／（（β＋１）Ｉｓ）＝ｌｎ（Ｉ₁／Ｉｓ）−ｌｎ（β＋１）［式４］したがって、Ｖ２＝Ｖ１−（ｎｋＴ／ｑ）ｌｎ（β＋１）、またはＶ２＝Ｖ２−ｌｎ（１０）（ｎｋＴ／ｑ）ｌｏｇ（β＋１）となる。いま、Ｖｏ＝ｌｎ（１０）（ｎｋＴ／ｑ）とし、室温Ｔでの理想ダイオードを６０ｍＶとする。式４の解析を複数段に適用して各段での追加のＶｏ＊ｌｏｇ（ β＋１）の損失を求めると、電流Ｉ₁でのｍ個の同一のダイオードの連鎖の合計電圧Ｖ_tは以下のようになる。Ｖ_t＝ｍＶ₁−Ｖ０ｌｏｇ（β＋１）（ｍ（ｍ−１）／２）［式５］上式で、Ｖ₁はエミッタ電流Ｉ₁での（コレクタとベースを短絡させた）１個のダイオードのベース−エミッタ間電圧である。明らかに、このモデルは定数βに依存し、低リーク電流範囲では通例であるが、直列抵抗の影響がない。ダイオード連鎖の効率に対する温度の影響を、第６図にわかりやすく示す。この図は２つの温度について式５をプロットしたものである。基準温度（室温Ｔなど）での所与の電流の場合の理想因子および順方向電圧のような何らかのベースライン・ダイオード・データを仮定すれば、当該の温度でのＶ₁を算出することができ、式５を適用することができる。式５と同式を導くための加算が示すように、βがかなりの大きさであれば各後続のダイオード段ごとに追加の電圧が減少していく。その理由は、最終段のエミッタ電流がますます少なくなるためであり、その結果その段の電圧降下がますます少なくなる。このモデルは、その電圧が、式１の−１項が再び実効的になり各追加段の電圧がゼロになるほど低くなるとブレークダウンする。追加のダイオードがＶｔから実際に差し引くことは決してない。ＥＳＤ状況における電流利得とモデリングＥＳＤパルスがダイオード／トランジスタを通過するとき、電流密度は前述のリーク状況の場合より数デカードも高い。最初のダイオード段ではマイクロアンペア単位のリークではなく、ｐ＋フィンガ長の１ミクロン当たりミリアンペア単位のリークがある。この状況では、ダイオード抵抗の影響が重要になり、電流利得が減少する。電流密度に対してプロットしたβの期待関数形状を第７図に示す。エミッタ電流密度である対数Ｊｅに対して対数βをプロットすると、線形下降勾配になる。これによってモデリングも簡略化される。コレクタ電流密度に伴うβの下降は、すべてのバイポーラ・トランジスタにおいて予想される（Ｓ．Ｍ．Ｓｚｅ，ＰｈｙｓｉｃｓｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ，２ｎｄｅｄｉｔｉｏｎ（Ｗｉｌｅｙ，１９８１）ｐｐ．１４２−１４３で引用されているＷ．Ｍ．Ｗｅｂｓｔｅｒ，「ＯｎｔｈｅＶａｒｉａｔｏｎｏｆＪｕｎｃｔｉｏｎ−ｔｒａｎｓｉｓｔｏｒＣｕｒｒｅｎｔＡｍｐｌｉｆｉｃａｔｉｏｎＦａｃｔｏｒｗｉｔｈＥｍｉｔｔｅｒＣｕｒｒｅｎｔ」，Ｐｒｏｃ．ＩＲＥ４２，９１４（１９５４）参照）。その結果、低電流で高いβがあり、これはダイオード・リークのために望ましくなく、高電流で低いβになり、その場合、βによってＥＳＤ電流が基板に流れる。それにもかかわらず、この設計オプションの賢明な使用により、使用可能面積内で競争力のある保護装置を考案することができる。発明の簡単な概要本発明は、１９９３年１０月１５日出願の係属出願第０８／１３８４７２号に記載されているＥＳＤ保護の改良である。静電放電（ＥＳＤ）が集積回路に修復不能な損傷を与える場合があることはよく知られている。集積回路は、典型的には２．５〜５Ｖの、比較的低い電圧供給を使用して動作するように設計される。この損傷は、集積回路の入力バッファまたは出力バッファに高い電位を加えると発生し、集積回路の入力バッファまたは出力バッファに電気的に接触しているパッケージ・ピンに人間が触れるだけでも発生することがある。ＥＳＤ保護を備える回路は多数存在するが、新しい集積回路プロセスが使用されるに伴い、人体モデル（ＨＢＭ）でのきわめて高いＥＳＤ試験電圧に個別に合格した標準セルを使用しても十分な保護が実現されず、その結果として集積回路障害を起こすため、標準セルをＥＳＤ保護する新しい手段の採用が必要になる場合が多い。これらの障害における共通のテーマは、たとえばＳＱＥＰパッケージにおけるＶｃｃ電源バス間の分離と、多数の必要なピン組合せを試験した後の結果としてのＶｃｃリーク障害であった。この障害は、試験分割、すなわち最新の業界試験標準に従って多くの必要な「ザップ」をいくつかの構成要素に分散させることによって回避可能な場合もあるが、これが有効なのはほぼ半数の場合に過ぎない。必要なのは、ＥＳＤセルのための標準セル方法で「モジュール性」を回復することである。試験チップ上で１組の標準入出力デバイスが正常に機能する場合、それらを様々な製品で使用しても同様の結果が得られることが保証されなければならない。１つの電源から他の電源までのＥＳＤ電流経路（第８図参照）のためにこれまでは製品ＥＳＤ性能が一様ではなかった。これは障害分析と、すべての電源を人為的に一緒に短絡させて電流経路を標準セル・モジュール自体と同じ程度に少なくするとすべてのＥＳＤ問題が消えるという事実によって証明されている通りである。したがって、適切な１組の電源クランプ・モジュールが、電源経路の当該部分を処理することができ、ＥＳＤ試験で製品が希望通りに動作することができるようにするために必要なものであることが明らかである。第８図に、電源結合によってＥＳＤ電流が所望の電流経路を通るようにする方法を示す。入力保護装置は、電源クランプとして使用すると、トリガ上の難点があり、ＩＣを保護するのに必要なすべてのＥＳＤ電流を吸収しない。現在使用されているダイオード連鎖内にあるバイポーラ作用は、電源クランプとしてきわめて有益であることがわかっている。現在、これらのダイオード連鎖デバイスは１つの電源バスを他の電源バスにブリッジし、交差結合が有害にならないように２つの電源が常に十分に近接した間隔を保って進む場合にのみ使用することができる。本発明は、このバイポーラ作用原理に基づいて動作する電源クランプを「スタンド・アロン」にし、基板に対して特定の電源バスをクランプすることができるようにすることによって、その有用性を拡大する。本発明は、第１４図に示すように、ダイオードに小さいが実効的な順方向電流を分配するダイオード連鎖を大きくするために使用するバイアス回路網、または第１９図に示すようにＰＮＰダーリントン利得ブロックを形成するカンチレバー・ダイオードと、第２０図ａ〜第２０図ｃに示す終端（termination）を主要要素として使用する。第１４図の実施形態では、新規な主要要素は、多段ダーリントン・トランジスタを、バイポーラＩＣ内の信号を増幅するためではなくＥＳＤ保護に使用する点にある。第１９図の実施形態では、終端が装置の新規性の主要要素であり、保護装置を「スタンド・アロン」にする。この終端は、（ｐゲート・プルアップのＲＣ時定数に応じて）限られた時間のあいだ利得ブロックに最終ベース電流を供給してＥＳＤ電荷を無害にＰＮＰ連鎖で分流することができるようにするが、この構造が安定電源から長期間電流を引き出さないように保証する。この構造全体がノイズ・スパイクもＥＳＤパルスも吸収することができる。また、この終端には、標準化試験に必要なように、ＥＳＤパルス間にそのキャパシタを放電するための備えがある。本発明は、ＩＣ電源クランプとしての価値があり、徹底的なＥＳＤ試験中にＩＣ電源にしばしば見られる損傷を減少させる。今日のデバイスは、ピン数と複数の電源線のために、ＥＳＤの業界標準人体モデル（ＨＢＭ）で数百あるいは数千回のストレスを受ける。本明細書で述べている種類のＰＮＰ連鎖デバイスが、製品ＥＳＤ試験における初めての成功にとって不可欠であることと、わずかな構成要素サンプルだけでＨＢＭ試験の合格を可能にすることを示唆する証拠がすでにある。これによって、ＥＳＤ認定試験プロセスが大幅に簡略化される。図面の簡単な説明本発明は、以下の詳細な説明と添付図面からよりよく理解されよう。しかし、図面は、本発明を図示されている特定の実施態様に限定するものととるベきではなく、例示と理解を目的とするに過ぎない。たとえば、図面で示されている相対的な層厚は、実際の厚さを表すものと解釈すべきものではない。第１ａ図および第１ｂ図は、周辺電源とコア電源の間の典型的なダイオード連鎖を示す配線略図である。第２図は、ダイオード・サブセル・レイアウトを示す典型的平面図である。第３図は、ｐ基板ＣＭＯＳにおける４段ダイオード連鎖の断面図である。第４図は、ＰＮＰトランジスタとして示された、第３図の４段ダイオード連鎖である。第５図は、１段のダイオード段によって形成されたバイポーラ・トランジスタにおける電流利得降下を示す図である。第６図は、β＝６の場合の２つの温度でのダイオード連鎖ターンオン電圧をプロットしたグラフである。第７図は、典型的なダイオード連鎖ＰＮＰトランジスタのコレクタ電流密度の対数と対照してプロットした電流利得の対数を示すグラフである。第８図は、Ｖ_ssについて正の静電放電事象中に本発明の回路の好ましいＥＳＤ電流経路を示す図である。第９図は、ＭＩＬ−ＳＴＤ８８３Ｃの３０１５．７方式通告第８号の静電放電試験回路を示す図である。第１０（ａ）図は、バイアス・ダイオード連鎖とカンチレバー・ダイオード連鎖を有する本発明の静電放電保護回路を示す回路略図である。第１０（ｂ）図は、本発明による汎用静電放電保護回路を示す回路略図である。第１１図は、本発明の一実施形態で使用する、第３図と類似したダイオード電源クランプの断面図である。第１２図は、入力専用ピンのＥＳＤ保護を行う本発明の他の実施形態を示す回路略図である。第１３図は、周辺Ｖ_ssについて負の静電放電事象中に本発明の回路を通る電流経路を示す図である。第１４図は、ΔＶ／Ｒ＝２．５／Ｒのリーク電流が流れる温度を最大化すると同時に、最小の合計抵抗を使用するように設計された、６ダイオード混在電源クランプ連鎖のバイアス回路網を示す図である。第１５図は、第１４図の回路網と同じ目標で設計された、８ダイオード混在電源クランプ連鎖のバイアス回路網を示す図である。第１６図は、第１４図に図示するような３．０〜５．５Ｖの６段クラッド・ダイオード連鎖の測定リークを示す図である。値は、最大１００Ｃまでの低リークが可能なように選定されている。第１７図は、６段混在電源クランプ連鎖のためにｐチャネルＦＥＴで実施されたバイアス回路網の図である。第１８図は、ｐゲートのターンオフのために増幅されたｎ−ウェル・リークを制限することを目的とした、クラッド・ダイオード連鎖の他のｐチャネル・ゲート配置を示す図である。第１９図は、本発明によって、特定的にはＰＮＰダーリントン利得ブロックを設けるカンチレバー・ダイオードによって、使用される主要要素を示す図である。第２０（ａ）図〜第２０（ｅ）図は、本発明で使用するカンチレバー・ダイオード連鎖と共に使用することができる様々な終端を示す図である。第２１図は、２段ＲＣ遅延回路を示す図である。第２２図は、抵抗バイアス回路網と第２０（ｃ）図と類似した終端回路とを有する６段カンチレバー・ダイオード連鎖を示す図である。第２３ａ図〜第２３ｄ図は、損傷したカンチレバー・ダイオード終端回路を示す図である。第２４図は、β向上のための上面集電を可能にする、ＰＰＮセル・レイアウトを示す図である。第２５図は、垂直βを向上させることを企図してｎ−ウェル内に注入されたｐ −ウェルを使用する様子を示す図である。発明の詳細な説明ＣＭＯＳ、特にｎ−ウェル、ｐ基板ＣＭＯＳ、集積回路で使用する強固な静電放電（ＥＳＤ）保護回路について説明する。以下の説明では、本発明を十分に理解することができるように、回路構成、導電率タイプ、電流、電圧など、多くの特定の詳細を記載する。しかし、当業者には、これらの特定の詳細は本発明を実施するために不可欠のものではないことは明らかであろう。他の場合には、本発明が無用にわかりにくくならないように、周知の回路要素および構造については特に詳細には説明していない。第９図に、ＭＩＬ−ＳＴＤ−８８３Ｃの３０１５．７方式の通告第８号を満たすために用いる人体モデル（ＨＢＭ）パルス試験を図示する。この試験によると抵抗器Ｒ₁、Ｒ₂、スイッチＳ₁、およびキャパシタＣ₁を含む回路網を介して調整高圧電源１１にデバイス１２が結合される。１００ピコファラッドのキャパシタンスを有するキャパシタＣ₁によって放電パルスすなわち「ザップ」が発生される。抵抗器Ｒ₁を介して数千ボルトまで荷電される。抵抗器Ｒ₁は１〜１０Ｍオームの値を有する。試験の実施中、まず、キャパシタＣ₁がＲ₁を介して荷電され、次に、キャパシタＣ₁が抵抗器Ｒ₂を介してデバイス１２に結合されるようにリレーＳ₁が切り換えられる。するとキャパシタＣ₁の電位が抵抗器Ｒ₂（１．５Ｋオーム）を介して被験ピンに放電される。ＭＩＬ−ＳＴＤは、可能なすべての放電組合せについて、ザップを正で３回、負で３回加えることを要求している。これらの組合せは以下の通りである。１．接地された別々の各電源についてすべての信号ピン。２．それぞれが接地された別々の電源を有するすべての電源ピン相互について。３．接地された他のすべての信号ピンについてすべての信号ピン。次に第１０（ａ）図を参照すると、バイアス・ダイオード連鎖（ＢＤＳ）とカンチレバー・ダイオード連鎖（ＣＤＳ）の両方を使用した本発明のＥＳＤ保護回路の回路略図が図示されている。最も一般的な事例では、第１０（ａ）図の回路は、入出力（Ｉ／Ｏ）バッファのＥＳＤ保護を行うために使用され、分離されたＶｃｃ電源とＶｓｓ電源を使用する。これらの分離された電源は、Ｖｃｃ₁およびＶｓｓ₁として表され、内部回路と対立するものとしての周辺回路のための電源回路であることを示している。第１０（ａ）図の回路は、保護する集積回路を形成する同じシリコン基板内に形成されているので有利である。したがって、本発明のＥＳＤ保護回路は、通常の集積回路製造工程の一環として容易に製作される。以下に、典型的な入出力ピンの保護に際して使用する主要回路要素について詳細に説明する。これらの回路要素は、個別デバイスと寄生構造体の組合せを含む。第１０（ａ）図のＥＳＤ保護回路について第１に注目すべき点の１つは、分離された電源を使用する点である。たとえば、周辺電源Ｖcc₁とＶss₁はそれぞれノード４４と４５に結合され、内部電源ＶccとＶssはそれぞれのノード３３と３４に結合されている。各周辺電源はそれに対応する内部電源にダイオード・クランプを介して結合されている。たとえば、バイアス・ダイオード連鎖（ＢＤＳ）２６はノード４４をノード３３に接続し、ダイオード連鎖（ＤＳ）２７はノード４５をノード３４に接続する。第１０（ａ）図では、通常はＩＣの人出力回路の一部を形成するバッファ回路が、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４１の組合せによって示されていること留意されたい。トランジスタ４１と４２はノード４５と４４の間に直列に結合されている。当業者なら、本発明では第１０（ａ）図に図示されている入出力バッファ回路が周辺電源に結合されることがわかるであろう。これは、Ｉ／Ｏデバイスによって発生された雑音がＩＣの内部供給線から効果的に分離されることを意味する。ダイオード連鎖２６および２７はそれぞれダイオード・クランプとして動作して、有雑音周辺供給線と内部電源との間の分離を維持する。また、このダイオード・クランプ機構は、チップの周辺電源とコア電源の間に、可能な最低インピーダンスを与える。ダイオード連鎖２６および２７は、２つの電源の間の望ましい雑音分離レベルに応じて、１つまたは複数のダイオードを直列に含むことができる。たとえば、ＶccpとＶccの間に少なくとも２．０ボルトの雑音分離をもたらすことが望ましい場合には、ダイオード連鎖２６は直列に結合された少なくとも４個のダイオードを含む必要がある。第１１図は、直列に結合された４個のダイオードから成るダイオード・クランプ構造の断面図である。ダイオードは、基板５０内に配置された１組の別々の構造体から成る。各構造体は、浮動ｎ−ウェル８９内に配置されたｐ＋拡散領域とｎ＋拡散領域（それぞれ９３および９４）の両方を含む。４個の別々のｎ−ウェル領域８９ａ〜８９ｄはそれぞれｐ形基板５０に形成されている。たとえば、列内の第１のダイオードは拡散領域９３ａおよび９４ａを含み、ｐ＋拡散領域９３ａが周辺電源Ｖccpに結合されている。ダイオード・クランプを備える別々のダイオードの直列接続は、任意の使用可能な金属層を使用して互いに結合することができる。この金属接続は常に前のダイオード段のｎ＋領域から次段のｐ＋領域に行われる。すなわち、ｎ＋領域９４ａはｐ＋領域９３ｂに結合され、ｎ＋領域９４ｂはｐ＋領域９３ｃに結合され、以下同様に結合される。ダイオード・クランプのカソード端子で、ｎ＋領域９４ｄが内部電源Ｖccに結合される。電源ダイオード連鎖２７は、第３図および第１１図に図示するものと同じ浮動ｎ−ウェル概念を用いて実施することができることに留意されたい。しかし、ダイオード２７の場合、ｐ＋側が周辺Ｖssp電源に接続され、ダイオードのｎ＋側がＶssに接続されている。ダイオード連鎖２６および２７は、静電放電事象中の電流経路を設けるように設計される。第１０（ａ）図のＥＳＤ保護回路の主要要素として、ダイオード・バイアス、テーパリング（先細り化）、およびカンチレバー・ダイオードの使用がある。カンチレバー・ダイオード連鎖３０の動作は、内部チップ・キャパシタンスから破壊的電流を分流し、それによってＩＣのコアを保護するように機能する。第１０（ａ）図を続けて参照すると、パッドと入力ゲートとの間の接続は、抵抗器Ｒs(抵抗器３７として符号が付けられている)とダイオード２３、２４とを含むローカル入力ゲート・クランプ回路網を介して行われる。抵抗器３７の典型的な値は、１００オーム程度である。ほとんどの場合、ダイオード２３および２４は最も適切なように入力ゲート回路に隣接して配置されて、ゲート付近の低電圧を維持する。ローカル入力ゲート・クランプは、電圧降下回路網として機能し、Ｉ／Ｏバッファの入力側のゲート電圧を許容可能なレベルにクランプする。たとえば、このレベルは、入力バッファまたは出力バッファのゲート絶縁破壊電圧とすることができる。一実施形態では、抵抗器３７は通常のポリシリコン抵抗器を含む。さらに、ダイオード２３および２４は通常はサイズが小さく（たとえば３０ミクロン幅）であり、ダイオード連鎖２６および２７の製作に使用するのと同じダイオード・セルで製作することができる。サリサイド拡散領域を含む従来技術の設計の問題の１つは、Ｉ／Ｏバッファに付随するトランジスタ・デバイスの損傷の問題である。ドレイン拡散領域に関連する通常の抵抗が本質的にサリサイド形成によって取り除かれるため、これらの技法では電流の広がりがなくなり、ソース領域とドレイン領域の両方に損傷が発生する可能性がある。再び第１０（ａ）図を参照すると、まだ説明していない残りの回路要素としてダイオード２１、２２、および２５が含まれる。ダイオード２２は、パッドとノード４４の間に結合され、パッドまたはピンが正にザップされると電源Ｖccpに電流を分流する。ダイオード２２のアノードとトランジスタ４２のドレインとの間の抵抗を最小化するために、ダイオード２２はトランジスタ４２に隣接して配置することが好ましい。同様に、図のダイオード２１はパッドとノード３４の間に結合されている。ダイオード２１は、出力バッファのレイアウトに本質的なものであり、パッドがＶssに対して負にザップされると、ＥＳＤ事象から保護する。ダイオード２５も出力バッファのレイアウトに本質的なものであり、ＶssとＶ sspの間に接続される。ダイオード２１と２５は両方とも、ｎチャネルのドレイン／ソース・トランジスタ領域とｐ基板の間に形成された大型の垂直ダイオードを含む。第１２図に、典型的な入力専用ピンのための本発明のＥＳＤ保護回路の他の実施形態を示す。出力トランジスタ４１および４２がないため、第１２図の回路はかなり単純化されている。トランジスタ４１、４２と、付随する抵抗器３８およびダイオード２５が含まれていないことを除けば、第１１図の同じ基本構造が第１２図でも保たれていることに留意されたい。また、第１２図の回路は入力専用信号を扱うように設計されているため、別々の電源とクランプ・ダイオード２６および２７を必要としない。入力ピンは通常、内部電源と結合されるため、特別なＥＳＤ電源ダイオード・クランプが不要になっている。その他のすべての点では、第１２図の回路は第１１図について前述したのと同じである。当業者なら、ＭＯＳ出力ドライバの除去によって、壊れやすい薄いゲートがなくなり、したがってセル・キャパシタンスが減少することがわかるであろう。本発明がＥＳＤ事象中にどのように機能するかをさらに説明するために、例として第８図および第１３図を示す。第８図には、Ｖssに関する正のＥＳＤザップ時に第１０（ａ）図の回路を流れる電流経路を示したものである。一方、第１３図は周辺Ｖsspに対する負のＥＳＤザップ時の電流経路を示したものである。この理論を第１０（ａ）図のＩ／ＯＥＳＤ保護回路に適用すれば、ＥＳＤ事象時に電流がどこを流れるかを容易に識別することができる。たとえば、第８図で、ピンがＶssに対する正のザップを受けたときのＥＳＤ事象時にとられる電流経路が矢印４７によって示されている。この場合、ダイオード２２とバイアス・ダイオード連鎖２６がオンになり、電流がコアに分流され、チップ・キャパシタが荷電され、Ｖssに至る。この大型キャパシタ（マイクロプロセッサについて１０，０００ピコファラッド）は、荷電するとＥＳＤエネルギーのほとんどを消散する。ＥＳＤザップ電圧が上昇すると、その結果としてチップ・キャパシタンス両端間の電位が最終的に１２〜１３ボルトに達する。この時点で、カンチレバ・ダイオード連鎖３０が動作してＶssへの低インピーダンス経路を与える。第１３図に、Ｉ／Ｏピンが周辺電源Ｖsspに対して負のザップを受ける、逆の場合を示す。この場合、電流は周辺Ｖss1からダイオード・クランプ２７を通ってＶssに流れる。次に、放電電流経路はｎチャネル・ドレイン・ダイオード２１を通り、最終的にピンに出力される。ＥＳＤ保護を実施する場合、接続がこの回路の成功に重要な役割を果たすことを理解されたい。第１０（ａ）図のＥＳＤ電源保護の場合、電源クランプ・ダイオード連鎖２６および２７と、カンチレバー・ダイオード連鎖３０は、それらが保護するように設計されている実際のＩ／Ｏバッファから離れた位置に配置することができる。しかし、回路の電流経路インピーダンスは、他の寄生経路が好都合な放電経路にならないように最小限に維持しなければならない。一方、電圧降下を最小限にするために、ダイオード２３および２４は入力デバイス・ノード３５に可能な限り近く配置することが好ましい。さらに、瞬間的なＥＳＤザップ電流は数アンペアを容易に超えることがあり、数ナノ秒間続くことがあるため、金属幅が重要な問題になる。たとえば、ボンド・パッドからノード３５のＩ／Ｏセルまで延びる金属（「リードウェイ金属」と呼ぶ）は、金属幅が十分でないとＥＳＤ事象中に溶融する可能性がある。この理由から、リードウェイ金属は、大きな放電事象に十分に対処するように十分な幅を持っていなければならない。第１０（ｂ）図に本発明の一般化した実施態様を示す。任意選択、または必須ではない要素は点線で図示してある。パッドは周辺電源Ｖcc1およびＶcc2までのｐチャネル・デバイス２２を有していてもいなくても構わないが、接続する場合第１０（ｂ）図に示す方向を有する。同様に、常に存在する内部電源デバイスＶ ssに対する周辺電源Ｖss1またはＶss2電源のみが、基板ダイオード２７に対する自然ウェルである。しかし、Ｖss1またはＶss2からＶssまでの（非バイアス）ダイオード連鎖２８は任意選択である。第１０（ｂ）図に図示されている本発明の新規な態様は、カンチレバー・ダイオードまたはバイアス・ダイオード連鎖であるＶccからＶssまでのクランプ３２と、Ｖcc1およびＶcc2からＶccまでのバイアス・ダイオード連鎖２６である。矢印のないデバイス２１は、ＥＳＤ電流を通すことができるという点で双方向である。ｐ基板ＣＭＯＳ内の浮動ｎ−ウェルから作られた静電放電（ＥＳＤ）保護のためのダイオード連鎖の、リーク電流状況とＥＳＤ電流状況における動作について説明する。バイポーラＰＮＰ作用は、望ましくない低電圧条件だけでなく、電源過電圧の非常に望ましいクランプを生じさせる。前述のように、本発明は集積回路（ＩＣ）における静電放電（ＥＳＤ）保護を向上させる回路である。この回路は、主としてＣＭＯＳ（主としてｎ−ウェル、ｐ基板ＣＭＯＳ）集積回路上の電源バス間にＥＳＤ保護を与えることを意図している。本発明は、ダイオード・バイアス、テーパリング（先細り化）、およびカンチレバー・ダイオードによってβを利用し、その望ましくない作用を制限し、ＰＰＮセルを使用してβを向上させる特定の設計強化策を採用する。 βの利用とその望ましくない作用の制限前述のように、ＰＮＰ電流利得はダイオード連鎖の性能に対して以下のような作用がある。ａ）低電流βは、連鎖のターンオン電圧をカットするため望ましくない。ｂ）高電流βは、ダイオード連鎖を、他の電源バスを荷電する単なる回路としての役割を超える、基板Ｖssに対するきわめて有効な電源クランプに変えるため、きわめて有益である。 βは残念ながら低電流のときに高くなるが、βをＥＳＤクランプに使用すると同時に、リーク状況においてダイオード連鎖の性能に及ぼすその作用を最小限にする方法はいくつかある。ＥＳＤ性能を犠牲にすることなく、βの望ましくない作用をなくすことを目標とするこれらの技法の概要を以下に示す。 i. ダイオード・テーパリング（先細り化）式５は、１組の同じダイオードの合計ダイオード連鎖電圧Ｖｔを規定する。しかし、後続のダイオード／ＰＮＰ段の面積（すなわちｐ＋フィンガ長）は変わることがある。たとえばダイオード連鎖の各後続のＰＮＰ段の面積が正確に（β＋１）分の１に減少するとする。その場合、各ダイオードでの電流密度は正確に同じになり、連鎖両端間でｍＶ１の全電圧が得られる。式５は、以下の式の特殊な場合と見ることができる。［式６］上式で、Ｌ_iは最初の段を基準としてｉ番目の段のフィンガ長（ダイオード面積）であり、すなわちＬ₁＝１である。したがって、βの期待値に従って、ダイオード／ＰＮＰ連鎖をある程度まで先細りさせると、第２項はゼロになるか、または少なくとも減少する。適切に先細りさせたダイオード連鎖によって、βに付随する分離電圧問題が解消されるだけでなく、使用面積が少なくなる。しかし、ダイオードのコンダクタンスが制限されるため、ＥＳＤ電流状況はある程度のサイズのダイオリードを必要とすることに留意されたい。高電流β（低い）を顧慮して連鎖を先細りさせても、各ダイオードに同様の抵抗降下があり、それは許容可能な場合もそうでない場合もある。 ii. バイアス回路網ダイオード連鎖両端間の増分電圧を逓減させる理由は、当然、接地への電流の流れのために、後段になるほど電流密度が低くなることである。したがって、後方の段の電流密度を上昇させて、所望の合計電圧降下が使用可能な段の間でほぼ当分に分割されるようにすることが有効な目標である。これはテーパリング（先細り）によって実現されるが、テーパリングに伴う重要な問題は、前述のように、この方法を使用してダイオード連鎖内のリークを最小化することはＥＳＤ性能の最大化と両立しないことである。しかし、バイアス回路網を使用してダイオードに小さいが有効な順方向電流を配送してダイオード連鎖を増大せることによって、ＥＳＤ性能にまったく影響を与えずに第６図の下降曲線を上昇させる他の方法がある。その結果のダイオード連鎖をクラッドと言うことがあり、便宜上、この連鎖をクラッド・ダイオードと呼ぶ。第１４図に図示する種類の回路網によって、１つまたは複数のダイオードのセグメントにしたダイオードにバイアスを加え、連鎖両端間の到達可能電圧がセグメントの電圧の倍数になるようにすることができる。その場合、リーク電流要件は広い温度範囲にわたって比較的一定になる。第１４図には、３．３〜５Ｖの混在電源の両極値を加えたバイアス・ダイオード連鎖が示されている。ＰＮＰトランジスタの通常の連鎖が、共通コレクタとして分布接地を使用したダイオードとして示されている。この場合、バイアス回路網の各設計選定は、使用面積を最小化するという希望による。すなわち、関与する合計抵抗と、抵抗器の総数を最小限にすることである。抵抗器の最も有効な選定は、長チャネルＰＭＯＳデバイスである。所与の温度（たとえば１００℃）で第１４図の連鎖両端間で所望の２．５Ｖを実現するためには、その高い目標温度でΔＶ／３＝２．５／３＝０．８３３Ｖでバイアスをかけた２つのＰＮＰダイオード／トランジスタが必要とする電流Ｉｏを特定する必要がある。次に、Ｉｏがダイオードの各対を流れるように、すなわちΔＶ／３Ｒ＝２．５／３Ｒ＝Ｉｏおよび２．５／Ｒ＝３Ｉｏが合計リークとなるように、Ｒを選定する。これは以下のように作用する。２Ｉｏが第１の抵抗器を流れ、次にＩｏが第２のダイオードの対に分流され（各セグメントの後にダイオード電流が残らないように、最悪の場合に無限のＰＮＰ利得を想定）、第２の抵抗器に同じ電圧降下ＩｏＲが現れる。最後に、予め計算したＩｏが最後の２個のダイオードを流れる。したがって、１つのセグメントへのＩｏが少なくともΔＶ／３を生じさせる限り、ダイオード連鎖を流れる合計電流は３Ｉｏ＝ΔＶ／Ｒ以下である（ここでΔＶ＝５．５Ｖ− ３０Ｖ＝２．５Ｖ）。この単純化された考え方は、βが大きく、次のダイオード・セグメントに渡される電流量が無視できるほどであると仮定した最悪の場合の設計方法であるが、これが常に当てはまるとは限らない。より詳細なモデリングによって正確な答えが得られるが、有限のβはダイオード連鎖のリーク性能しか向上させない。ＥＳＤモードでダイオード連鎖が、きわめて低い電流を常に通すほど大きいバイアス抵抗器の導入による影響をいかに受けないかに留意されたい。抵抗デバイスが、容易に起動される寄生ブレークダウン・モードを持たないようにすることが重要であるが、ダイオード連鎖が低電圧でクランプすることができるため、これが可能である。次に、高温で電源間をさらに分離する（電流を少なくする）ことを可能にする８ダイオード連鎖について考察することによってこの方法の一般化を試みるために、第１５図に示すように２個ずつのダイオードから成る４つのセグメントにすることが魅力的である。この場合も（単純化した）合計電流はΔＶ／Ｒであるが、今度はこれは４Ｉｏである。ここでセグメントへのＩｏによってΔＶ／４となり、すなわちこの場合は２．５／４ボルトとなる。現れるパターンは明らかである。電圧をダイオード連鎖のｎ個の等しいセグメントに等分配する場合、抵抗器シーケンスは、連鎖の正の端から始まって以下のようになる。セグメントを流れる強制Ｉｏ（＝Ｉｎ／ｎ）が少なくともΔＶ／ｎボルトを生じさせる限り、合計電流ＩｎはΔＶ／Ｒを超えない。右から始まる抵抗器シーケンスは、以下のような数学者が調和級数と呼ぶものに従う。抵抗器クラッド化方式は、最初は３車線、次に２車線、次に所与の方向の１車線になる、市街地から延びる高速道路になぞらえることができる。電流ユニットがダイオード・セグメントにバイアスを加えて次の抵抗器と同じ電圧にするため、次の抵抗器では等しい電圧を確立するためにそれに付随する「車線」を必要としない。この方式によって、前述のように目標温度でリーク電流目標と電圧目標を達成するのに必要な最低合計抵抗（これは使用ｐチャネル面積になる）が可能になる。各セグメントへの別々の抵抗は、効果的ではあるが、同じ結果を達成するのにはるかに多くのオーム（少なくとも（ｎ−１）倍、ｎはセグメント数）を必要とすることが容易に証明できる。これは、同じ方向にあるいくつかの行先に向かう別々の高速道路を建設するのと似ている。ダイオード・セグメント電圧は結局は電流密度に依存するため、ダイオード・テーパリングを組み込む場合には抵抗器の調和級数値に何らかの調整を加えなければならない。電流の導電「車線」が多数ある各バイアス抵抗器にもう一度注目すると、電圧の等分配を保持して合計リーク電流を最小化することを希望する場合は、その電流の送り先のセグメントのスケーリングに合わせて各「車線」のコンダクタンスを減少させなければならない。抵抗器の調和級数の使用は、高温リークが問題であることと、電圧目標を仮定して特定のリーク電流目標が達成される温度を最大限にする必要があるという前提に基づく。余裕が豊富にあり、何らかの安定化が必要な場合は、異なる一連の連鎖を使用することもできる。たとえば、セグメント電圧Ｖｏのｎ倍が目標高温でΔＶよりもかなり大きい場合、すべてのバイアス抵抗器をＲに設定することができ、最後のセグメントだけがオンになる。他のセグメントはオフになり、以下のようになる。これによって、Ｉｎが達成される温度は最大限にはならないが、これを使用して目標温度での電流を最小化することができる。同じ種類の分析は、クラッド・ダイオードを高温のための調和級数限界で設計したときの低温の事例にも適用される。この場合も、最後のセグメントを除くすべてのセグメントが実質的にオフになる。これは、第１４図の６ダイオード連鎖が（ダイオードにあまりバイアスをかけずに）抵抗器両端間でΔＶの３分の２未満をサポートし、合計１．５Ｒで、総リークがΔＶ／Ｒの９分の４未満になることを意味し、正確な値は低温でのＶｏによって決まる。しかし、これは高温リークよりも劇的に低いわけではなく、バイアス回路網によって回路の温度変化に対する感度が低下することを示している。実験によると、第１６図に示すように、タップ可能ダイオード連鎖に抵抗器を付加すると期待通りに作用する。クラッド・ダイオード連鎖抵抗器は、前述のようにｐチャネルＦＥＴを使用して実装する。第１７図に、ゲート酸化膜電圧が３．６Ｖを超えることができず、したがってｐチャネル抵抗器ゲートが３Ｖとして示されている６ダイオード連鎖を図示する。これによって、いずれにしてもゲートが０Ｖである場合よりコンダクタンスが低いため、より好都合な（より小さい）サイズのｐチャネル・デバイスの使用が可能になる。３Ｖと０Ｖへの抵抗接続が、薄いゲート酸化膜にインピーダンスのない電源電圧が現れるのを妨げる。Ｖss（接地）への抵抗接続は、ｎチャネル・デバイスを使用して行うことができる。これを行わないと、ゲート酸化膜に電源電圧が現れることになる。この抵抗バイアス回路網は、ダーリントンＰＮＰトランジスタ連鎖の動作に対して、最大電圧電源から離れた所にある浮動ｎ−ウェル（トランジスタ・ベース）にリーク電流を供給するという他の利点をもたらす。これは高温では特に重要である。ｎ−ウェル・リークは通常、高い動作温度でも数十ナノアンペアに過ぎないが、その電流がいくつかの増幅ＰＮＰ段を介して遠隔にあるｎ−ウェルに供給されないようにすることが重要である。総リークは基本リークに（β＋１）を数回掛けた積になる。第１７図の構成によって、浮動ｎ−ウェル・リークが最大でも１段のＰＮＰを介して送られるだけであるため、その効果によって総リークは低く維持される。ダイオードが光（特に障害分析中の顕微鏡の光）にさらされるとｎ−ウェル「リーク」がかなりの光電流になるため、室温で、等しいＶccであってもこの問題は重大になる可能性がある。その結果、光ダーリントン効果が生じ、光電流を増幅器を介して供給しなければならないためＶcc−Ｖss電流が巨大になる。適切なバイアス回路網によって、総電流を減少させ、障害分析者の注意をこれから引き離すことができる。任意選択であるが、第１７図の２つの電源を３．３Ｖに設定すると興味深い状況が現れる。ｐチャネル・バイアス抵抗器デバイスがオフになり、しきい値下のリークのみ（おそらく不十分な）をｎ−ウェルに送ればよい。ｎ−ウェルは、リーク電流を５番目のダイオードに送るために３．３Ｖより低い自己バイアスをかける。５番目のダイオードは、３．３Ｖに対してバック・バイアスを獲得する。しかし、幸いにも、ＰＮＰのβが約３であるために、そのような条件下でのリークは１００℃で８個の１５２μｍのダイオードの場合でも１００ｎＡ未満である場合がある。より高いβ（たとえば７）とより薄い酸化膜によるプロセスによって、ｐチャネルのターンオフ問題を回避することができる。その理由は、薄い酸化膜に全５．５Ｖが現れることができるため、ｐゲートを０Ｖにすることができるからである。高βのＰＮＰデバイスとゲート酸化膜電圧が低い値に制限されている考えられる将来のプロセスでは、リークにより引き起こされる連鎖内の電圧降下に何らかの制限を加えるように第１７図の構成を調整しなければならないであろう。第１８ａ図に、ｎ−ＦＥＴを設計し直して長チャネル「リーカ対」を形成し、ｐ抵抗器ゲートについてＶlowより低い電圧を確立してｐ抵抗器ゲートが決してオフにならず、しかも決して絶縁破壊を受けないようにすることによって、Ｖhigh＝Ｖlowの場合に過度に増幅されたリーク（光電流を含む）を防止す機構を示す。このリーカ対は、Ｖlowからの最小リークを必要とするように設計することができる。バイアス・ダイオード連鎖に印加される電圧は、混在電源チップ上の２つのＶ ccx電源からの電圧であるとは限らないことに留意されたい。ＶccとＶssの間とすることもでき、たとえばコアＶccは最も可能性の高い選定である。技術が進歩し、ＩＣがますます低い電圧で動作するようになり、バーンイン電圧がそれに応じて低くなるに伴い、この種の電源クランプは明確な可能性を持つものである。たとえば８個のダイオードの連鎖を、２．５〜３Ｖの電源を低リークでクランプし、先進技術に見られる少なくとも比較的低いＰＮＰベータ値で、高温（１２５〜１５０℃）までの３〜３．６Ｖのバーンインに耐えられるように構成することができる。バーンイン（その温度ではｐｎｐベータが上昇する）でその最大差分電圧を維持するそのような長いダイオード連鎖については、余分の電流を中間の段に送り込む何らかの方法が望ましい場合がある。しかし、以上に述べたバイアス方式に何らかの改良を加えない限り、高温での電流補給とバーンイン電圧によって、より低い温度とより低い電圧で製品性能がなはだしく損なわれる可能性がある。第１８ｂ図に、連鎖の下流への電圧の等分配を確立するために使用するバッファ電圧ドライバの概念を示す。この実施形態は、どのようなバイアス・ダイオード連鎖にも適用可能であり、バッファリングは連鎖内の任意の数の中間段に適用可能である。連鎖に常に実質的な差分電圧があるため、Ｖcc−Ｖssクランプは最高の候補である。ドライバを流れるスタンバイ・リーク電流を低くし、たとえば高温などで必要でなければ増幅器についてはＶccから電流をほとんど供給しないことが望ましいであろう。これによって、わずかな余分の回路を設けるだけで第１６図に示すようにすべての温度でリーク電流が低減されることになる。第１８ｃ図に、このような方式をＣＭＯＳ回路に実施する様子を示す。リーカ対Ｔ１およびＴ２は常にオンであるが、きわめて長いチャネルのデバイスであるため、有意なＩccを引き出さない。高温で、４番目のダイオードに続くノードがＶoutよりも低いしきい値に下がると、連鎖のより低い部分に十分に補給されるまで、ソース・ホロワＴ３（高マイクロアンペアの電流が可能な強力なデバイス）がオンになる。しかし、Ｖccが低電流で容易にサポートされる低温では、Ｔ３は完全にオフになるかまたはごく少量の電流を供給する。Ｔ３における人体効果はそのトリップ点に影響を与えるが、リーカ対はそれを念頭に置いて設計することができることが多い。ＰＮＰトランジスタ連鎖にバイアスをかける上記の概念の新規性は重要である。前述のようにバイアス方式を使用するだけで、ＥＳＤ保護と温度依存電圧−電流目標がすべて満たされ、可能になる。ダーリントン・トランジスタは新しいものではないが、そのようなデバイスに関する従来の技術はＥＳＤ保護を備えず、バイポーラＩＣにおける信号の増幅に使用される２段ダーリントンを備えるものである｛たとえばＰ．ＨｏｒｏｗｉｔｓおよびＷ．ＨＩｌｌのＴｈｅＡｒｔｏｆＥｌｅｃｔｒｏｎｉｃｓ，２ｎｄｅｄｉｔｉｏｎ（ＣａｍｂｒｉｄｇｅＵｎｉｖｅｒｓｉｔｙＰｒｅｓｓ，１９８９）の９４〜９５ページと、Ｐ．ＧｒａｙおよびＲ．ＭｅｙｅｒのＡｎａｌｙｓｉｓａｎｄＤｅｓｉｇｎｏｆＡｎａｌｏｇＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ，３ｒｄｅｄｉｔｉｏｎ（Ｗｉｌｅｙ，１９９３）の２２３ページ｝。この場合、（第１のトランジスタのエミッタと第２のトランジスタのベースの間に）バイアス抵抗器を配置して、主としてデバイスを高速化し、付随的に増幅リーク電流を回避する。「バイアス回路網」という用語は、この文献から採ったもので、本明細書で説明している新規な回路の一部を簡潔に説明するものとして選定した。本明細書で述べている多段ダーリントン構成には周知の先例はなく（信号スイッチにとっては低速で不利となる）、多段ダーリントンのためのＥＳＤ保護の適用の先例もない。 iii. カンチレバー・ダイオードダイオード・テーパリングでは、ダイオード／ＰＮＰ連鎖が後段に行くに従って必要電力が少なくなることが認められる。この事実は他の点でも有用である。第４図に示すＰＮＰ連鎖を参照すると、各段での電流利得のために、出力での電力は入力電流の（β＋１）⁴分の１である。したがって、かなり低いβでも電流の大部分は基板に流れる。中程度のβの場合は、１０未満であっても、出力で必要なベース電流は出力を他の電源に接続する以外の代替方法を考慮することができるほど低い。ある種の小さな回路で十分な場合があり、ユーザは２つの電源が常に電圧限界内にあるように保証する必要がなくなる。電源をダイオード連鎖の末端で固定させないという概念が、カンチレバー式、またはカンチレバー・ダイオードとして知られるようになっている。これをダイオード・テーパリングおよびバイアス回路網と組み合せて、より効果的でより用途の広いダイオード連鎖設計を実現することができる。カンチレバー・ダイオードの終端は出力での単純なキャパシタで十分であるが、キャパシタはパルスが終わるたびにリセットしなければならず、そうしなければ荷電してダイオード連鎖をオフにしてしまう。これは、電源が（直接と間接とを問わず）数秒間隔で数百回または数千回ストレスを受けるＨＭＢ試験の反復パルスによるものである。キャパシタは、１秒以内に放電するために入力に小型のプルアップ・ダイオードを必要とすることがある。ウェル・リークは不十分な可能性がある。カンチレバー・ダイオードの構造上の利点は無視できないと判断されている。うまく設計されたダイオード／ＰＮＰ連鎖はあらゆる温度で３．０〜５．５Ｖの電源差にも耐えることができ、電源投入順序付けオプションによって、所与の製品で使用されるのを防ぐことができる。また、スタンドアロン・ダイオード方式がなければ、ダイオード連鎖を使用してコアＶccを保護する方法は（ほとんど）ない。十分な大きさの周辺Ｖccがあればダイオード連鎖を逆方向にして終端として使用することができるようになるであろう。βのためにほとんどの電流が基板に長れ、周辺Ｖccが脅かされることはない。コアＶccは通常、チップ上で最良のＶccであり、ＥＳＤに対してきわめて耐性があるが、Ｃ．Ｄｕｖｖｕｒｙ、Ｒ．Ｎ．Ｒｏｕｎｔｒｅｅ、およびＯ．Ａｄａｍｓが「ＩｎｔｅｒｎａｌＣｈｉｐＥＳＤＰｈｅｎｏｍｅｎａＢｅｙｏｎｄｔｈｅｐｒｏｔｅｃｔｉｏｎＣｉｒｃｕｉｔ」（ＰｒｏｃｅｅｄｉｎｇｓｏｆｔｈｅＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＲｅｌｉａｂｉｌｉｔｙＰｈｙｓｉｃｓＳｙｍｐｏｓｉｕｍ，１９８８，１９〜２５ページ）で指摘しているように、常にそうであるとは限らない。優れたコア電源クランプは、Ｃ．Ｄｕｖｖｕｒｙ等と、Ｃ．Ｃ．Ｊｏｈｎｓｏｎ，Ｓ．Ｑａｗａｍｉ，およびがＴ．Ｊ．Ｍａｌｏｎｅｙが「ＴｗｏＵｎｕｓｕａｌＦａｉｌｕｒｅＭｅｃｈａｎｉｓｍｓｏｎａＭａｔｕｒｅＣＭＯＳＰｒｏｃｅｓｓ」（１９９３ＥＯＳ／ＥＳＤＳｙｍｐｏｓｉｕｍＰｒｏｃｅｅｄｉｎｇｓ、２２５〜２３１ページ）で述べている種類の曖昧な弱点を許容することができるであろう。ＥＳＤパルスの期間にわたってかなりの量のベース電流をシンクするがそれ自体が長期間オフになるカンチレバー・ダイオード終端を第１９図に示す。図示されているのは４段だが、それ以上の段を追加することができる。キャパシタのために最初はそのゲートが接地されているｐ−ＦＥＴ（Ｔ１）を介して、最大数ｍＡまでのベース電流が低減される。酸化薄膜キャパシタは約１ｐＦであり、メガオーム範囲の等化抵抗で長チャネルｐ−ＦＥＴ（Ｔ３）によってプルアップされて、１マイクロ秒以上のＲＣ時定数を示す。Ｔ２は、リーク電流を連鎖の終端に供給して増幅リーク電流問題を防ぐもう１つの長チャネル・デバイスである。Ｔ２には、前項で述べたように、ダイオード連鎖の中間に接続することによって追加の抵抗デバイスを付けることができる。Ｔ４はＴ２およびＴ３のゲートを接地する小型のｎＦＥＴである。ＲＣにより誘起される遅延時間後、Ｔ１がオフになり、接地への長期間の導通はなくなる。入力へのＴ３のｐ−ダイオードによって、キャパシタ電圧が入力より高くならないことが保証される。このようなダイオードがなければ反復パルスによってキャパシタ電圧が入力より高くなることになる。したがって、Ｖccx上のリークのために各パルス後に回路が緩和する。様々なカンチレバー・ダイオード終端の例を第２０（ａ）〜２０（ｅ）に示す。第２０（ａ）図には（緩和のためのプルアップ・ダイオードを備えた）単純なキャパシタを図示し、第２０（ｂ）図には第１９図の回路を図示する。Ｖccxより低い電圧に接続することによってキャパシタのそれぞれの抵抗プルアップＦＥＴを小さくする方法については後述する。しかし、第２０（ｂ）図に図示する構成は、Ｖccxが公称５Ｖにされるプロセスでは、接地ゲートを有する長チャネルｐ−ＦＥＴにおけるゲート絶縁破壊のために不可能である。第２０（ｃ）図の構成は、リーカ対を使用してＶcc（コアＶccは公称３．３Ｖに制限される）より低い所望のｐ−ＦＥＴ電圧を確立するため、第１９図に類似している。ここで、すべてのＦＥＴゲート電圧は適法であるが、Ｔ１のｐ−ＦＥＴのゲートからドレインまでと、キャパシタ両端間にＶccxがあり、どちらの要素も第１９図にはない。したがって、キャパシタは単一の薄いゲート酸化膜とすることはできない。直列に接続された２つのこのようなデバイスが恐らく最善の実施形態であり、第２０（ｃ）図に図示されている。キャパシタは、通常、基板上またはｎ−ウェル上のポリ・ゲートで作られ、２つのこのようなデバイスを直列にし、ポリ・ゲートを共通端子として、均一でないリークを避け、電圧がキャパシタ間で真に分割されるようにする。残念ながら、累積キャパシタを（接地したｎ−ウェル上のポリ・ゲート）を形成する通常の実施態様は、この「背面結合」方式の両方のデバイスにとって効果がなく、その結果、少なくとも１つの反転デバイスを使用しなければならない。Ｔ１ｐ−ＦＥＴはゲートとウェルの間に５Ｖの電圧がないが、ゲートとドレインの間のエッジに５Ｖの静電電圧がある。これは、絶縁破壊規則によって許容される場合もされない場合もある。許容されない場合は、Ｔ１のスタックした位置換えが必要である。これらの複雑さのために、ある種のプロセスで高圧Ｖccxを保護する好ましい方法は、前述のバイアス回路網の場合のように、Ｖｃｃへのバイアス・ダイオード連鎖の使用である。第２０（ｄ）図に、ｎチャネル・デバイスを使用してカンチレバー終端を実施する方法を図示する。Ｖccへのキャパシタは、ｐ基板／ｎ−ウェルＣＭＯＳにおける累積キャパシタとすることはできないが、大きな終端デバイスで単位長当たりのコンダクタンスが大きくなるなど、ｎチャネル実施形態にとって利点がある。最後に、第２０（ｅ）図に、ＢｉＣＭＯＳプロセスにおいてきわめて有効なバイポーラＮＰＮ終端を示す。この種のバイポーラ・トランジスタは、単位面積当たりの高利得と高コンダクタンスを有し、ＦＥＴの二乗ターンオン電圧がなく、数十分の１ボルトで電圧をクランプする（飽和）。しかし、この場合、Ｖcc上の通常のＲＣ回路は、バイポーラ・トランジスタに十分なベース電流を流すことができるように、図のようにバッファリングする必要がある。有効に機能すると思われる他の１つの注目すべきカンチレバー・ダイオード終端を、第２１図に示す。これは、２段のＲＣ遅延を有し、６段の低減ダイオード連鎖を終端させる。元の６段の第２２図のカンチレバー・ダイオードば、バイアス回路網、または、ＶccxへのＯＵＴノードをブートストラップし、高温で必要なリーク電流を供給する、少なくとも第１９図に示す種類のＶccxへの長チャネルｐ−ＦＥＴを使用することもできた。３０を超える（高温ではそれ以上）低電流βと、数十ナノアンペア単位のｐ−ＦＥＴからのしきい値下のリーク電流により、このデバイスの１つのバージョンは自己加熱して１２５℃の周囲温度で熱暴走し、それ自体が焼き切れた。これは、ＰＮＰトランジスタ連鎖の強力な増幅力を示す望ましくない証拠であった。バイアス回路網を実装し、増幅リーク電流を防ぐだけで、過度のリーク電流と熱暴走を回避することができる。第２２図は、バイアス回路網と終端回路を備える６段カンチレバー・ダイオード連鎖の例である。キャパシタ・プルアップは、確実に起動されるようにＯＵＴよりも電圧が高くなるが、この電圧は図からわかるようにＶccxよりも低く、合計ゲート電圧が低くなり、ＦＥＴ抵抗が高くなるようになっている。カンチレバー・ダイオード終端回路を使用した場合に避けるべきいくつかの設計上の着想が、第２３ａ図〜第２３ｄ図に図示されていることにも留意されたい。ｎ−ＦＥＴについて人体効果を考慮した場合でもしばしばそうであるように、ｎ−ＦＥＴの｜Ｖｔ｜が短チャネルｐ−ＦＥＴよりも小さい場合は、第２３（ａ）図のようにプルアップとして長チャネルｎ−ＦＥＴを使用することが魅力的であるように思われるであろう。しかし実際には、試験構造体上に見られる問題がある。明らかにｎ−ＦＥＴ上のスタートアップ過渡により、Ｖccxがパルスされると直ちにキャパシタが電荷と電圧を獲得する。キャパシタ・ノードからソースに電子が流れ込み、チャネルを満たす。したがって、ソース（ｐまたはｎ）を電源に接続したままにしておくことが望ましい。第２３（ｂ）図の回路は、キャパシタと短チャネルｐ−ＦＥＴとに給電する長チャネルｐ−ＦＥＴがＶccxよりも１ＶＴ下に固定され、定常状態で必要な短チャネルｐ−ＦＥＴのオフが不可能になるため望ましくない。キャパシタの抵抗プルアップは、第２０（ｃ）図のように長チャネルｐ−ＦＥＴゲート上の接地を使用するとより安定であるが、第２３（ｃ）図の堅固な接地はＶccxと接地の間に小さな薄い酸化膜エッジしかないため避けるべきである。この酸化膜はそれと並列しているもののために、あらゆるＣＤＭＥＳＤ事象に耐えるが、それらの並列要素を保証することはできない。最後に、第２３（ｄ）図に示す回路は、ＦＥＴのチャネル電流がバイアス抵抗器によって供給され、ゲート電圧が接地よりも多少低くなり、デバイスがオンになると、終端の短チャネルｐ−ＦＥＴ上の数百ｍＶで固定される可能性がある。これは、ゲート上にデプレション・キャパシタがある場合に室内灯で発生するのが見られる。光によってｎ形ポリ・キャパスタ・プレートが接地より下になると考えられると同時に、長チャネルｐ−ＦＥＴがしきい値下になり、キャパシタ・ノードをプルアップしてチャネルをオフにする。（第１９図および第２２図のように）長チャネルｐ−ＦＥＴを明白により高い電圧にすることが好ましい。バイアス抵抗器を介して供給されるチャネル電流によって、長チャネルｐ−ＦＥＴはオンになるのに十分な高さまで自動的に引き上げられ、大型のｐ−ＦＥＴのゲートが遮断される。カンチレバー・ダイオード連鎖は、その入力接続部の電圧が突然上昇すると常にオンになるため、ＥＳＤ電荷を分流する。接地に通ずる有効な入力保護デバイスとならないのはこのためである。これは、変化する信号への交流短絡のようなものである（したがってスイッチング雑音を減衰するのに役立つことさえある）。電源クランプとして、ダイオード連鎖にはトリガ電圧またはオーバーシュート問題がなく、Ｖccスタートアップ過渡が許容可能である限り優れている。幸いにもＨＢＭのＥＳＤ電荷は１００ｐＦ×２０００Ｖ＝０．２μＣ程度であり、ＣＤＭの場合はさらに低いため、ダイオード／ＰＮＰ連鎖は数マイクロクーロン程度しか導電せず、効果的なＥＳＤクランプとして機能する。３．６μＣが１０^-9Ａ −ｈｒ、すなわち約１０^-9のバッテリ・チャージであるため、スタートアップ過渡は製品の動作にとって軽微な問題であり、恐らくＶcc上の他の多くのスタートアップ過渡の中では微々たるものである。カンチレバー・ダイオードは単一の電源から基板に接続され、きわめて有効な電源ＥＳＤクランプとして機能し、ＴＦＯまたはＳＣＲ電源クランプのようなトトリガに関する難点がまったくない。単一のＶcc接続により、雑音のための十分な電源分離、電源投入順序付け、または混在電源の両極値の問題がなく、ＰＮＰ電流利得のために付随的難点がない。実際に、電流利得は十分に利用され、その動作にとって不可欠である。ウェブスター効果（高電流でのβ損失）は所望の条件に反するが、通常は、出力ベース電流を小さな回路で供給することができるようにする多段ＰＮＰ連鎖から得られる十分な利得があるはずである。半導体デバイスおよびエレクトロニクス全般の歴史では、得られる利得をあらゆる問題の解決のために使用する事例が豊富である。このＰＮＰトランジスタのダーリントン結合連鎖は利得ブロックであるが、いかなる種類のものでも従来の増幅器としての性能は劣り、したがってこれまでチップ設計では一般的には見られなかった。しかし、その電流利得のために、複数電源クランプの重大なＥＳＤ保護問題の解決に役立ち始めている。カンチレバー・ダイオードは、「スタンド・アロン」状態と応用の容易さのために、カンチレバー・ダイオードをそのために設計することができるプロセスにおいて最も重要な電源ＥＳＤクランプになり得る。 βの向上方法以上の説明は、可能な限り多くのプロセスでカンチレバー・ダイオードを設計することがいかに望ましいかを示している。しかし、カンチレバー・ダイオード連鎖はある一定の量のＰＮＰ電流利得、すなわちβを必要とする。このβは、高電流であらゆるプロセスで自動的に現れるわけではない。βが有用であることは確認されているため、設計に組み込む価値が十分にあるであろう。通例、プロセスを固定したものとみなしてレイアウトによって得ることができるデバイスの利点は、正当なものである。そのための明確な手法を第２５図に示す。これは、基本ダイオード・サブセルをＰＰＮ様式に修正して、「水平」集電と「垂直」集電を可能にしたものである。上面ＰＮＰの狭いベース幅によって、安定状態のβをより迅速に達成することもできる。しかし、１つのプロセスでは、面積を３０％犠牲にすればβを１０％向上させることができた。時間依存作用については綿密には研究しなかったが、その利益が大きいとも予想されない。その１つのプロセスでは明らかではなかったが、ＰＰＮ構造には、上面コレクタの面積が裏面コレクタよりも狭いため電流が上面コレクタに流れると過熱による損傷を受けるある程度のリスクがある。電圧降下のため、逆方向バイアスがかかったコレクタベース接合では順方向方向バイアスがかかったエミッタベース接合よりもはるかに多くの熱が放散される。 βを増大させる他の方法は、ｐ−ｅｐｉとｐ＋基板を使用するＣＭＯＳプロセスで現在一般的に行われている、ｐ−ｅｐｉへのｐ−ウェルの注入を利用することである。この注入はｎ−ウェルより浅いところで終わり、（従来とは異なって）ｎ−ウェル内に入れた場合、ｎ−ウェルを逆ドープすることになる。したがって、従来のダイオード構造、またはＰＰＮ構造内の、ｐ＋接合をｐ−ウェル注入によって深くし、より狭いベース幅を可能にすることができる（第２５図）。しかし、エミッタ効率、直列抵抗、およびレイアウト面積に及ぼす影響があらゆる利点よりも大きい可能性があるため、この概念全体は計測によって実証されるまでは推論的なままである。以上の説明を読めば、当業者には本発明の多くの変更および修正が疑いなく明らかになろうし、例示のために図示し、説明した特定の実施形態は決して限定的であることを意図したものではない。したがって、好ましい実施形態の詳細は特許請求の範囲を限定するものではなく、特許請求の範囲自体は本発明にとって本質的なものとみなされる特徴のみを記載したものである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，ＥＥ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＭＸ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．入出力バッファを有する集積回路を静電放電から保護する装置であって、前記入出力バッファは、前記集積回路のパッドに結合されたアノードと第１の周辺供給電位に結合されたカソードとを有する第１のダイオード（２２）と、前記集積回路の入力ノードに結合されたアノードと第１の内部供給電位に結合されたカソードとを有する第２のダイオード（２４）と、第２の内部供給電位に結合されたアノードと前記入力ノードに結合されたカソードとを有する第３のダイオード（２３）と、前記第２の内部供給電位に結合されたアノードと第２の周辺供給電位に結合されたカソードとを有する第４のダイオード（２５）と、前記集積回路の前記パッドと前記入力ノードとの間に接続された抵抗（３７）とを備え、前記保護装置は、前記第１の周辺供給電位と前記内部供給電位との間に雑音分離を与えるダイオード・クランプとして機能するバイアス・ダイオード連鎖（２６）を備え、前記バイアス・ダイオード連鎖は前記第１の周辺供給電位に結合されたアノードと前記第１の内部供給電位に結合されたカソードとを有する保護装置。２．前記バイアス・ダイオード連鎖（２６）が、１組のバイアス抵抗と、対応する１組の少なくとも２個の直列接続されたダイオードとを使用し、各バイアス抵抗は前記対応する組の少なくとも２個の直列接続されたダイオードのうちの１組に並列接続されていることを特徴とする請求項１に記載の保護装置。３．バイアス連鎖内の各前記１組の少なくとも２つの直列接続されたダイオードに電圧の等分配があることを特徴とする請求項２に記載の保護装置。４．少なくとも２つの直列接続されたダイオードから成る各組の抵抗が、連鎖の正の端から始まるというシーケンスによって規定されることを特徴とする請求項３に記載の保護装置。５．各後段のｐ＋フィンガ長がその前段のｐ＋フィンガ長以下であり、前記段のうちの少なくとも１段のｐ＋フィンガ長が前記前段のうちの少なくとも１段のｐ＋フィンガ長未満であるように、前記バイアス・ダイオード連鎖が先細りになっていることを特徴とする請求項１に記載の保護装置。６．前段よりも小さいｐ＋フィンガ長を有する各後段のｐ＋フィンガ長が所定の率で縮小することを特徴とする請求項５に記載の装置。７．所定の率が静電放電試験状況のための電流依存ＰＮＰのβおよびデバイス抵抗と、デバイスの動作状況のための温度を超える所望のリーク作用とを考慮に入れたデバイス・モデリングによって決定されることを特徴とする請求項６に記載の装置。８．バッファ電圧ドライバを使用して少なくとも２つの直列接続されたダイオードの前記各組に電圧の等分配を行うことを特徴とする請求項３に記載の装置。９．バッファ電圧ドライバが、前記ダイオード連鎖の中間に余分のバイアス電流を供給するように動作することを特徴とする請求項８に記載の装置。１０．バッファ電圧ドライバが、必要なときに前記余分のバイアス電流を供給するためにトランジスタのリーカ対とソース・ホロワ・トランジスタとを備えることを特徴とする請求項８に記載の装置。１１．静電放電から保護された電源を有する集積回路を保護する装置であって、前記電源が、前記集積回路のパッドに結合されたアノードと第１の周辺供給電位に結合されたカソードとを有する第１のダイオード（２２）と、前記第１の周辺供給電位に結合されたアノードと第１の内部供給電位に結合されたカソードとを有する第２のダイオード（２６）とを備え、前記保護装置は、電源静電放電クランプとして動作するカンチレバー・ダイオード連鎖（３０）を備え、前記カンチレバー・ダイオード連鎖は、前記第１の内部供給電位に結合されたアノードと第２の内部供給電位に結合されたカソードとを有する保護装置。１２．前記カンチレバー・ダイオード連鎖（３０）が１組のバイアス抵抗と対応する１組の直列接続されたダイオードとを使用し、各バイアス抵抗が対応するダイオードの組に並列に結合されていることを特徴とする請求項１１に記載の保護装置。１３．定常状態時に、カンチレバー・ダイオード連鎖内の各前記ダイオードの組においてほぼ同じ電圧に達することを特徴とする請求項１２に記載の保護装置。１４．各ダイオードの対の抵抗が、連鎖の正の端から始まるというシーケンスによって規定されることを特徴とする請求項１３に記載の保護装置。１５．各後段のｐ＋フィンガ長がその前段のｐ＋フィンガ長以下であり、前記段のうちの少なくとも１段のｐ＋フィンガ長が前記前段のうちの少なくとも１段のｐ＋フィンガ長未満であるように、前記カンチレバー・ダイオード連鎖が先細りになっていることを特徴とする請求項１１に記載の保護装置。１６．各後段のｐ＋フィンガ長が所定の率で縮小することを特徴とする請求項１５に記載の保護装置。１７．所定の率が静電放電試験状況のための電流依存ＰＮＰのβおよびデバイス抵抗と、デバイスの動作状況のための温度を超える所望のリーク作用とを考慮に入れたデバイス・モデリングによって決定されることを特徴とする請求項１６に記載の保護装置。１８．カンチレバー・ダイオード連鎖が電源供給固定手段としてキャパシタを使用することを特徴とする請求項１１に記載の保護装置。１９．カンチレバー・ダイオード連鎖が電源固定手段としてトランジスタ回路網を使用することを特徴とする請求項１１に記載の保護装置。２０．前記トランジスタ回路網が、ａ）そのゲートがキャパシタンスに結合され、そのソースとドレインが前記カンチレバー・ダイオード連鎖の出力端とＶssとの間に結合されている第１のｐ− ＦＥＴデバイスと、ｂ）前記キャパシタンスによって形成されたノードと前記第１のデバイスのゲートとの間に結合され、少なくとも１マイクロ秒のＲＣ時定数を示す抵抗を形成するように調整された第２のｐ−ＦＥＴデバイスと、ｃ）そのソースとドレインが前記カンチレバー・ダイオード連鎖の出力端とＶ ccx との間に結合され、前記カンチレバー・ダイオード連鎖の出力端に所定のリーク電流を供給するように調整された第３のｐ−ＦＥＴデバイスと、ｄ）そのソースとドレインが前記第２および第３のＦＥＴデバイスのゲートとＶssとの間に結合されたｎ−ＦＥＴデバイスとを備え、前記ＲＣ誘起遅延時間後に、前記第１のｐ−ＦＥＴデバイスがオフになり、前記第２のｐ−ＦＥＴデバイスが、前記キャパシタンスの電圧が前記ダイオード連鎖に入力される電圧以下になることを保証するように動作することを特徴とする請求項１９に記載の保護装置。２１．キャパシタンスが少なくとも２つの直列に接続されたキャパシタンスを備えることを特徴とする請求項２０に記載の保護装置。２２．トランジスタ回路網がｎチャネル・デバイスであることを特徴とする請求項１９に記載の保護装置。２３．トランジスタ回路網が２段ＲＣ遅延回路を備えることを特徴とする請求項１９に記載の保護装置。