JPH09511881A - 多レベルｖｓｂ伝送システムのためのデータレベル選択 - Google Patents

Abstract

(57)【要約】 １以上のデータ群の受信シンボルにより代表されるデータビットを決定するためのシステムであって、受信シンボルを多ビット値（好ましくは、２つの補数形式(complement form)に変換し、各多ビット値の多数の最重要ビットを選択し、それぞれのシンボルにより代表されるデータビットを得るためにその最重要ビットを反転する。

Description

【発明の詳細な説明】 多レベルＶＳＢ伝送システムのためのデータレベル選択 本発明は全体としてデジタル伝送システムに関するものであり、特に、記号− バイト変換、インタリーブおよび前方誤り訂正などの受信器動作を容易にするた めに選択したデータフレーム構造および回路装置と、伝送システムの容量を増大 させるために伝送環境の信号対ノイズ比（Ｓ／Ｎ比）に関連させられるデータ伝 送速度とを有する、デジタルデータ伝送システムに関するものである。 米国特許第５，０８７，９７５号は、標準の６ＭＨｚテレビジョン・チャネル によってテレビジョン信号を連続するＭ個のレベルの記号の形で伝送するための 残留側帯波（ＶＳＢ）システムを開示している。テレビジョン信号は、たとえば 、１つまたは２つの圧縮された高帯域ＨＤＴＶ信号またはいくつかの圧縮された ＮＴＳＣ信号を含むことがある。記号を特徴づけるレベルＭの数は状況に応じて 変更できるが、記号の繰り返し率は、６８４Ｈ（約１０．７６Ｍｅｇａｓｙｍｏ ｌｓ／ｓｅｃ）などのように、固定することが好ましい。ここに、ＨはＮＴＳＣ 水平走査周波数である。特定の任意の状況で用いる記号レベルの数は、主として 、伝送媒体を特徴づけるＳ／Ｎ比の関数であり、Ｓ／Ｎ比が低い状況で使用する 記号レベルの数は少ない。２４、１６、８、４、２の記号レベルを取り扱える性 能によって、ほとんどのシステムにおける諸条件を満たす適切な融通性が得られ る。Ｍの値が小さいとＳ／Ｎ比性能が向上するが、その代わり伝送ビット速度が 低下するという犠牲を払うことになる。たとえば、繰り返し率が１０．７６Ｍ ｓｙｍｏｌ／ｓｅｃであると仮定すると、２レベルのＶＳＢ信号（記号当り１ビ ット）は伝送ビット速度が１０．７６Ｍeｇａｂｉｔｓ／ｓｅｃであり、４レベ ルのＶＳＢ信号（記号当り２ット）は伝送ビット速度が２１．５２Ｍｅｇａｂｉ ｔｓ／ｓｅｃである、等々、伝送ビット速度が約４８．４３Ｍｅｇａｂｉｔｓ／ ｓｅｃである２４レベルのＶＳＢ信号に至る。 一般に、ケーブルテレビジョンシステムのＳ／Ｎ比性能は、信号（チャネル） 周波数が高くなるにつれて低下することが知られている。Ｍレベル伝送システム の前記属性、すなわち、Ｍが小さくなるにつれて改善されるＳ／Ｎ比性能は、１ ９９４年１２月１５日出願のＰＣＴ／ＵＳ ９４／１４３９４の係属出願におい てクレームされた発明であり、ＣＡＴＶ配給システムのより高い周波数チャネル におけるＳ／Ｎ比低下を補償する。すなわち、本発明のこの態様によれば、Ｍの より大きい値を用いてより低い周波数のチャネルを伝送し、Ｍのより小さい値を 用いてより高い周波数のチャネルを伝送する、ＶＳＢ伝送をＣＡＴＶシステムで 行う。それによってより高い周波数のチャネルのビット伝送速度が低下するが、 受信した信号は低い周波数のチャネルのＳ／Ｎ比に匹敵するＳ／Ｎ比で再生でき る。 更に、システム効率、とくにデータのインタリーブ解除、信号−バイト変換お よび前方誤り訂正などの受信器動作に関連するシステム効率を、伝送される信号 の可変ＭレベルＶＳＢキャラクタの制約内で、それらの動作を容易にするデータ フレーム構造を選択することによって、非常に高くできる。 したがって、本発明の主な目的は、多値ＶＳＢデジタルデータ送信及び受信シ ステムのための新規なデータレベル選択システムを提供することである。 本発明の別の目的は、可変データ群を有するデジタル情報の送信及び受信のた めの簡略化されたレベル選択システムを提供することである。 本発明のさらなる特徴及び効果は、図面を参照して以下の発明の実施の形態の 説明を読むことにより明らかになるであろう。 第１図は本発明に使用されるデータフレーム構造を示す。 第２図はデータ配列のサイズと本発明の他のパラメータとの関係を示す図表で ある。 第３図は本発明に使用される送信器の簡略にしたブロック図である。 第３図Ａは第３図の送信器におけるバイト−記号変換器及びマッパの一部を示 す図表である。 第３図Ｂはケーブル設備におけるＳ／Ｎ比の周波数による変動と、ケーブル設 備の動作を最適にするためのＶＳＢモードの割当てとを示す図表である。 第４図は本発明に従って構成された受信器の簡略にした線図である。 第４図Ａは、２つの補数形式における信号レベル範囲を示す。 第５図は第４図の受信器のデータプロセッサ部を示すより詳細な図である。 第６図は第５図のデータプロセッサの記号−バイト変換器を示すより詳細な図 である。 第７図はくりこみインタリーブされているデータ流のインタリーブを解除する ための簡単な直線メモリアレイの例の線図である。 第８図は第７図に示すようなメモリアレイなどのメモリアレイのためのメモリ アドレスを発生するための一般化した回路である。 第９図は本発明の実際の実施例に使用するために適当なＲＯＭのメモリアレイ である。 第１０図は第９図のＲＯＭのための変換回路である。 本発明の新規なデータフレームの構造を第１図に示す。データフレーム・フォ ーマットが本発明の主題である。参照番号１０で全体的に示すデータフレームは ＤＳ０〜ＤＳ３１２として示す３１３個のデータセグメントＤＳを有する。各デ ータセグメントは、データ用に８３２個の記号と、データセグメント同期キャラ クタ１１を定める４個の記号とを含む。各データセグメントの同期キャラクタ１ １は４つの２レベル記号を有する。それらの記号は出願番号８９４，３８８号で ある係属中の出願に開示されている形式をとることが好ましい。第１のデータ セグメントＤＳ０は２レベル記号だけを有する。それらの２レベル記号は疑似ラ ンダム順序フレーム同期コードと、データフレームの残りの３１２個のデータセ グメントのデータフィールドの記号のレベルＭ（たとえば、２４、１６、８、４ または２）とを識別する８記号ＶＳＢモード、または制御、信号とを含む。８ビ ットＶＳＢモード制御バイトの初めの３ビットはＶＳＢモードを識別し、残りの ５ビットはパリティビットを構成する。それらのパリティビットは誤り検出のた めに受信器で使用できる。典型的なＣＡＴＶ配給システムでは、たとえば、ＶＳ Ｂモード信号が低周波チャネルに対する比較的大きいＭを識別し、より高い周波 数のチャネルに対するより小さいＭを識別する。地上波放送環境では、ＶＳＢモ ードはＭ＝２、４または８が最も可能性がある。 第２図の表を参照して、データセグメントＤＳ１〜ＤＳ３１２の各データ記号 が４．５ビット（Ｍ＝２４）、４ビット（Ｍ＝１６）、３ビット（Ｍ＝８）、２ ビット（Ｍ＝４）または１ビット（Ｍ＝２）を表す。フレーム当り固定した数の データバイトの数は図示のように変化する。すなわち、各フレームはＶＳＢモー ドＭ＝２４に対して１４６，０１６データバイトを有し、Ｍ＝１６に対して１２ ９，７９２データバイトを有し、Ｍ＝８に対して９７，３４４データバイトを有 し、Ｍ＝４に対して６４，８９６データバイトを有し、Ｍ＝２に対して３２，４ ４８データバイトを有する。しかし、フレーム当りのデータバイトの数はＶＳＢ モードＭに応じて変化するものの、Ｍの任意の特定の値（２４、１６、８、４ま たは２）に対して、各フレームにおいて整数のバイト（an integral number of bytes）が与えられることが観察される。フレーム１０の構造のこの特徴が受信 機の設計を大幅に簡単にして、ＶＳＢモード（すなわち、２４、１６、８、４ま たは２レベルの記号）とは無関係に、整数のデータバイトに対応するレートでフ レーム同期が行われるようにする。後で更に詳しく説明するように、受信器の前 方誤り訂正回路と、受信器の記号−バイト変換回路と、受信器のインタリーブ 解除器とは伝送される信号とフレーム同期されることが好ましい。各ＶＳＢモー ドに対して各データフレーム中に整数のバイトと、前方誤り訂正ブロックと、イ ンタリーブ・ブロックとが存在する限り、それらの目的のためにフレーム同期信 号を直接使用できる。 本発明の受信器ではリード−ソロモン（ＲＳ）前方誤り訂正を使用する。ＭＰ ＥＧ（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）委員会に よって１８８バイトの標準トランスポートパケット・サイズが制定されている。 そのような各トランスポートパケットに２０個のパリティ・バイトを付加すると 、２０８データバイトのＲＳブロックサイズになって、ＲＳブロックごとに１０ バイトの誤りを訂正できるようにする。第２図からわかるように、２０８バイト のＲＳブロックサイズでは、全ての選択したＶＳＢモードに対してフレーム当り のＲＳブロックが整数になり、それによって受信器のＲＳデコーダがフレーム同 期信号によって同期させられるようにする。本発明によってインタリーブ・ブロ ック（Ｉブロック）が２６個のＲＳブロックを有するものとして定義される。そ の２６個のＲＳブロックを有することの結果としてまた、選択したＶＳＢモード とは無関係にフレーム当りのＩブロックの数が整数個になり（第２図参照）、そ れによって、ブロック・インタリーブ・アルゴリズム（データを行フォーマット で保存し、列フォーマットで読出す）を採用する場合に受信器のインタリーブ解 除器を定期的に同期するためにフレーム同期信号を使用できるようにもする。く りこみインタリーブのためには、各フレームが（ＶＳＢモードとは無関係に）整 数個のデータバイトを有することによって、フレーム同期を行えるようにするよ うに、パラメータＢ（後で定義する）のサイズを選択しなければならない。本発 明の記載された実施例においてはＢ＝２６データバイトである。また、ＶＳＢモ ードとは無関係に、フレーム当り整数個のデータバイトを使用すると、受信器の 記号−バイト変換器の直接フレーム同期が可能にされる。 第３図は本発明に従って製作した送信器の簡略にしたブロック図である。テレ ビジョン信号源１２（又は、デジタルデータのいくつかの他の信号源）がくりこ みインタリーバ１３に結合される。そのインタリーバーはインタリーブしたデー タバイトをバイト−記号変換器及びマッパー１４に供給する。信号源１２は圧縮 されたＨＤＴＶ信号（またはＶＳＢモードに応じて２つの圧縮されたＨＤＴＶ信 号）またはいくつかの圧縮されたＮＴＳＣ信号を構成できることがわかるであろ う。変換器（及びマッパー）１４の記号出力がフレーム・フォーマッタ１５へ供 給される。そのフレーム・フォーマッタはデータ入力と、データセグメント同期 入力と、フレーム同期入力とを有しＶＳＢモード制御入力によって変換器１４と ともに制御される。第１図および第２図に関連して先に説明した構成に合致する フォーマット化したフレームが、デジタル−アナログ変換器１６に供給され、そ こから、６ＭＨｚテレビジョン・チャネルを通じて伝送するためにＶＳＢ送信器 １７に供給される。伝送媒体はケーブルテレビジョン設備または地上波放送環境 を含むことができる。いずれの場合にも、伝送される６ＭＨｚチャネルのおのお のにそのような送信器が１台求められる。 第３図Ａはバイト−記号変換器及びマッパ１４を実現する方法を示す図表であ る。この図表は、各ＶＳＢモードＭ＝１６、Ｍ＝８、Ｍ＝４およびＭ＝２に対し て１つずつ、４つの列を含む。変換器１４は加えられたＶＳＢモード制御信号に 応じて動作し、入力データバイトを出力データ記号に変換するために第３図Ａの 図表の識別された列を用いる。この図は、インターリーバ１３からのデータバイ トが、ＶＳＢモードＭ＝１６、８、４及び２について、どのように、変換器１４ により多ビット（例えば、１０ビット）信号にマップされるかを示す。図のよう に、ＶＳＢモードＭ＝１６については、入力データバイトの４連続データビット （００００−１１１１）の各グループが、−２４０から＋２４０（１０進数に相 当）の間の範囲のレベルを有する１６の１０ビット記号のひとつに相当するよう マップされる。ＶＳＢモードＭ＝８については、３連続データビット（０００− １１１）の各グループが、−２２４から＋２２４（１０進数に相当）の間の範囲 のレベルを有する８つの１０ビット記号のひとつに相当するようマップされ、Ｖ ＳＢモードＭ＝４については、２連続データビット（００−１１）の各グループ が、−１９２から＋１９２の間の範囲のレベルを有する４つの１０ビット記号の ひとつに相当するようマップされる。最後に、ＶＳＢモードＭ＝２については、 各データビット（０−１）が、−１２８又は＋１２８のレベルの２つの１０ビッ ト記号のひとつに相当するようマップされる。さらに加えて、全４データ群につ いて破線で示されたスライスポイント（即ち、隣接した記号レベル間の半分の値 ）は、ＶＳＢモードＭ＝１６についての選択されたスライスポイントと一致する ことが分かり、また、各ＶＳＢモードの記号レベルは、全ての高次の（より高密 度に一群とされた）データ群のスライスポイントと一致する。さらに詳細に後述 するように、選択された記号レベルとともにデータ群のこれらの特徴は、データ ビットへの受信記号の再変換を大きく促進する。 たとえば、ＶＳＢモードＭ＝１６に対しては、入力データバイト １１０１０ １０１が＋１７６と−８０の相対的な振幅を持つ２つの連続するデータ記号に変 換される。ＶＳＢモードＭ＝８に対しては、入力データバイトは＋１６０、＋９ ６および−３２の相対的な振幅（次のデータバイトの最初のビットが１であると 仮定）、または＋１６０、＋９６および−９６の相対的な振幅（次のデータバイ トの最初のビットが０であると仮定）を持つ３つの連続するデータ記号に変換さ れる。ＶＳＢモードＭ＝４に対しては、データバイトが＋１９２、−６４、−６ ４および−６４の相対的な振幅を持つ４つの連続するデータ記号に変換される。 最後に、ＶＳＢモードＭ＝２に対しては、データバイトは＋１２８、＋１２８、 −１２８、＋１２８、−１２８、＋１２８、−１２８、および＋１２８の相対的 な振幅を持つ８つの連続するデータ記号が供給される。ＶＳＢモードＭ＝２４の 場合には、変換器およびマッパー１４は９つの入力データビットの連続する群を ２つの連続する２４レベル出力記号にマッピングするための適切なメモリおよび ルックアップ・テーブルを含む。このようにして、各記号は４．５ビット（すな わち、９ビット／２記号）を表すものということができる。 上記にのように、各ＶＳＢモードの相対的なレベルは等しい間隔にされ、全て のより高いＶＳＢモードの選択された記号の相対的なレベルの間の中間にある。 たとえば、ＶＳＢモードＭ＝８の相対的なレベル＋２２４はＶＳＢモードＭ＝１ ６の相対的なレベル＋２４０と＋２０８の間の中間にあり、ＶＳＢモードＭ＝４ の相対的なレベル＋１９２はＶＳＢモードＭ＝８の相対的なレベル＋２２４と＋ １６０の間の中間とＶＳＢモードＭ＝１６の相対的なレベル＋２０８と＋１７６ の間の中間にあり、ＶＳＢモードＭ＝２の相対的なレベル＋１２８はＶＳＢモー ドＭ＝４の相対的なレベル＋１９２と＋６４の間と、ＶＳＢモードＭ＝８の＋１ ６０と＋９６の間と、ＶＳＢモードＭ＝１６の相対的なレベル＋１４４と＋１１ ２の間の中間にある、等である。受信器において搬送波の獲得を容易にするため に、伝送前にマップされた１０ビット記号は図示の値から所定量（たとえば、＋ ４０）だけずらせることが好ましい。そして、オフセット１０ビット記号は、フ レームフォーマッタ１５を介してＤ／Ａ１６に供給され、ＶＳＢ送信器１７によ り送信されるためにアナログ形式に変換される。また、各ＶＳＢモードを特徴づ けるデータ伝送速度は、隣の低いＶＳＢモードのデータ伝送速度に対して記号当 り１ビットだけ高くなるが、それのＳ／Ｎ比性能が半分に低下することがわかる であろう。いろいろなレベルの数値は、設計的事項であり、本発明では、限定さ れない。 上記は本発明のうち、チップの形で現在実現しているケーブル例における状況 を表すものであって、その例においては１６のＶＳＢが最高のモードである。し かし、２４のＶＳＢモード実現が本発明による教示とは異なる相対レベルを要す ることが当業者には明らかであろう。 第３図Ｂは周波数が高くなることによるケーブル設備の全体的なＳ／Ｎ比の低 下を示すものである。本発明で明確に述べるように、類似の性能に対してより高 いＶＳＢ伝送（およびより高いデータ伝送速度）を採用するために、より低い周 波数のテレビジョン信号についてのより高いＳ／Ｎ比の伝送特性を使用できるか ら有利である。スペルトラムの「ノイズがより多い」部分（Ｓ／Ｎ比が低い）を より低いＶＳＢモードの信号のために使用できる。この技術はケーブル設備の利 用を最適にすることが明らかであろう。 第４図は本発明に従って製作した受信器の簡略にしたブロック図である。第３ 図の送信器から受信したＲＦテレビジョン信号は、第１図のフレームフォーマッ トを持つＭレベルＶＳＢ信号を含む。受信した信号はチューナー２０によってＩ Ｆ周波数に変換されて、ＶＳＢ復調器２２に供給される。ＶＳＢ復調器２２は、 Ｍレベル記号を含むアナログ・ベースバンド出力信号を、約１０．７６Ｍｅｇａ ｓｙｍｂｏｌｓ／ｓｅｃの伝送速度で発生する。復調アナログ信号のＤＣ成分（ 即ち、パイロット）は、Ａ／Ｄ２４に供給される前に、大幅に除去される。Ａ／ Ｄ２４は１０ビットから構成されるが、又は、その代わりに、８又は９ビットＡ ／Ｄがコストを減少するために使用することができる。後者の場合、しかしなが ら、Ａ／Ｄ２４は、２つのＬＳＢ（least significant bits、最も重要でないビ ット）を接地電位（８ビットＡ／Ｄ）として又はＬＳＢを接地電位として（９ビ ットＡ／Ｄ）、（８又は９ビット分析であるが）１０ビット出力を供給する。Ａ ／Ｄ２４による１０ビットサンプル記号は、データ捕捉回路及びチャネルイコラ イザ３４により等化され、そこから位相トラッキングクループ３９に供給される 。位相トラッキングループ３９は、上記出願番号第０１４，８８９号に詳細が記 載されているが、特定の位相及び振幅歪みに受信記号を訂正し、訂正された１０ ビット記号を同相（Ｉ）出力信号として供給する。位相トラッキングループ ３９は、関連する１０ビット直交（Ｑ）出力信号も供給する。位相トラッキング ループ３９のＩ及びＱ成分は、スライサ及びエラー信号発生回路３６に入力され る。回路３６は、図５で詳細に示されるように、ＶＳＢモードデコーダ３７から ３ビットＶＳＢモード選択信号に応答して、４線バスを経て記号−バイト変換器 ３８へ供給するために、１０ビット記号を相当するデータビットへ再変換する（ ４、３、２又は１データビットがＶＳＢモードＭ＝１６、８、４又は２にそれぞ れ対応する）。 図５に示すように、位相トラッキング回路３９からのＩチャネル１０ビット記 号は、最初１０ビット／９ビットリミッタ１００に供給され、図４Ａに示される 記号レベルの範囲に対応する、２つの補数形式で、９ビット出力が供給される。 この９ビット信号は、各４つのＶＳＢモードについて、図４Ａに示される。各９ ビット記号の最重要ビット（ＭＳＢ）は、ＭＳＢ反転とともに、ＶＳＢモードＭ ＝１６については、それぞれの記号に相当する４データビットを表す。例えば、 ＶＳＢモードＭ＝１６については、値＋９６から＋１２７の間の全９ビット記号 は、００１１ＸＸＸＸＸの形式を有する。ここで、ＸＸＸＸＸは、レベル＋９６ で最小値０００００であり、レベル＋１２７で最大値１１１１１である。この範 囲内の値を有する９ビット記号の４ＭＳＢ（反転ＭＳＢとともに）は、それゆえ 、全て値１０１１を有する。 図３Ａに戻ると、＋９６から＋１２７の範囲内の値は、データビット１０１１ で表される最も近い記号レベル＋１１２であることがわかる。＋９６から＋１２ ７の範囲内の全９ビット記号の４ＭＳＢ（００１１）は、よって、（反転ＭＳＢ とともに）正しく相当する４ビットデータパターンを表す。他の９ビット記号の 各々の４ＭＳＢが、同様に、（反転ＭＳＢとともに）それぞれの記号の正しい４ ビットデータコードを表すことが理解されうる。 ＶＳＢコードＭ＝８について、各９ビット記号の３つのＭＳＢが、同様に（反 転ＭＳＢとともに）それぞれの記号の正しい３データビットを表す。例えば、＋ ６４から＋１２７の範囲内の全９ビット記号の３つのＭＳＢは、この範囲内の記 号について正しいデータビット１０１を表す（反転ＭＳＢとともに）００１を有 する。同様に、ＶＳＢモードＭ＝４及び２について、各９ビット記号の２つ及び 一つのＭＳＢは、それぞれ、（反転ＭＳＢとともに）それぞれの記号の正しい２ つ又はひとつのデータビットを表す。 ９ビット記号のＭＳＢと各それぞれの記号により表される相当する４／３／２ ／１データビットとの上述の関係は、各９ビット記号を相当する４／３／２／１ データビットに変換するための比較的簡単な技術の使用を可能とする。このこと は、従来技術において、比較的複雑なスライサを使用して、各９ビット記号を複 数のスライスポイントで多数比較することによりこの機能を達成したことと比較 される。 したがって、図５を再び参照すると、リミタ１００により供給される各９ビッ ト記号の４つのＭＳＢは、４／３／２／１ビットセレクタ１０２に供給される。 ビットセレクタ１０２は、ＶＳＢ信号モードに応答して、全４つのＭＳＢ（ＶＳ ＢモードＭ＝１６について）、最初の３つのＭＳＢ（ＶＳＢモードＭ＝８につい て）、最初の２つのＭＳＢ（ＶＳＢモードＭ＝４について）又は最初のＭＳＢ（ ＶＳＢモードＭ＝２について）− 各場合とも反転ＭＳＢとともに − 出力４ 線データバス１０４に接続される。バス１０４の出力は、リミタ１００により供 給された９ビット記号についての適当なデータビットを表すことが理解される。 また、ＶＳＢモード信号が各データフレームのデータセグメントＤＳ０において 、２レベル記号の組みとしてコード化されるので、各９ビット記号のＭＳＢは、 そのデーコードを許容するためにＶＳＢモードディテクタ３７に供給される。 位相トラッキング回路３９は、イコライザ３４からの１０ビットＩチャネル信 号及びそれから”評価された”関連するＱチャネル信号からなる複素信号に位相 訂正を適用するための、複素かけ算器を有する。位相訂正の量は、Ｉチャネル及 び評価Ｑチャネル信号を特徴化するエラーに基づく。先に参照された出願におい て、そのようなエラーは、Ｉチャネルエラー信号が、適正に重みづけできるもの であるが、受信Ｉチャネル信号のレベルと最も近いその各有効レベルとの間の差 を表し、Ｑチャネル量子化信号は、ＩＱベクトルが有限である複素変面のＱ軸を 分割する１６領域のひとつを表すようなルックアップテーブルを使用することか ら得られる。 本発明によると、以上のルックアップテーブルは、図５に示すように非常に簡 略化された回路で置き換えられる。特に、Ｑチャネル量子信号は、位相トラッキ ング回路３９により展開された評価１０ビットＱ信号を１０ビット／９ビットリ ミタ１０６に最初に入力し、それから、ビットセレクタ１０８で制限信号の４つ のＭＳＢを選択することにより得られる。評価された及び制限されたＱ信号の４ つのＭＳＢは、複素ＩＱ信号が終結するＱ軸を分割した１６領域のひとつを表す ことが理解される。Ｉチャネルエラー信号は、位相トラッキング回路３９により 得られた１０ビットＩ信号をビットセレクタ及び重みづけ回路１１０に入力する ことにより得られる。図４Ａを参照すると、ＶＳＢモードＭ＝１６について、各 記号の５つのＬＳＢが、（反転ＭＳＢとともに）それぞれの記号及びその最も近 接した有効レベルとの間の差を表すことがわかる。各記号の５つのＬＳＢは、よ って、（適当な重みづけ後）Ｉチャネルエラー信号の測定として、セレクタ１１ ０により（反転ＭＳＢとともに）供給される。Ｉチャネルエラー信号は、ＶＳＢ モードＭ＝８、４及び２についても、それぞれ各記号の６、７及び８つのＬＳＢ をのぞき、同様に、異なるＶＳＢモードについてのエラーの測定として、セレク タ１１０により選択される。このエラー信号は、Ｉチャネルエラー信号を形成す るリミタ１１２で６ビット値に制限される。 前述のように、Ａ／Ｄ２４からの２進記号はデータ獲得回路３４に加えられる 。 このデータ獲得回路３４は、Ａ／Ｄ２４を制御するための帰還信号を発生するこ と、記号クロック信号を発生すること、フレーム同期（ＦＳＹＮＣ）信号を発生 すること、および８倍記号クロック信号を発生することを含めたいくつかの機能 を実行する。記号クロック信号の周波数は、全てのＶＳＢモードに対して約１０ ．７６ＭＨｚの周波数を有する（周波数が約５．３８ＭＨｚと半分に低くされる ＶＳＢモードＭ＝２４を除く）。ＦＳＹＮＣは約４１Ｈｚである。データセグメ ントＤＳ０のフレーム同期コードによって、各データフレーム１０のデータセグ メントＤＳ１の最初のデータ記号に時間的に一致するＦＳＹＮＣ信号を得ること が可能にされる。 上述のように、スライサ３６は、各フレームのデータセグメントＤＳ０のＶＳ Ｂモード制御バイトのスライスした値をＶＳＢモードデコーダ３７に結合する。 デコーダ３７はモード制御バイトの最初の３ビットを検出して、３ビットモード 選択信号を発生する。この信号は受信記号のＶＳＢモード（Ｍ＝２４、１６、８ 、４または２）を識別して、それぞれのフレームの残りの間にデータ獲得回路３ ４と、スライサ３６と、記号ーバイト変換器３８とを制御する。モード制御バイ トの残りの５ビットは誤り検出のためにＶＳＢモードデコーダ３７によって用い られる。４線出力バスを含むスライサ３６はＶＳＢモード選択信号に応答して、 記号の振幅を表す、１０ビット信号振幅を上述のように対応するビット値に変換 する。このようにして、上述のように、各１０ビット進記号振幅信号は、Ｍ＝２ ＶＳＢモードにおいては、４本の出力線の１本における対応する１ビット信号に 変換され、Ｍ＝４ＶＳＢモードにおいては、出力線の２本における対応する２ビ ット信号に変換され、Ｍ＝８ＶＳＢモードにおいては、出力線の３本における対 応する３ビット信号に変換され、Ｍ＝１６ＶＳＢモードにおいては、出力線の４ 本における対応する４ビット信号に変換される。 スライサ３６の４線出力は、デコーダ３７からの３ビットＶＳＢモード選択信 号およびデータ獲得回路３４からのタイミング信号と共に、記号−バイト変換器 ３８に結合される。その変換器の出力はインタリーブ解除器４０に供給される。 そのインタリーブ解除器はＲＳデコーダ４２に供給する。記号−バイト変換器３ ８は、上記出願番号第１７５，０７０の係属中の出願にクレームされているが、 受けた記号を表す入力ビットを各ＶＳＢモードに対する一連の８ビット・データ バイトに変換する。インタリーブ解除器４０は変換器３８によって供給された、 くりこみインタリーブされたデータバイトのインタリーブを解除し、ＲＳデコー ダ４２はインタリーブを解除されたデータバイトに対して誤り訂正を行う。 記号−バイト変換器３８の詳細を第６図に示す。スライサ３６からの４線デー タ記号バスと、データ獲得回路３４からの記号クロック信号とが１×４の並列入 力、直列出力レジスタ４４に加えられる。３ビットＶＳＢモード信号と、記号ク ロック信号と、８倍記号クロック信号とが可変パルス発生器４６の入力端子に加 えられる。発生器４６は、受けた各記号クロックに応答して８倍記号クロックレ ートで一連のパルス（ビットクロック）を発生する。そのパルス列は、ＶＳＢモ ードＭ＝２の場合には１個のパルスを含み、ＶＳＢモードＭ＝４の場合には２個 のパルスを含み、ＶＳＢモードＭ＝８の場合には３個のパルスを含み、ＶＳＢモ ードＭ＝１６の場合には４個のパルスを含む。 たとえば、ＶＳＢモードＭ＝８であると仮定すると、スライサ３６からの３ビ ット（受信記号を表す）は、記号クロックに応答して、レジスタ４４の上の３つ の場所に同時に書込まれる。同時に、記号クロックがパルス発生器４６を起動さ せる。そのパルス発生器は３ビットクロックを（記号クロックレートの８倍で） 発生する。それらのクロックはレジスタ４４の読出し（ＲＤ）入力端子と、１× ８直列入力、並列出力レジスタ４８の書込み（ＷＲ）入力端子と、８分の１回路 除算器５０の入力端子とに加えられる。各データフレーム１０の初めに、変換器 ３８を受信データに同期させるためのＦＳＹＮＣによって除算器５０はリセ ットされる。その理由は、ＦＳＹＮＣはバイト境界を常に表すからである。レジ スタ４４に以前にロードされていた３ビットが、３ビット・クロックパルスに応 答してレジスタ４４から直列に読出されレジスタ４８に書込まれる。スライサ３ ６からの次の３ビット記号が同様にして処理されて、レジスタ４８に保存される ６ビットになる。次の（すなわち、第３の）３ビット記号の初めの２ビットがレ ジスタ４４からレジスタ４８に書込まれた後で、除算器５０が、レジスタ４８に 保存されている累積された８ビットデータバイトを（並列に）読出させる出力（ バイト・クロック）を発生する。第３の記号の残りの１ビットはレジスタ４８に 保存され、引き続く３ビット記号の次の７ビットで次のデータバイトとして読出 される。このようにして、変換器３８は入力３ビット記号（Ｍ＝８の場合）を一 連の連続する８ビット出力データバイトに配置する。それらのデータバイトはバ イトクロックのレートでインタリーブ解除器４０に供給される。 ＶＳＢモードＭ＝２、４および１６に対してはほぼ類似の手順が実行される。 ただし、ＶＳＢモードに応じて、データバイトを構成するためにより長い時間期 間またはより短い時間期間がかかることを除く。たとえば、ＶＳＢモードＭ＝２ または４においては、記号クロックに応答してパルス発生器４６によって発生さ れたビットクロックは、それぞれ１個のパルス、２個のパルスを含むから、それ ぞれのデータバイトを発生するためには８記号クロック信号と、４記号クロック 信号とが求められる（それらに対して、ＶＳＢモードＭ＝８では２−２／３であ る）。 変換器３８は除算器５２も含む。この除算器もＦＳＹＮＣによってリセットさ れてそれの動作を各データフレーム１０の初めに同期させる。とくに、除算器５ ２は２０８分の１に分割する分割カウンタであって、除算器５０によって発生さ れたバイトクロックによってクロックされて、２０８データバイトの各クロック の初めを各データフレームの初めのデータバイトと同期して識別する。後で説 明するように、この信号を用いてＲＳデコーダ４２の動作を同期させる。除算器 ５２は、記号およびバイトクロックに応答して１記号幅の入力ＦＳＹＮＣを１バ イト幅の出力ＦＳＹＮＣに変換する。 先に説明したように、変換器３８の出力はインタリーブ解除器４０に加えられ る。後で詳しく説明するように、インタリーブ解除器４０は、最小のメモリを用 いている変換器３８から受けたくりこみインタリーブされたデータバイトのイン タリーブを解除する。 周知のように、インタリーブは送信器で行われて（第３図のインタリーバー１ ３参照）、隣接するデータバイトを相互に引き離して、伝送されるデータがバー ストノイズに感じないようにすることを支援する。受信器においては、前方誤り 訂正の前に、インタリーブされたバイトのインタリーブを解除してそれらのバイ トの元の関係を再び設定する。したがって、ある与えられた持続時間のバースト ノイズはインタリーブを解除されたデータのＲＳブロック内の限られた数のバイ トのみを乱す。その乱されたバイトはＲＳデコーダによって訂正できる。使用す るインタリーブ・アルゴリズムは、最も速いバイト・クロックレートにおける最 長予測バーストノイズ持続時間を予測して選択し、乱されたインタリーブされた データバイトの誤りをＲＳデコーダが確実に訂正できるようにする。したがって 、最長予測バーストノイズ持続時間が長くなるにつれて、インタリーブ・アルゴ リズムは隣接するデータバイトを一層広げなければならない。あるいは、より強 力なＲＳコードを使用できるが、この手法はより多くのオーバヘッドを使用する こと、すなわち、誤り訂正のためにより多くのバイトを求めること、が欠点であ る。また、システムを最高バイト・クロックレート（２４ＶＳＢに対応する）に 関係づけることによって、ＶＳＢモードと対応するバイト伝送速度が低下すると 、バースト誤り訂正が向上する。その理由は、インタリーブ・パターンがＶＳＢ モードとは無関係に与えられた数のバイトにわたって影響を受けるからである。 くりこみインタリーブ・アルゴリズムは、伝送されるデータがバーストノイズ によって影響を受けないようにするために一般に用いられる。そのようなアルゴ リズムは、引き続くバイト群の個々のバイトを種々の量だけ遅延させて、データ フレームの一部または全てにわたってバイトを実効的に分散させる。受けたバイ トを反対の量だけ遅延させることによってインタリーブの解除が行われる。その ようなシステムの実現に際しては、３つのパラメータ、すなわち、最長予測バー スト長ＢＬと、ＲＳデコーダが訂正できるバイト誤り数Ｔと、ＲＳブロックサイ ズＮと、がとくに重要である。前述したように、ＲＳデコーダをフレーム同期信 号ＦＳＹＮＣによって同期できるようにデータフレーム中に整数のデータフレー ムが存在することが好ましい。パラメータＢ＝ＢＬ／Ｔおよび種々の遅延に等し いインタリーブ・ブロックサイズ（それのうち各フレームに整数個が存在するこ とが好ましい）を、ＲＳブロックサイズＮの整数倍として選択することによって 、ＲＳデコーダはＢＬバイトクロックの最長予測持続時間までのバーストノイズ に対して、インタリーブを解除されたデータを訂正できる。 最長予測バースト長が４データバイト・クロックで、ＲＳデコーダが８データ バイトＲＳブロックのおのおのにおける１つのデータバイト誤りを訂正できるよ うなシステムの簡単にした例について考える（すなわち、ＢＬ＝４、Ｔ＝１、Ｎ ＝８）。インタリーブ・ブロックサイズＢ＝ＢＬ／Ｔ＝４／１＝４である。Ｂ＝ ４データバイトの各群について、最初のデータバイトが遅延０を受け、第２のデ ータバイトが１Ｎ＝８データバイト・クロックの遅延を受け、第３のデータバイ トが２Ｎ＝１６データバイト・クロックの遅延を受け、第４のデータバイトが３ Ｎ＝２４データバイト・クロックの遅延を受けるように、それらのパラメータを 用いてくりこみインタリーブを行う。Ｂ＝４のインタリーブされた受信データバ イトの各群に対して、最初のデータバイトが３Ｎ＝２４データバイト・クロック だけ遅延され、第２のデータバイトが２Ｎ＝１６データバイト・クロックだ け遅延され、第３のデータバイトが１Ｎ＝８データバイト・クロックだけ遅延さ れ、第４のデータバイトが０だけ遅延されるように、遅延を逆にすることによっ てインタリーブが解除される。 上記アルゴリズムを実現する従来のくりこみインタリーブ解除器は、（Ｂ−１ ）Ｎ／２個のメモリ場所を有するメモリを含む。上記の簡単にした例で用いる値 より通常ははるかに大きい、ＢとＮの現実的な値に対しては、多数のシフトレジ スタを必要とするために、それは非実際的なアーキテクチャになる。採用できる 別のアーキテクチャは、多数のｆｉｆｏヘッドとテールポインタをハードウェア 中に維持せねばならないような標準的な直線メモリアレイを使用する。これは非 常に複雑なタスクであるから極めて望ましくない。 それらの問題は本発明に従って、受けたデータを正確にインタリーブ解除する ことになる読出し−書込みアドレスの繰り返し列を発生するためのアドレス発生 器を有し、受けたデータを正しくインタリーブ解除することになる直線メモリア レイを用いることによって解決される。そのメモリアレイは比較的小さいサイズ のものであって、各群のそれぞれのデータバイトを種々の大きさで遅延させるた めに求められる数を超えるただ１つのメモリアレイを用いる。以下に、上記の簡 単にした例に関連してこのことを説明し、より現実的なパラメータを用いる実現 に拡張される。 ［（（Ｂ−１）Ｎ／２）＋１］個のメモリ場所を有する直線メモリアレイは、 特定の読出し−書込みアドレス列によってアドレスして、繰り込みインタリーブ されているデータ流のインタリーブを正確に解除できる。０から始まる［（（Ｂ −１）Ｎ／２）＋１］個の連続する整数の列を最初に書込むことによってアドレ ス列は発生される。これが第７図のアドレッシング・マトリックスの最初の列に よって表される。それはＢ＝４およびＮ＝８である簡単にした例についてのもの である。次に、（Ｂ−１）Ｎ／Ｂ＝（３×２）＝６行だけ下に回転させられるこ とを除き、最初の列と同じである第２の列を書込む。第３の列は、第２の列を（ Ｂ−２）Ｎ／Ｂ＝（２×２）＝４行だけ下に回転させることによって発生され、 最後に、第４の最後の列は、第３の列を（Ｂ−３）Ｎ／Ｂ＝（１×２）＝２行だ け下に回転させることによって発生される。このマトリックスのサイズはＢ＝４ 列および［（（Ｂ−１）Ｎ／２）＋１］＝１３行である。行の数はインタリーブ 解除直線メモリアレイの求められているサイズである。マトリックス中の数が１ 度に１行ずつ読出されるとすると、インタリーブ解除メモリに加えるための読出 し−書込みアドレスとしてそれらの数を使用して、受けたデータを連続してイン タリーブ解除できる、すなわち、アドレスしたメモリ場所における古いデータを 読出し、新しいデータを同じ場所に書込む。 第７図のアドレス・マトリックスを発生する回路を第８図に示す。ＦＳＹＮＣ によってリセットされるＢ分の１に分割するカウンタ６０が変換器３８からのバ イトクロックに応答して、最小数から最大数まで、たとえば、０から（Ｂ−１） まで、のカウントの繰り返し列を加えてＢ語ＲＯＭ６２をバイト・クロックレー トでアドレスする。ＲＯＭ６２はアドレス・マトリックスの最初の行を含むＢ語 を記憶する。除算器６０のけた上げ出力（carry output）を用いて第２の除算器 ６４を、より低いｂｙｔｅ ｃｌｏｃｋ／Ｂでクロックする。除算器６４の分割 比は（（Ｂ−１）Ｎ／２）＋１である。除算器６４の出力とＲＯＭ６２の出力は 加算器６６で加え合わされて、モジュロ［（（Ｂ−１）Ｎ／２）＋１］変換器を 介して加えられて、（（Ｂ−１）Ｎ／２）＋１個のメモリ場所を有する直線イン タリーブ解除メモリアレイ７０をアドレスする。変換器６８は、それの入力信号 をそれの出力端子に結合し、または入力が（（Ｂ−１）Ｎ／２）＋１より大きけ れば、それをその出力端子に結合する前に、この値を入力信号から差し引く回路 を有する。 上記の簡単にした例、すなわち、Ｂ＝４およびＮ＝８、に対しては、除算器 ６０（÷４）は、ＲＯＭ６２に記憶されている４つの語０、７、３、１をアドレ ッシングおよび読出するために、出力カウント列０、１、２、３をバイト・クロ ックレートで繰り返し発生する。除算器６４（÷１３）は、出力カウント列０、 １、２．．．１２をバイト・クロックレートの１／４で繰り返し発生する。した がって、連続する４つのバイトクロックの各群に対して、ＲＯＭ６２から読出さ れた４つの語０、７、３、１が加算器６６で除算器６４の出力におのおの加え合 わされて、モジュロ１３変換器６８によって処理した後で、第７図のアドレス・ マトリックスの行を発生する。たとえば、マトリックスの最初の行０、７、３、 １は最初の４バイトクロック中に発生される。ここに、０（除算器６４からの） はＲＯＭ６２の出力０、７、３、１に加え合わされる。次の４バイトクロック中 に、値１（除算器６４からの）がＲＯＭ６２によって発生された語０、７、３、 １に加え合わされて、アドレス・マトリックスの第２の行１、８、４、２を発生 し、このようにして、最後に、１２を４つの語０、７、３、１のおのおのに加え ることによって最後の行が発生されて最後の行１２、６（＝１９モジュロ１３） 、２（＝１５モジュロ１３）、０（＝０モジュロ１３）を発生するまでこの操作 を続ける。 モジュロ１３変換器６８の出力端子に発生された各アドレス信号はＲＡＭ７０ の読出し−書込み動作を開始させる。すなわち、各アドレスは、アドレスされた メモリ場所に記憶されているデータバイトをバス７２に最初に読出させ、その後 で新しくインタリーブされたデータバイトを同じメモリ場所に書込ませる。ここ で開示しているアドレッシング手法に従うことによって、ＲＡＭ７０から読出さ れたデータバイトはインタリーブを正しく解除されたフォーマットになっている 。入力データバイトが正しくインタリーブを解除された事実は、第７図のマトリ ックスを詳しく調べることから分かることができる。とくに、最初のデータバイ トを０だけ遅延させ、第２のデータバイトを８バイトクロックだけ遅延させ、第 ３ のデータバイトを１６バイトクロックだけ遅延させ、第４のデータバイトを２４ バイトクロックだけ遅延させることによって、繰り込みインタリーブが４データ バイトの各群に対して行われることを思い出されるであろう。理論的には、その 後で、最初に受けたデータバイトを２４バイトクロックだけ遅延させ、２番目に 受けたデータバイトを１６バイトクロックだけ遅延させ、３番目に受けたデータ バイトを８バイトクロックだけ遅延させ、４番目に受けたデータバイトを０バイ トクロックだけ遅延させることによって、インタリーブの解除が行われる。受け た各データバイトに１バイトクロック遅延を加えてもインタリーブ解除プロセス は影響を受けないから、２５、１７、９、１データバイトの遅延は２４、１６、 ８、０データバイトのインタリーブ解除遅延に等しい。第７図のマトリックスを 参照して、最初に受けたデータバイトがＲＡＭ７０のメモリ場所０に書込まれ、 ２５バイトクロックの後で列２、行７に読出され（すなわち、２５バイトクロッ クの遅延の後で）、２つ目はメモリ場所７に書込まれ、１７バイトクロックの後 で列３、行５に読出され、（すなわち、１７バイトクロックの遅延の後で）、３ つ目はメモリ場所３に書込まれ、９バイトクロックの後で列４、行３に読出され （すなわち、９バイトクロックの遅延の後で）、４つ目はメモリ場所１に書込ま れ、１バイトクロックの後でそこから列１、行２に読出される（すなわち、１バ イトクロックの遅延の後で）。この解析から、インタリーブ解除アルゴリズムが 正しく実行されたことが明らかであろう。 実際に製作された本発明の実施例は、ＢＬ＝２６０バイト、Ｔ＝１０およびＮ ＝２０８である。したがって、Ｂ＝ＢＬ／Ｔ＝２６バイトである。これは全ての ＶＳＢモードに対するフレームサイズに全体的に関連させられる。第８図の回路 では、除算器６０は２６分の１に分割する除算器であって（ＦＳＹＮＣによって 定期的にリセットされる）、第９図に示すアドレス・マトリックス（０、２４０ １、．．．１）の最初の行を構成するＲＯＭ６２の２６語を順次アドレス する。除算器６４は２６０１分の１に分割する除算器であり、変換器６８はモジ ュロ２６０１変換器である。回路のこの実施例の動作は簡単にした例について説 明した動作と同じである。 第８図の回路は種々の受けたＶＳＢモードに自動的に適合することに気がつく であろう。その回路は、ＶＳＢモードが変化するにつれてバイトクロックに応答 して高くされたレートまたは低くされたレートで単に動作する。バス７２におけ るインタリーブを解除されたデータは、変換器からのＦＳＹＮＣ信号およびＲＳ ブロック開始信号とともにＲＳデコーダ４２に加えられる。そのデコーダはイン タリーブを解除されたデータバイトの誤りを訂正する。ＲＳデコーダ４２の動作 は、各データフレームの初めにＦＳＹＮＣによる同期によって、および前記した ようにＶＳＢモードとは無関係にフレームごとに整数のＲＳブロックを提供する ことによって容易にされる。 第１０図は、第８図のＲＯＭ６２の代わりに使用してマトリックス・アドレス の最初の行を発生できる回路を示す。この回路はアドレスＣ（Ｘ）の最初の行を 発生するために下記の等式を実現する。 Ｃ（０）＝０ Ｃ（Ｘ）＝［Ｃ(Ｘ−１)−(Ｂ−Ｘ)Ｎ／Ｂ］ｍｏｄ［(Ｂ−１)Ｎ／２＋１］ ここに、Ｘ＝１，．．．（Ｂ−１）である。 簡単にした例（すなわち、Ｂ＝４およびＮ＝８）では、項Ｃ（Ｘ）は、Ｃ（Ｘ ）＝［Ｃ（Ｘ−１）−（４−Ｘ）２］ｍｏｄ１３になる。したがって、たとえば 、Ｘ＝１であるとすると、Ｃ（Ｘ）＝（０−６）ｍｏｄ１３＝−６ｍｏｄ１３＝ ７である。同様に、Ｘ＝２であれば、Ｃ（Ｘ）＝（７−４）ｍｏｄ１３＝３であ る。および最後に、Ｘ＝３であれば、Ｃ（Ｘ）＝（３−２）ｍｏｄ１３＝１であ る。第９図と第１０図のより大きいマトリックスに対する最初の行はそれらの関 係を用いて同様に得ることができる。この回路は入力をＢで割るカウントダウン 除算 器８０を有する。この除算器はＦＳＹＮＣによってリセットされ、バイトクロッ クによってクロックされる。リセットされたことに応答して、除算器８０の出力 がラッチ８２をクリヤする。除算器８０の出力が逆の順序（Ｂ−１，Ｂ−２，． ．．０）で供給されて、加算器８４でそれが（１）だけ増加させられた時に、結 果が（Ｂ−Ｘ）であるようにする。乗算器８６で変数（Ｂ−Ｘ）にＮ／Ｂを乗じ て式（Ｂ−Ｘ）Ｎ／Ｂを得る。これは減算器８８でラッチ８２の出力Ｃ（Ｘ−１ ）から差し引かれる。最後に、バイトクロックに応答してラッチ８２に一時的に 記憶するために、減算器の出力がモジュロ［（（Ｂ−１）Ｎ／２）＋１］によっ て結合される。 本発明は請求の範囲において定められているようにのみ限定すべきであること が明らかであろう。

───────────────────────────────────────────────────── 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １． 各々のシンボルが予め定められた数のデータビットを表す、複数の規則 的に離散した多レベルの前記シンボルを有する情報信号を展開するための手段と 、 各々の前記シンボルを相当する多ビット値に変換する手段と、 それぞれのシンボルにより表されるデータビットを供給するために、前記予め定 められた数に相当する各々の前記多ビット値の最重要ビット数を選択するための 手段と を備えたデジタルデータプロセッサ。 ２． 前記選択手段は、それぞれのシンボルにより表されるデータビットを供 給するために、各々の前記選択されたビット数の最重要ビットを反転するための 手段を含むことを特徴とする請求項１に記載のデータプロセッサ。 ３． 前記多ビット値は、少なくとも９ビット値を含むことを特徴とする請求 項２に記載のデータプロセッサ。 ４． 前記予め定められた数は、可変整数を含むことを特徴とする請求項１、 ２又は３のいずれかに記載のデータプロセッサ。 ５． 前記予め定められた数は、整数４、３、２又は１のうちの少なくともひ とつを含むことを特徴とする請求項４に記載のデータプロセッサ。 ６． 多ビットデータ信号を複数の送信シンボルに変換する方法であって、 与えられた値の範囲内で異なる一群とする密度をそれぞれ有するデータ群の一 群を定義するステップであって、 各々の前記データ群のスライス点及びデータレベルが前記データ群のうち次によ り密度が高く一群とされたものの選択されたスライス点と一致するようなステッ プと、 前記多ビットデータ号を前記複数の送信シンボルに変換するために、前記データ 群の選択されたひとつを使用するステップとを備えた前記方法。 ７． 各々の前記データ群は、多レベルＶＳＢデータ群に相当することを特徴 とする請求項６に記載の方法。 ８． 前記多値レベルＶＳＢデータ群は、少なくとも、１６、８、４又は２レ ベルＶＳＢデータ群を含むことを特徴とする請求項７に記載の方法。 ９． 各々の前記送信シンボルを相当する多ビット値に変換するステップと、 それぞれのシンボルにより表されるデータビットを供給するために、前記予め定 められた数に相当する各々の多ビット値の多数の最重要ビットを選択するステッ プとを備えたことを特徴とする請求項６、７又は８のいずれかに記載の方法。 １０． 前記多ビット値は、２つの補数形式で表現され、前記方法は、前記デ ータビットを得るために各々の選択されたビット数の最重要ビットを反転するス テップを含むことを特徴とする請求項９に記載の方法。