JPH09512404A - Ａｔｍ交換システム - Google Patents

Abstract

(57)【要約】 データセルを受信し送信する複数のハブカードのうちいずれか１つを収容するために適応されたハブスロットと、複数の汎用カードスロットと、データを有する前記データセルの入力データセルを受信し、データを有する前記データセルの出力データセルを送信する、前記複数の汎用カードスロットのうちいずれか１つに挿入可能な複数のインターフェースカードと、前記複数のインターフェイスカードからの前記出力データセルを受信し、前記ハブスロットへの前記出力データセルを送信するために、個々の前記汎用カードスロットと前記ハブスロットの間に接続されたそれぞれのデータリンクを有する追加バスと、前記ハブスロットから前記複数のインターフェイスカードへの前記入力データセルを送信するために、前記汎用カードスロットの全てと、前記ハブカードとの間に接続された単一のデータリンクを有するドロップバスと、前記インターフェースカードの各々の中で、前記ドロップバスからの前記入力データセルをろ過し、これにより前記データセルについて、適切な１つ以上の前記複数のインターフェースカードへの経路選択を行うの手段とを具備する通信システム。

Description

【発明の詳細な説明】 ＡＴＭ交換システム 発明の分野 この発明は、一般に、ディジタル通信システムに係り、特に、非同期転送モー ド（ＡＴＭ）送信を用い、情報の交換を行う、新たな交換システムに関する。 発明の背景 企業基幹通信網（enterprise backbone networks）において現在なされている 種々の要求に対して、最近、高速非同期転送モード（ＡＴＭ）通信の出現をもた らした。初期の企業通信網は、データおよび他のアプリケーション専用の、比較 的小さな量の回路帯域幅のみを用いた音声転送が支配的であった。より最近では 、ある種の新しいアプリケーションは、既存の基幹通信網に対して重要な変更を をもたらしている。例えば、高帯域幅ビデオ電話（telephony）およびビデオ会 議は、ディジタル通信システムにおいて急速に必要不可欠の要求となっている。 同様に、イーサネットおよびトークンリングのような、確立された先行技術であ るＬＡＮシステムが、より速い通信およびより多くの高精度の処理の要求を満た すために改良されているように、多数のサイトを横切るＬＡＮ（ローカル・エリ ア・ネットワーク）の相互連結のための帯域幅要求は、さらに増加している。 例えば、１００Ｍｂｐｓで動作する光ファイバ配信データインターフェース（ ＦＤＤＩ）ＬＡＮが、現在、展開されつつある。一方、テキストベースのパーソ ナルコンピューターが、マルチメディアワークステーションおよび関連するサー バーに取り替えられつつある結果として、さらに高いビットレートのＬＡＮタイ プが出現している。一般的には、マルチメディアワークステーション、およびそ れらの関連するサーバーは、テキストだけでなく高解像の静止画、および、音を 伴う動画を含んだ文書構成をサポートする。したがって、より新しいシステムの ＬＡＮファイル転送は、上述した先行技術のような、テキスト情報のファイル転 送だけの相互サイト（inter-site）ＬＡＮトラヒックの代わりに、より大容量、 高ビットレート混合メディアトラヒックへと移行している。 そのような様々な開発がなされた結果として、企業通信網に連携したインター サイト専用回路を効率的に利用するために、より柔軟な送信帯域幅の割当方法の 開発が必要になってきた。 上述した開発は、専用通信網にとどまらず、公衆キャリヤでも同様に行われて いる。 これらの専用および公衆ディジタル通信システムにおける新たな要求を満たす ために、送信およびスイッチングの非同期転送モード（ＡＴＭ）に基づいた、広 帯域サービス統合ディジタル通信網（ＢＩＳＤＮ）での使用のための国際標準動 作モードが開発されている。ＡＴＭプロトコルの目的は、データ、音声、静止画 および動画、ビデオを包含する混合メディアトラヒックの、送信および交換用の より柔軟なシステムを構築することである。従来、音声のような一定のビットレ ートトラヒックは、予め割り当てられた時間スロットを用いて送信かつスイッチ されているのに対し、データは、通常、統計に基づいて多重化される複数の可変 長フレームで送信されている。ＡＴＭプロトコルによれば、送信と交換は、「セ ル」と呼ばれる固定サイズ単位で実行される。異なる複数のソース（例えば、音 声、データ、ビデオ等）からの複数のセルは、送信目的の統計に基づいて多重化 される。 各標準ＡＴＭセルは、５３バイトの長さであり、４８バイトの情報フィールド （「ペイロード」とも呼ばれる）と、ルーチンおよび他のフィールドを具備する ５バイトのヘッダとからなっている。 パケットおよびフレームスイッチングのように、ＡＴＭは仮想呼出／接続を基 礎にして動作する。これは、任意のユーザ情報セルが送られる前に、仮想接続が 通信網を通して最初に行われることを意味する。この過程中に、仮想接続識別子 （ＶＣＩ）が、経路に沿った各相互交換リンクで呼（call）に割り当てられる。 しかしながら、割り当てられた識別子は、単に、接続パスに関係するセルとして 、１つのリンクに対して局所的な意味しか持っておらず、１つのリンクから次の リンクに変更する。したがって、これは、各セルヘッダに含まれたルーチン情報 が、比較的小さくなりうることを意味する。 特に、各取得リンク／ポートは、対応する出力リンク／ポートと、その取得Ｖ ＣＩを次のリンク／ポート用に置き換えるための新たなＶＣＩとを有するルーチ ンテーブルに関連づけている。所定の経路に沿った双方向のセルのルーチンは、 単純な探索操作だけを含んでいる場合、非常に速くなる。その結果、各リンクか らのセルは、独立してかつ非常に高い速度でスイッチすることができる。これに より、並列交換アーキテクチャを使用することができ、最大容量で各々作動する 高速回路（すなわち、ギガバイト／秒レンジの）が可能となる。 実際には、ＶＣＩは、仮想パス識別子（ＶＰＩ）と、仮想チャネル識別子（Ｖ ＣＩ）の２つのサブフィールドから構成される。ＶＰＩフィールドは静的に割り 当てられた接続に関係しているのに対し、ＶＣＩフィールドは動的に割り当てら れた接続に関する。経路選択は、ＶＰＩおよびＶＣＩサブフィールドの一方また は他方、あるいは、ＶＰＩおよびＶＣＩサブフィールドの組み合わせを使用して 実行することができる。例えば、仮想パスは、各々一対の通信網端点の間で、（ 通信網管理による）半固定（semi-permanent）原則の通信網を通してセット・ア ップすることができる。これらの端点間の多重（すなわち同時発生）呼に関連す るセルは、その時に共に多重化され、その後、割り当てられた同一のパスに沿っ て経路選択される。したがって、この例において、通信網内のセルの経路選択は 、ＶＰＩフィールドを用いて実行され、ＶＣＩフィールドは、その端点で特別の 呼にセルを関連づけるために使用される。 ＡＴＭ参照モデルは、以下の３つのプロトコル層を定義する。（３）物理層と 、物理層に重なる（２）ＡＴＭ層と、このＡＴＭ層に重なる（１）ＡＴＭアダプ テーション層。 ＡＴＭアダプテーション層（ＡＡＬ）は、（例えば２つのＬＡＮの間のデータ フレーム転送のための）ユーザに提供されるサービスと、ＡＴＭ層によって提供 されるセルに基づくサービスのクラスのアダプテーション機能を実行する一連の 選択的なサービスクラスとを供給する。 ＡＴＭ層は、ある単一のセルストリームに、要求された異なる接続に関係のあ るセルの多重化と、そのセルストリームの後に起こる多重分離を提供する。また 、ＡＴＭ層は、ＶＰＩおよび（または）ＶＣＩフィールドに基づいたセルの要求 された経路選択／中継を行う。 物理層は、実際のセルを送る特別の転送媒体（例えば、光ファイバ、同軸ケー ブル等）とインターフェイスで接続し、使用される転送のタイプ（例えば、近同 期 （plesiochronous）または同期）に依存する、多くの異なる通信技術によって 実施することができる。前者については、発信器がＡＴＭセルと正確に一致する ビット／バイト・ストリーム上のフレーム構造を確立する。その時、受信器は、 有効な５バイトセルヘッダが形成されるまで、入力されるバイトストリームを１ バイト毎に処理する。その後、入力されたバイトストリームは、固定セル境界で 処理される。同期リンク（例えば、ＯＣ３／ＳＴＭ１）の場合、フレームペイロ ードフィールドは、セルサイズの倍数ではないため、セル境界は、１つのフレー ムから次のフレームに変わる。したがって、この種のリンクでは、オーバヘッド チャネル中のポインタは、ＨＥＣバイト（後て詳しく述べる）に基づいてセル記 述（delineaton）が実行されている一方、ペイロードフィールドの第１セル境界 の開始を識別するために使用される。 上述したように、ＡＴＭ層は、必要に応じて半固定またはセット・アップする ことができる仮想接続上のセルの経路選択および多重化に関係する全ての機能を 実行する。後者については、ＩＳＤＮで使用される信号プロトコルに似た信号プ ロトコルが実行される。 標準ＡＴＭセルには、一般に、ＵＮＩとＮＮＩと呼ばれる２つの異なるヘッダ フォーマットがある。各フォーマットは、第１バイトとしてＶＰＩフィールドを 組込んでいる。しかしながら、セルを直接生成、受信するユーザデバイスによる 使用を意図した、ユーザ通信網アクセスリンク上で使用されるフォーマットにつ いては、第１ヘッダバイトの上位４ビットは、リンク上において局所的な重要性 のみを持ち、セルに異なる優先度の割り付けを可能にするために含まれている、 一般的フロー制御（ＧＦＣ）フィールドに置き換えられる。このフィールドは通 信網内には存在しないが、代わりにＶＰＩフィールドが全バイトに渡って拡張さ れる。 ヘッダの第２バイトは、ＶＰＩフィールドの拡張部分である前半の４ビット（ nibble）を有する。したがって、ユーザ通信網アクセスリンク上で使用されるフ ォーマットについては、ＶＰＩフィールドが８ビットであるのに対し、この通信 網内のＶＰＩフィールドは１２ビットである。ヘッダ情報の第２バイトの下位４ ビットは、ＶＣＩフィールドの最初の部分を有する。ヘッダの第３バイトはＶＣ Ｉフィールドが続き、ヘッダの第４のバイトの前半の上位４ビットでＶＣＩフィ ールドが完成する。したがって、標準ＡＴＭヘッダのＶＣＩフィールドは、１６ ビットから成る。第４ヘッダバイトの下位４ビットは、（１）ユーザ情報を有す るセルを区別するために、ＡＴＭ参照モデルに関連づけられたＣおよびＭプレー ンに関連するセルを有効にするために使用されるペイロードタイプ（ＰＴ）フィ ールドと、（２）セル損失優先表示（ＣＬＰ）ビットを含んでいる。ＣＬＰビッ トは、ユーザが最初に廃棄されるべき接続に関係するセルを指示できるようにす るために使用される。これは、ＡＴＭ通信網が統計原則で多重化することにより 動作し、交換局内でセルバッファがオーバーフローすることができるので有用で ある。 最後に、ヘッダ誤り制御（ＨＥＣ）フィールドは、ヘッダ内のエラー検出用の ８ビットの巡回冗長符号（ＣＲＣ）多項式の変化として供給される。ＣＲＣ多項 式が失敗した場合、セルが廃棄される。しかしながら、シングル・ビットエラー については、ハードウェアはＨＥＣフィールドからの情報に基づいてエラーを修 正してもよい。 既存のＡＴＭベースの通信システムの設計において、信号経路選択の効率、診 断の支援、および、ハードウェア単純化においてなされる本質的な改良の範囲は 、多数存在する。 第１に、インターフェースカードの帯域幅に依存して、スイッチ構造インター フェースについてのインターフェース回路の数を柔軟に変えることができるシス テムを提供することが望ましい。先行技術のシステムでは、そのようなシステム 内の各インターフェースカードは、固定の帯域幅で提供されていた。 第２に、仮想接続識別子（ＶＣＩ）は、ポイント・ツー・ポイント方式のリン クからリンクまでのセルの経路選択を確立するために使用することができるし、 あるいは、１つのポイントから複数の目的地へ（すなわち、ポイント・ツー・マ ルチポイント）「分割」してもよい。一方、コストを費やし、かつ、複雑な回路 で、たったそれだけのことしかできない。同様に、基本的なレベルのセル優先度 キューイングだけが、標準のＡＴＭセルヘッダを使用することができる。また、 多くの先行技術システムでは、相互シェルフ（inter shelf）通信は、本質的に 低速度および低帯域幅の並列バスを経由して行われる。したがって、そのような 通信システムにおける相互ノードおよび自局内ノードの両方のＡＴＭセルの、低 費用で増強された経路選択能力が必要となる。 第３に、ＡＴＭ通信システムにおけるセルストリームは、本質的にポイント・ ツー・ポイントであり、キューイングポイントで終了するので、通常、スイッチ ング構成の全体に渡って同期タイミングを維持する必要はない。しかしながら、 いくつかのインターフェースカードは、標準タイミング基準を要求するので、そ のような／ステムでは、システムタイミングを維持することが望ましい。非同期 連続リンク（例えば、相互シェルフリンク）における自局内ノードシステムの同 期を維持する標準の方法は、システムの全体にわたる同期タイミングリンクを実 行することである。しかしながら、そのようなシステムは、位相ロックループ（ ＰＬＬ）を束縛することの不安定による同期再生成タイミング信号に起因するジ ッタ転送問題に苦慮する。 あるいは、いくつかの先行技術のシステムは、システム同期ユニット（ＳＳＵ ）からすべてのタイミング目的への専用タイミング配線を施すことにより、同期 を維持する。これは、それを受信するために特に配線されたシステムにおける所 定のスロットに対し、ＳＳＵの位置を有効に制限する。 したがって、余分なタイミング配線がなく、かつ、先行技術のＰＬＬ同期シス テムに本来的な同期の損失および他の問題に苦しむことなく、システムの同期を 維持する必要がある。 第４に、先行技術システムにおいて、システムのオペレーティングソフトウェ アへのデバッグアクセスは、内蔵のデバッギングコードをロードする特別のソフ トウェアによって提供され、かつ、このデバッグソフトウェアへアクセスするた めに設けられたデバック装置に、専用ハードウェアのデバッグポートが形成され ていなければならない。デバッグするソフトウェアが常に適所にあり、ＡＴＭ構 成に開発システム支援通信が統合されるシステムを提供することが望ましい。 最終的に、重大なシステム機能の信頼性を改善したシステム冗長を提供するこ とが望ましい。 制御通信、キューサービスアルゴリズム、ノード同期アーキテクチャ等の領域 におけるＡＴＭ通信システム設計の改良は、他の場合に行う。 発明の要約 この発明は、上述した先行技術の問題を認識することによって、開発されたＡ ＴＭ通信システムの改良に関する。 第１に、この発明のシステムにおいては、インターフェースカードの帯域幅に 依存して、相互シェルフリンク（ＩＳＬ）に対する汎用カードスロット（ＵＣＳ ）数を可変にすることによって、スイッチングコアの最大限の利用が達成される 。例えば、多くの低速度ＵＣＳカードがある実施例中で提供され、一方、少数の 高速ＵＣＳカードが別の実施例中で提供され、それぞれの場合におけるスイッチ ングコアは、最適に維持される。 第２に、通信システム内のＡＴＭセルの経路選択問題に関して、この発明によ れば、複数のオーバヘッドバイトが、標準の５３バイトのＡＴＭセルに予め確保 されている（are pre-pended）。これは、セル優先度キューイング、単純化退出 統計蓄積（simplified egress statistics gathering）、および、所定のバイト （pre-pended bytes）と（省略されたＨＥＣフィールドを備えた）ＡＴＭヘッダ の４バイトとに渡るエラー検出と共に、システム内でのポイント・ツー・ポイン ト原則もしくはポイント・ツー・マルチポイント原則で、コストの効率がよい経 路選択を容易にするためである。 第３に、システム同期を維持する問題に関して、この発明によれば、８ｋＨｚ タイミング信号は、ＩＳＬ上に転送され、かつ、「スーパーセル」フレーミング 構造（「スーパーセル」の概念は、後で詳しく述べる）のいかなる場所にも出現 することができる指示セット（Ordered Set）（後で詳しく述べる）に埋め込む ことができる。したがって、タイミング信号は、先行技術の同期システムとは対 照的に、いかなるシリアルデータクロックにも依存しない。特別なジッタ減少回 路または配線が不要となる。専用タイミング配線を使用する先行技術の同期シス テムとは対照的に、タイミングソースおよびＳＳＵは、ＡＴＭセルが送られる交 換 システム内のいかなる場所にも位置することができる。 第４に、開発システム支援に関して、この発明によれば、統合リアルタイム開 発システムが提供される。そして、この統合リアルタイム開発システムは、先行 技術における顧客サイトでの特別なデバック設備の要求がまったく削除されない のであれば、最小限になるように、デバッグソフトウェアが、システムおよびＡ ＴＭ構成に統合される開発システム支援通信に永続的に組み込まれる。 最後に、この発明のシステムアーキテクチャは、スイッチ構成冗長を考慮に入 れている。 図面の簡単な説明 好適な実施例の詳細な記述は、次の図面を参照してここに提供される。 図１はこの発明の方法および装置を実施する典型的なディジタル通信システム のブロック図である。 図２は図１で説明されたシステムの典型的な周辺シェルフに接続された、より 詳細なセル交換コアを示すブロック図である。 図３はこの発明の第１の実施例における、ポイント・ツー・ポイント通信用に 修正されたＡＴＭセルフォーマットの図である。 図４はこの発明の第２の実施例における、ポイント・ツー・マルチポイント通 信用に修正されたＡＴＭセルフォーマットを示す図である。 図５は好適な実施例におけるカードアドレスフォーマットを示す。 図６は好適な実施例において、固有のＡＴＭヘッダデータを生成しろ過する回 路類を含み、汎用カードスロットおよび外部信号搬送媒体に接続するインターフ ェース回路のブロック図である。 図７は図２に示された周辺シェルフのハブカードで使用されるスイッチングＡ ＳＩＣのブロック図である。 図８は図７に示されたＡＳＩＣのセルキューイングコアを示すブロック図であ る。 図９は交換システムと、フォーマットされたＡＴＭセルの送受信を行う図６の インターフェース回路における標準インターフェースＡＳＩＣのブロック図であ る。 図１０は図９のインターフェース回路の受信フィルタの動作を示すフローチャ ートである。 図１１は図１０のフローチャートにおけるマルチキャストセルのソート手順の 詳細を示すフローチャートである。 図１２は図１０のフローチャートにおける第１フィルタのソートアルゴリズム の動作を示すフローチャートである。 図１３は図１０のフローチャートにおける第２フィルタのソートアルゴリズム の動作を示すフローチャートである。 図１４はこの発明における相互シェルフリンクの機能概要図である。 図１５はこの発明における図１および２の通信システムを通してタイミング情 報の分配を示すブロック図である。 好適な実施例の詳細な説明 図１は、一実施例による、この発明の方法および装置を実施するための交換ア ーキテクチャのブロック図を示す。このシステムは、それぞれ８００Ｍｂｐｓの 相互シェルフリンク（ＩＳＬ）５を通して、複数のインターフェースカードアク セスまたは周辺シェルフ３Ａ，３Ｂ，等に接続された、セル交換コア１を有する 。この開示において、「アクセスシェルフ」および「周辺シェルフ」の用語は、 全体に亘って交換可能に使用される。ブロック３Ｄおよび３Ｅを参照して示され るような、多重シェルフアクセス割当において、さらにＩＳＬ５Ａは、アクセス シェルフの間で直接に設けてもよい。さらに、ある「スタンド・アロン」構成の システムにおいては、単一のインターフェースカード周辺シェルフは、セル交換 コア１を必要とせずに設けてもよい。あるいは、ブロック３Ｄおよび３Ｅを参照 して示されるような多重シェルフアクセス割当は、各周辺シェルフに直接組み込 まれた交換回路を、スタンド・アロン構成で設けてもよい。 全ての外部インターフェース（例えばＯＣ−３、ビデオ、ＦＤＤＩ等）は、図 ２を参照して後でより詳しく説明するように、各周辺シェルフ３Ｂ，３Ｃまたは ３Ｄ、もしくは、３Ｂ，３Ｃおよび３Ｄに置かれた１２個の汎用カードスロット （ＵＣＳ）に置かれるインターフェースカード上で終端する。多重シェルフアク セス配置３Ｄおよび３Ｅにおいて、９６個までの汎用カードスロットを、各相互 シェルフリンク（ＩＳＬ）５用として設けることができる。さらに、この発明に よれば、ＩＳＬを共有するＵＣＳインターフェースカードの数は、インターフェ ースカード帯域幅に依存して可変させることができる。例えば、多数の低速度Ｕ ＣＳカードが、ある実施例（例えば３Ｄ）で提供され、一方、少数の高速ＵＣＳ カードが、他の実施例（例えば３Ｂ）で提供される。この柔軟性は、セル交換コ ア１の有効利用をもたらすと共に、統計的利益をうまく制御することができる。 各８００ＭｂｐｓのＩＳＬ５は、電気的または光学的のいずれか、あるいは、 全二重、ファイバチャネル（ＦＣ−０およびＦＣ−１のみ）インターフェース、 そして、周知の方法等を用いて、セル交換コア１と関連するアクセスシェルフ３ Ａ、３Ｂ等の間のＡＴＭセルを送信するために適用される。 図２には、セル交換コア１が、アクセスシェルフ３Ａ、３Ｂ等のそれぞれのた めに、相互シェルフセルスイッチングを行うものとして機能的に示されている。 交換コア１は、セル空間スイッチ（すなわち、セルは任意の入力から任意の出力 に切り替えることができる）を実行するために、入力セルろ過と出力キューイン グアーキテクチャを使用する。好適な実施例では、交換コア１は、１つのシステ ム当たり２〜２５６のＩＳＬポートを並べることができる。したがって、最大交 換容量は、２５６ＩＳＬ／system×８００Ｍｂｐｓ／ＩＳＬ＝２０４．８Ｇｂｐ ｓ／systemとなる。セル交換コア１には、（図１６に示される１Ａ，１Ｂおよび １Ｃのような）複数のデュアルスイッチングカードが組み込まれる。各デュアル スイッチングカードは交換コア１へアクセスすることができ、周辺シェルフ３Ａ 、３Ｂ等の２つまでに接続するために、２つの出力ＩＳＬ５を形成する。 図２では、代表的な周辺シェルフ３Ｃが、それぞれのＩＳＬ５を通って交換コ ア１に接続されていることが示されている。上述したように、周辺シェルフ３Ｃ には、全てのインターフェース（すなわち、光、同軸または他の物理的な媒体に インターフェイスで接続するＩ／Ｏを経由した交換システムと外界との間）、制 御およびリソース機能を実行するそれぞれのインターフェイスカード２１を受け 取るための１２個の汎用カードスロット（ＵＣＳ）が組み込まれる。この発明を 開示する目的において、「インターフェースカード」および「ＵＣＳカード」の 用語は、交換可能に使用される。図２に示されるシェルフ３Ｃのような、各周辺 シェルフは、２枚の特別用途のハブカード（説明を容易にするため、１枚のハブ カード２３のみが示されている）を有し、それらは交換システムの全体の一部を 形成する。好適な実施例の交換システムは、冗長用に完全に二重化される。した がって、１枚のハブカードには、完全に二重化された交換システムの各々半分が 設けられる。ハブカード２３は、交換コア１に接続された８００Ｍｂｐｓの相互 シェルフリンク（ＩＳＬ５）上に多重インターフェースカード２１からのセルを 多重化して集める。インターフェースカード２１を収容する各ＵＣＳは、追加バ ス（add bus）２５として示されたハブカード２３に対して２００Ｍｂｐｓのイ ンターフェースを有している。上述したように、ハブカード２３は、交換コア１ からのＩＳＬ５を終端し、バックプレーンで、さらなる８００Ｍｂｐｓの共有バ スを駆動する。このバスは、ＵＣＳ２１が受信したＡＴＭセルをろ過することか らドロップバス２７として示される。また、ハブカード２３は、通常、診断の目 的で供給される帰還回路２９を有している。しかしながら、スタンド・アロン構 成のアクセスまたは周辺シェルフ３Ｃにおいては、帰還回路２９は、追加バス２ ５から集められた８００Ｍｂｐｓのデータを８００Ｍｂｐｓのドロップバス２７ に戻すために使用される。 このシステムは、不具合許容のための二重化されたＡＴＭ交換システムを有し ている。交換システムの主な構成要素は、ハブカード２３、交換シェルフ１およ びＩＳＬケーブル５である。インターフェースカード２１は、カスタマデータを 両方の構成上に置く。 周辺シェルフ３Ｃのさらに可能なスタンド・アロン構成によれば、交換コア１ は、内部スイッチコアを備えたそのような２つ以上の周辺シェルフが共に（図１ のＩＳＬ５Ａを経て接続される、周辺のシェルフ３Ｄおよび３Ｅのように）接続 される場合、周辺シェルフそれ自身と有効に組み込んでもよい。交換コア１に接 続されたポートの数は、利用可能な帯域幅を完全に利用するために、柔軟に（例 えば、多数の低帯域幅ポートを加えることができる）設けることができる。 ２００Ｍｂｐｓを越えるシステム交換容量を要求するインターフェースは、関 連するＩＳＬ５（例えば、図１の高速インターフェース３Ａ）を経て交換コア１ と直接接続される。 後でより詳しく述べるように、この発明によれば、前述した８００Ｍｂｐｓの リンク（すなわち、ＩＳＬ５、ドロップバス２７等）の各々のデータは、一連の 「スーパーセル」として組み立てられる。それぞれの「スーパーセル」は、指示 セット（すなわち、制御情報用のデータ構造を一列にした３２ビットロングワー ド）を有する。指示セットの後には１２８個の６０バイト固有ＡＴＭセルが続く 。これらのスーパーセルの使用は、直通セル記述に帰着し、多様なタイプのシス テムレベルステータス情報を中継するための単純なプロトコルをサポートする。 動作においては、周辺シェルフ３Ｃの、前述したスタンド・アロン構成におけ る単純化されたデータフロー（すなわち、交換コア１によって経路選択されない ）のために、各ＵＣＳあるいはインターフェースカード２１は、適切なライン終 端を提供し、受信データのＡＡＬ／ＡＴＭ層処理を実行し、この発明の原理に従 ってフォーマットされたセルヘッダを作成するために、ＡＴＭセルに付加的な経 路選択情報を加え、２００Ｍｂｐｓの追加バス２５によってフォーマットされた セルをハブカード２３へ送る。以下により詳しく述べるように、この発明のフォ ーマットされたセルは、６０バイトのフォーマットされたセルを形成するために 、標準の５３バイトＡＴＭセルに確保された（pre-pended）追加オーバヘッドを ７バイトを有している。 ８００Ｍｂｐｓの周辺シェルフ３Ｃのために、ハブカード２３は、個々のＵＣ Ｓカード２１から８００Ｍｂｐｓのセルストリームに、フォーマットされたセル を多重化し集中する。８００Ｍｂｐｓのセルストリームは、前述した埋込み交換 コア（図示略）を経て、または、共有ドロップバス２７上の全てのＵＣＳスロッ トへのループバック２９を経て帰還される。８００Ｍｂｐｓの周辺シェルフ以外 のもののために、ハブカード２３の内部に帰還機能を付与してもよいし、付与し なくてもよい。各インターフェースカード２１は、経路選択情報を用いて８００ Ｍｂｐｓのドロップバス２７からのセルをろ過する。経路選択情報は、セルヘッ ダに加えられ、セルをキューし、送信されたデータのＡＡＬ／ＡＴＭ層処理を実 行し、インターフェースカード２１を経て関連するラインインターフェースを駆 動する。 交換コア１を使用するより大きなノードによるデータフローのために、このシ ステムは、小ノードに関して上述したような方法と同一の方法で作動する。ただ し、このセルストリームは、交換コア１によって受信され、ＩＳＬ５内のセルは 、交換コア１の適切なＩＳＬ出力へと経路選択される。埋込み交換コアまたはハ ブカード２３のループバック２９を通してデータをドロップバス２７へ帰還する 代わりに、８００Ｍｂｐｓのセルストリームが、８Ｂ１０Ｂコード（ファイバチ ャネルＦＣ−１標準について）でハブカード２３内においてエンコードされ、Ｉ ＳＬ５を経て交換コア１へ送られる際１Ｇボーのシリアルストリームに変換され ることを除く。 適切な周辺シェルフ（例えば、シェルフ３Ｃ等）のハブカード２３は、ＩＳＬ ５を経て、交換コア１からのセルストリームを受信し、これに応答して周辺シェ ルフのバックプレーンの８００Ｍｂｐｓの共有ドロップバス２７を駆動する。そ の後、より小さなノードの相互接続に関して上述したように、インターフェース カード２１を収容する各ＵＣＳは、セルヘッダに付与された経路選択情報を用い て８００Ｍｂｐｓドロップバス２７からのセルをろ過し、セルをキューにし、送 信データのＡＡＬ／ＡＴＭ層処理を実行し、インターフェースカード２１を経て 関連するラインインターフェースを駆動する。 追加バス２５およびドロップバス２７の構成は、高速通信システムの実施にお ける先行技術中で固有の長所を提供する「スターバス」トポロジに由来している 。高速データ転送は、ポイント・ツー・ポイントラインによって最も容易に遂行 されることが知られている。したがって、この発明では、追加バス２５を複数の ポイント・ツー・ポイントリンクに分割することによって、従来のポイント・ツ ー・マルチポイントアーキテクチャ（例えば、マルチパーティ双方向バスを用い て）の先行技術を超える重要な進歩が見られる。そのような先行技術のシステム は、次のような問題を有している。 − カードを搭載することによる、低インピーダンスおよび不連続転送ライン − 困難なライン終端 − 有効電力を消費する並列終端を要求する高速バス − バスが動作することができる有効速度が、バスを制御するための調停等の要 因によって制限される。 スターバストポロジの追加バス２５によって提供されるこの発明のポイント・ ツー・ポイント通信は、これらの問題を克服する。 「ドロップ」方向（すなわち、ドロップバス２７）においては、すべてのＵＣ Ｓカード２１は、入力されるデータセルを、すべて受信することが要求されるの で、単一方向バス２７が利用される。バス２７が単一方向なので、この発明のト ポロジは、単純な転送ライン終端の要求による利益を得る。 この発明によれば、交換システムを通るセルの経路選択を支援するために、固 有オーバヘッド情報が、標準５３バイトＡＴＭセルに加えられる。この発明のセ ルフォーマットは、システムの様々なカード間のすべてのリンクで使用される。 これは、ＵＣＳカードからハブカード２３へのリンク、交換コア１への、また、 交換コア１からのリンク、ならびに、ハブカード２３からＵＣＳカード２１への リンクを有している。 前述したように、好適な実施例によれば、６０バイトのフォーマットされたセ ルを形成するために、標準の５３バイトＡＴＭセルの前に７バイトが付けられる （pre-pended）。追加ヘッダ情報は、インターフェースカード２１を収容する任 意のＵＣＳの、任意の「ポート」を独自にアドレスし、かつ、付属のＡＴＭセル の優先度を識別するために使用される。さらに、追加ヘッダ情報は、アドレスフ ィールドが一群のＵＣＳインターフェースポートを識別する場所で、マルチキャ スティング機能をサポートするために使用される。標準のＡＴＭセルの前に付加 された追加ヘッダ情報の使用は、先行技術のＡＴＭベースの交換システムを改善 してセル経路選択を可能にする。このヘッダの未使用のビットは、他の制御機能 （例えば、ソフトウェアによって信号方式情報を供給すること）に使用してもよ い。 後にさらに詳しく述べるように、この発明の原理による追加ヘッダ情報によっ て定義される、（１）ポイント・ツー・ポイントおよび（２）ポイント・ツー・ マルチポイントという、２つのセルタイプがある。 システム内の特定のカードへのセルの送出には、そのセルが、特別なＵＣＳイ ンターフェースカード２１が接続されるドロップバス２７に経路選択されること が要求される。その後、そのカードは、ドロップバス２７上に存在する残りのセ ルから、定められたセルをろ過しなければならい。 セルが特別のＵＣＳインターフェース２１にアドレスされると、その特別なカ ードが「傾聴する（listens）」ドロップバス２７は、「端末バス」（すなわち 、このバスのデータは、次に続くバスに送出されない）として参照される。他方 では、セルが、交換システムの一部であるカードにアドレスされた場合、そのカ ードによって「傾聴される（listened）」バスは、データが他のバスに経路選択 される中間バスとすることができる。この発明によれば、システムを通すセルの 経路選択の定義は、双方の場合において同一である。図９を参照して後により詳 しく述べるように、回路は、特別なカードのために予定された正しいセルを認識 するために、モニタされたバス上のセルをろ過する各ＵＣＳインターフェースカ ード２１に形成される。 図３はポイント・ツー・ポイント通信を実行する、この発明に従ってフォーマ ットされたＡＴＭセルを示す。標準ＡＴＭセルの前に付加されたフィールドは、 以下の表Ａで定義される。 この開示の全体にわたるすべてのフィールド定義については、ビットは左から 右へ、かつ、上から下へという順序で転送されるものとする。多重ビットフィー ルドにおいて、最上位ビット（most Significant）は、最初に転送される。 表Ａの中で示されるように、カードアドレスフィールドは、ＩＳＬ内の目的地 要素を選択するために使用される。他のアドレス定義が可能であるが、このフィ ールドの１つの可能な定義は、図５に示される。 ポイント・ツー・マルチポイント接続の一部である送信セルは、そのセルがマ ルチキャストグループの一部となるカードを有する、すべてのドロップバス２７ に経路選択されることを要求する。さらに、このセルは、カードがこのセルのた めの所定のマルチキャストグループの一部であるか否かを決定するために、各カ ードがチェックするマルチキャスト識別子を備えなければならない。そして、こ のグループは、ＵＣＳカードのどのポートがセルを使用する（すなわち、どのイ ンターフェイスカード２１がデータを受信する）のかを決定するために、使用す ることができる。 ポイント・ツー・マルチポイントセルのセルフォーマットは、図４に与えられ る。フィールド定義は、以下の表Ｄで提供される。 セルヘッダは、データセル、制御セルおよびＲＤＳセルを含む、多数の異なる セルタイプについて記述する。これは、制御およびＲＤＳ通信が、データ交換シ ステム内の帯域内で行われることを可能にする。多くのシステムは、制御カード をシステムの特別なロケーションに制限する帯域外制御チャネルを使用する。 制御およびＲＤＳ通信がデータ交換システム内帯域内で行われることを可能にす ることは、非常に高い帯域幅へのスケーラビリティを可能とし、確実性を増すこ とができる。帯域内通信は、特別なハードウェアまたはソフトウェアが局所サイ トに要求されず、デバッギングをリモートで行うことができることを意味する。 ここで、図６に代表的なＵＣＳインターフェースカード２１の機能ブロックを 示す。図６に示される実例は、周辺シェルフ３Ｂ、３Ｃ、３Ｄまたは３Ｅ（図１ ）への接続用のＯＣ−３／ＳＴＭ−１インターフェースカードである。高速イン ターフェースまたは８００Ｍｂｐｓインターフェースを実行するのに適したイン ターフェースカードは、図６に示されるような類似した機能の要素を用いて考案 することができる。 上述したように、ＯＣ３／ＳＴＭ−１ ＵＣＳインターフェースカード２１の 基本機能は、交換システムとＳＯＮＥＴ／ＳＤＨ通信網リンクの間のＡＴＭセル データを転送することである。この機能を実行するのに必要なブロックは、以下 のように識別することができる。 （１）制御／状態ブロック７１ （２）同期ブロック７３ （３）バックプレーンインターフェースブロック７５ （４）ＡＴＭブロック７６ （５）ＳＯＮＥＴ／ＳＴＭ−１ブロック７７ （６）転送媒体およびインターフェースブロック７８ 制御／状態ブロック７１は、インターフェース機能の調整を提供し、バックプ レーンインターフェースブロック７５によってノード制御通信を確立する。 後でより詳しく述べるように、同期ブロック７３は、システム同期リファレン スを、受信しまたは発生し、もしくは、受信および発生する。このブロックは、 同期ユニット（ＳＵ）がＵＣＳカード２１に置かれた場合、ＳＯＮＥＴ／ＳＴＭ −１送信が、所定のジッタおよび正確度要件に適合するタイミング信号の供給を 含めて、ＵＣＳカード２１の全ての機能ブロックに必要とされるタイミング信号 を発生する。 バックプレーンインターフェースブロック７５は、交換システム間で送信され る特別にフォーマットされたＡＴＭセル（すなわち、追加的に前に付加されたバ イト（additional pre-pended bytes）を有するＡＴＭセル）を処理し、データ 完全性チェック、結合性チェック、および、特別にフォーマットされたＡＴＭセ ルと、標準ＡＴＭセルとの間のセル変換を提供する。このブロックの機能要件は 、図９を参照して後でより詳しく述べる。 ＡＴＭブロック７６は、ＶＰＩ／ＶＣＩマッピング、使用パラメータ制御（Ｕ ＰＣ）警備およびＶＰＩ／ＶＣＩ毎の統計収集を含み、バックプレーンインター フェースブロック７５と、ＳＯＮＥＴ／ＳＴＭ−１ブロック７７との間を通過す るＡＴＭセルを処理する。ＡＴＭブロック７６は、進入ＡＴＭロジックブロック ７６Ｃ、退出ＡＴＭロジックブロック７６Ａ、進入ＵＰＣ７６Ｂ、および、進入 マイクロプロセッサコンテキストメモリインターフェース７６Ｄを具備する。 進入ＡＴＭロジックブロック７６Ｃまたは進入セル制御装置（ＩＣＣと略す） は、次のＡＴＭ層機能を提供する。（１）ＶＰＩ／ＶＣＩアドレス圧縮、（２） セルカウンタ、（３）ＯＡＭ制御セル処理、（４）ＯＡＭセル抽出、および、（ ５）ＡＴＭセル（図３および４）の前に付けられた７ヘッダオクテット（prepen ding of the seven header octets）。６４Ｋ×１６ＳＲＡＭ１７０２は、接続 ＯＡＭ機能およびＶＰＩ／ＶＣＩ圧縮テーブルによってＩＣＣを提供する。 リンクがＵＮＩまたはＮＮＩであるかを内部アドレス圧縮ブロックに示し、初 期化においてプログラムされる、ＩＣＣ７６Ｃに位置するグローバルビットがあ る。リンクがＵＮＩである場合、８ビットのＶＰＩおよび１６ビットのＶＣＩは 、１２ビットに圧縮される。リンクがＮＮＩである場合、１２ビットのＶＰＩお よび１６ビットのＶＣＩは、１２ビットまで圧縮される（ここではＩＣＩとして 参照される）。 ＩＣＩの結果として生じる１２ビットは、ＯＣ−３カードが、０〜４０９５の 範囲内で任意のＶＰＩおよび１つのＶＣＩを用いて、４Ｋまでの接続をサポート することを可能にする。 セルが受信されると、ＶＰＩがＶＰテーブルに索引を付けるために使用される 。この結果は、このＶＰＩが有効か否か、および、ＶＰＣあるいはＶＣＣかを決 定する１６ビットワードとなる。接続がＶＰＣである場合、ＶＰテーブルエント リは、さらに１２ビットのＩＣＩを含んでいる。接続がＶＣＣである場合、ＶＰ テーブルは、ＶＰテーブルポインタとＶＣＩマスクを含んでいる。ＶＰテーブル ポインタは、１７個の２ＫＶＣサブテーブルのうち、１つを指し示す。ＶＣＩマ スクは、ＶＣサブテーブルに索引を付けるために、どのくらいのＶＣＩビットが 使用されるのかを決定するために使用される。このマスクは、１１か１２のいず れか一方でなければならない。ＯＣ−３は、他のいかなるマスク選択もサポート しない。未使用のＶＣＩビットは、０と比較される。それらが０でない値を含ん でいる場合、セルは無効であると考えられ、適切な動作が生じる。そうでなけれ ば、ＶＣサブテーブルエントリは、ＶＣ接続のためのＩＣＩを含んでいる。 一度ＩＣＩが発生されると、それはＩＣＣのコンテキストメモリ７６Ｄを指し 示すために使用される。接続の有効性を確認するためにビットがチェックされる 。それが有効な接続でなければＩＣＩは無視され、進入ＵＰＣ７６Ｂは、無効セ ルがあると知らされ、接続のＶＰＩ／ＶＣＩ値が、ＩＣＣメモリの無効テーブル に格納される。もし、接続が有効であれば、ＩＣＩは進入ＵＰＣ７６Ｂに渡され る。 進入ＵＰＣ７６Ｂによってアクセスされたメモリは、進入ＵＰＣのホストポー ト上に存在する６４Ｋ×３２のメモリ７６Ｆである。このメモリは、進入ＵＰＣ を、ＵＰＣ情報、接続統計毎に、ＮＡＴＭヘッダオクテット（すなわち、表Ａ， Ｄに従った内部ニューブリッジＡＴＭセルフォーマット）およびＶＰＩ／ＶＣＩ 変換バイトと共に提供する。 メモリ７６Ｆ内のコンテキストテーブルは、４Ｋデータ構造を含んでいる。各 データ構造は、ＶＰまたはＶＣ交換接続の情報を表わす。ＵＰＣテーブルは、各 々バケット用の必要な情報を表わす１．５×４Ｋ（６Ｋ）データ構造を含んでい る。 ＮＡＴＭヘッダ登録は、ＮＡＴＭヘッダを表わす７つのオクテットを含む７６ Ｆのメモリ位置として提供される。これらのフィールドは、交換システムの全体 にわたる使用のためのセルヘッダの始めに付けられる（are prepended）。これ らのフィールドに含まれるものは、ポートアドレス、ＥＣＩ（退出接続識別子） 、ＭＧＩ（マルチキャストグループ識別子）である。 ＳＯＮＥＴ（同期光通信網）／ＳＴＭ−１ブロック７７は、ＯＣ−３／ＳＴＭ −１物理層から受信された、および、ＯＣ−３／ＳＴＭ−１物理層に送信された ＡＴＭセルを適合し、このセクション、ラインおよびパス層のためのオーバヘッ ド処理を提供する。さらに、ライン（退出）および診断（進入）帰還能力を提供 。特に、ＳＯＮＥＴ／ＳＴＭ−１インターフェースブロック７７は、転送媒体イ ンターフェース７８への８ビット１９．４４ＭＨｚおよびシリアル１５５ＭＨｚ アクセス、ならびに、ＡＴＭブロック７６への８ビット２５ＭＨｚアクセスの双 方を提供する。さらにオプションのＮＮＩモジュールのために、多重シリアルイ ンターフェースが提供される。 また、インターフェースブロック７７は、（直接あるいはＮＮＩモジュールに よってのいずれかにより）ＳＯＮＥＴ／ＳＴＭ−１フレーム化情報へのフルアク セスを提供し、ＦＩＦＯ（図示略）のＡＴＭ層インターフェース７６への４−デ ィープ受信および送信を供給する。さらに、ＡＴＭセルを描写し、ＨＥＣチェッ クおよび修正を提供する。 転送媒体インターフェース７８は、光学的（あるいは、同軸）インターフェー ス、クロック回復およびファイバ光ケーブルのような光学的媒体７９（または、 同軸媒体７９Ａ）間のデータタイミングを提供する。また、転送媒体インターフ ェース７８は、光ＯＣ−３／ＳＴＭ−１リンクへ、および、光ＯＣ−３／ＳＴＭ −１リンクからのＡＴＭセルを渡すために必要な、電気−光変換を提供する。転 送媒体インターフェースブロック７８の機能要件は、後でより詳しく述べる。 退出方向の信号フローについては、バックプレーンインターフェースブロック ７５が、フォーマットされたＡＴＭセルの種類を監視し、データ、ＲＤＳ、制御 および空セルの区別を行う。セルタイプは、そのＮＣＴおよびＭＴビット（図３ および４を参照）によって決定される。 データセルは、バックプレーンインターフェース７５によってＡＴＭブロック ７６に渡される。セルがＡＴＭブロックに渡される前に、各々のアクティブセル の宛先アドレスがチェックされる。退出ＡＴＭロジック７６Ａは、それをインタ ーフェース７７へ渡す前に、各アクティブセルから７つのフォーマットされたＡ ＴＭセルヘッダオクテットを取り去る。この７つのフォーマットされたＡＴＭセ ルヘッダオクテットは、後でより詳しく述べるように、交換システムへの送信前 に、進入ＡＴＭロジック７６Ｃによって生成され、進入方向で受信された各セル に付加される。 ＲＤＳおよび制御セルは、ＡＴＭブロック７６に送信されない。代わりに、こ れらのセルは、制御／状態ブロック７１による使用に備えて蓄えられる。進入方 向において、ＲＤＳおよび制御セルは、制御プロセッサ７１Ａによって作成され 、交換システムによる送信のために進入ＡＴＭセルストリームに挿入される。 バックプレーンインターフェース７５を通って退出方向に通過する空セルは、 廃棄される。進入方向において、セルの開始を示すために４ビットがセルに加え られる。交換システムに送信されるセルがなければ、リンクは未使用のままとな る。 退出方向において、マルチキャストセルが受信され、マルチキャスト検索テー ブル（図１０を参照して後でより詳しく述べる）内の有効ビットを検索するため に使用される。一致した場合、セルが受信され、一致しなければ廃棄される。さ らに、退出方向でポイント・ツー・ポイントセルが受信され、１対のフィルタレ ジスタ（図１２および１３を参照して後でより詳しく述べる）と比較される。セ ルが受信されるために正確な一致が要求される。そうでなければ、セルは廃棄さ れる。 退出方向へ通過するセルは、４つの優先度キューのうちの１つに置かれる。Ｃ ＬＰ廃棄は、有効にすることができ、プログラム可能な廃棄しきい値と一致また は超過する場合に実行される。これらのキューは、もし、ＡＴＭヘッダのＰＴＩ ビットフィールドを通して有効にされれば、さらに順方向輻輳通知を提供する。 バックプレーンインターフェース７５（図９を参照して後でより詳しく述べる） 内に組み込まれたＡＳＩＣは、到着するセルの数（１６ビット）、ＣＬＰ＝０で 廃棄されたセルの数（１６ビット）、ＣＬＰ＝１で廃棄されたセルの数（１６ビ ット）、および、輻輳されて到着したセルの数（１６ビット）の統計値を供給す る。また、状態フラグは、満たされた、および、空のキュー、破棄状態および輻 輳状態のために利用可能である。 バックプレーンインターフェース７５は、さらに様々なメンテナンス機能を提 供する。第１に、セル比較用の無効ポイント・ツー・ポイントフィルタを定義す ることによって、制御プロセッサ７１Ａは、退出方向において、バックプレーン インターフェース７５を通過するセルの不正確な宛先アドレスを検出することが できる。さらに、バックプレーンブロックから出る退出データ経路と、バックプ レーンインターフェースブロック７５に入るループ進入経路に、帰還機能を供給 することができる。これはパワー・アップ診断中にＡＴＭブロック７６およびＳ ＯＮＥＴ／ＳＴＭ−１ブロック７７をテストする手段を提供する。 制御／状態マイクロプロセッサは、初期化および接続を「リップダウン」する ために、メモリ１７０２にアクセスする必要がある。２重ポートメモリアーキテ クチャを使用する代わりに、ＩＣＣ７６Ｃはメモリを直接制御する。マイクロプ ロセッサ７１Ａがメモリへのアクセスを要求する場合は常に、何を行いたいのか をＩＣＣに通知し、ＩＣＣはマイクロプロセッサ７１Ａのために必要な命令を実 行する。このように、ＩＣＣ７６Ｃは、セルタイムの間、メモリをいつ使用して いないのかを知り、その時間をマイクロプロセッサインターフェース１７０３の ために割り当てることができる。 さらに、バックプレーンインターフェース７５は、あるアラーム条件を宣言す ることができる。上述したように、冗長は、各周辺シェルフ３Ａ、３Ｃ等に複写 されたドロップバスによって提供される。２つのドロップバスの各々は、交換シ ステムから到来する退出セル用に、クロックの損失指示器を提供する。１４０ナ ノ秒の間インターフェースクロックで推移が検知されていない場合、ハードウェ ア指標はアクティブとなる。この時間は、図９を参照して後述するＡＳＩＣによ って利用されるＣ１００Ｍクロックの、１４クロック周期に由来する。ＵＣＳカ ードソフトウェアは、冗長ＡＴＭ交換システムのためのＡＴＭ受信クロック不具 合をモニタする。ＵＣＳカードソフトウェアは、この不具合がアクティブＡＴＭ インターフェース上で警告される場合、アラーム表示を提供する。 ＵＣＳカードハードウェアは、さらに交換システムから受信された退出セル の４つのキューのレベルをモニタする。バッファが満されるイベントにおいて、 このイベントは、統計値として数えられ、総計される。 好適な実施例によれば、ＡＴＭセル処理は、交換コア１、ハブカード２３、お よびインターフェースカード２１を収容するＵＣＳカード内の、１対の専用集積 回路（ＡＳＩＣ）によって実行される。図７に示される第１のＡＳＩＣは、２重 目的スイッチング機能を実行する。１つ目のアプリケーションでは、図７の回路 は、相互シェルフリンク５への適用のため、追加バス２５上の２００のＭｂｐｓ データを単一８００Ｍｂｐｓセルストリームへ多重化するために、アクセスシェ ルフ３Ｂ等のハブカード２３において使用される。２つ目のアプリケーションで は、図７の回路は、一対の８００Ｍｂｐｓ入力セルストリームを単一の８００Ｍ ｂｐｓ出力ストリームへろ過（すなわちスイッチ）するために交換コア１におい て利用される。この８００Ｍｂｐｓ出力ストリームは、その後、交換システム中 の多数の入力リンクからの、同一の８００のＭｂｐｓ出力リンクのろ過（すなわ ちスイッチング）を行うために、図７に示される形式の多数の追加ＡＳＩＣによ って共有される。 「多重化モード」の動作において、６つの入力プロセッサ８１は、インターフ ェース回路２１を収容する各ＵＣＳカードから各２００のＭｂｐｓの信号ストリ ームを受信する。したがって、図７の２つのスイッチングおよび多重化回路を使 用することによって、ハブカード２３の望まれる機能は、追加バス２５によって 単一の８００Ｍｂｐｓ出力ストリームへ搬送される１２の２００Ｍｂｐｓセルス トリームを集中するために、実行されてもよい。各２００Ｍｂｐｓ入力データス トリームは、セル記述およびＣＲＣチェックのためにそれぞれのプロセッサ８１ によって処理される。ＵＣＳカードからハブカード２３までの追加バスリンク２ ５は、セル開始ニブルによって先導されているセルを認識する単一のアルゴリズ ム、または他の適切な技術に基づいて実行できるようにデータニブル（すなわち ４ビット）とクロック信号のみから成る。 各フォーマット変換器／マルチプレクサ８３は、プロセッサ８１から出力され る３つの２００Ｍｂｐｓストリームを集め、それらをセルキューイングコア８５ によってさらに処理するための単一の８００Ｍｂｐｓ入力ストリームに変換する 。セルキューイングコア８５は、図８を参照して後でより詳しく述べる。一対の マルチプレクサ８３はそれぞれ、８００Ｍｂｐｓ入力（スイッチングモード）、 または、セルキューイングコア８５への入力用に、フォーマット変換器／マルチ プレクサ８３（多重モード）から出力される３つの２００Ｍｂｐｓセルストリー ムのいずれか一方を選択する。したがって、システムは、他の８００Ｍｂｐｓ入 力が直接８００Ｍｂｐｓ入力（すなわちスイッチングモード）として形成される 一方、３つの２００Ｍｂｐｓ入力（すなわち多重モード）として形成されたセル キューイングコア８５への８００Ｍｂｐｓ入力のうち１つを有するという、十分 な柔軟性を提供する。 スロットモニタＦＩＦＯ８７は、マルチプレクサ８６からの特定の２００Ｍｂ ｐｓ入力、または、特定の８００Ｍｂｐｓ入力を「モニタ」するために、マイク ロプロセッサインターフェースを提供する。図７の回路は、マイクロプロセッサ ポート経由で指図された時に適切な入力リンクからのセルを捕捉する。その後、 マイクロプロセッサは、ＦＩＦＯ８７から最大６０バイトフォーマットＡＴＭセ ルを直接読む。 セルキューイングコア８５は、図８を参照して後でより詳しく述べるが、クロ ック検出、リンク終端、ＣＲＣチェック、および、セルをろ過する機能を実行す る８００Ｍｂｐｓ処理ブロック９１を有する。セルキューイングコア８５への８ ００Ｍｂｐｓ入力ストリームが、３つの２００のＭｂｐｓ入力（すなわち、多重 モード）から生成されると、プロセッサ９１のセルろ過機能は、典型的に無効に される。これにより、入力ストリームの全てのセルは、キューされることが可能 となる。２００Ｍｂｐｓ入力については、各８００Ｍｂｐｓ入力は、それらの各 セルをキューメモリ９３に入力させることから、有効または無効になることがで きる。 メモリマネージャ９５は、４つのキュー列間で柔軟に割り当てることができる 合計２５６のセルのキューイング空間を提供するために、メモリ９３内の４つの セルキューを制御する。メモリマネージャ９５は、ＣＬＰ廃棄およびＰＴＩ輻輳 通知を含む、ＡＴＭセルヘッダのすべての局面に従って各セルを処理するために 、４つのキュー内に含まれたデータ上で作動する。調停制御９７は、外部アービ タ（図示略）にセルキューの現在の状態についての情報を供給する。多数の回路 が同じ８００のＭｂｐｓ出力リンクを共有する場合、外部アービタは、どの優先 度で、どの回路ソースが次のセルかを決定するために要求される。調停制御９７ は、外部アービタにダウンロードすることができ、いつでも再構成可能な任意の キューサービスアルゴリズムを実行するために要求される必要な情報のすべてを 供給する。 出力フォーマッタ９８は、後でより詳しく述べるように「スーパーセル」の形 式で、フォーマットされた８００Ｍｂｐｓリンク（外部アービタによって指示さ れた時に適切な優先度のセルを挿入することと同様）を作成する。 挿入ＦＩＦＯ９９は、制御およびリアル・タイム開発システム（ＲＤＳ）セル が、８００Ｍｂｐｓ出力リンク上に送信されることを可能にするために提供され る。ＲＤＳ機能の詳細は、以下に提供される。以下により詳しく述べるように、 図９のインターフェース回路は、局所的なマイクロプロセッサに標準ＲＤＳおよ び制御インターフェースを供給する。図７の回路は、これらの制御／ＲＤＳセル を８００Ｍｂｐｓ出力ポート上に送信するために、図９の回路にインターフェー スを供給する。８００Ｍｂｐｓ入力プロセッサ９１は、セルをろ過するために使 用される複数のレジスタを含んでいる。特に、指示するポイント・ツー・ポイン トおよびポイント・ツー・マルチポイントのろ過は、８００のＭｂｐｓインター フェースから内部キューを入力するポイント・ツー・ポイントおよびポイント・ ツー・マルチポイントセルのために、入力値が比較され、一致（または代わりに マスク）しなければならないことに対して、内部の「マスク」および「値」レジ スタを用いて遂行される。この点について、この発明のシステムでろ過する全て のセルは、パターンマッチングによって行われる。 図９に移る前に、この発明によるＡＴＭ交換システムのＲＤＳ（リアル・タイ ム開発システム）機能を、ここで簡潔に述べる。 ＲＤＳは、ソフトウェアを開発しデバッグするために、この発明によるシステ ムの中で広範囲に使用される。デバッギングは、開発実験室から顧客サイトまで の環境範囲で行うことができ、サービスあるいは顧客データに影響を与えること なく、実際の設備上でそれを使用することができる。後に述べるように、この発 明のＲＤＳ機能は、イベントモードにおいて、およびコマンドモードにおいて作 動する。 ＲＤＳイベントは開発時に、実際のソフトウェアに埋め込まれ、かつ、ほとん どの場合、２つの理由で後々まで削除されなることがない。（１）イベントは、 後の問題のトレースを支援することができる、（２）それらを取り出すことは、 コード（たとえコードが実行速度に敏感でないように設計されたとしても、実際 の機能の効果を持つことができる）のリアル・タイム実行に影響する。 ＲＤＳイベントは、単にＲＤＳイベントポートへの書き込みのセットであり、 重要なソフトウェアインターフェースおよび利益の点で、ソフトウェアに埋め込 まれている。ポートに書かれているデータは、イベント識別子、および、ソフト ウェアイベントの発生を定義するデータバイトの可変長シーケンスを含んでいる 。コードのこの部分が、何が起こっているかを正確に示す印刷データを実行し、 かつ、使用していることを示すために、ソフトウェア内に「印刷」ステートメン トを置くことと概念的に類似している。 ＡＴＭ交換システムでは、ＲＤＳイベントは、システム中のプロセッサのほぼ すべてによって生成され、また、イベントデータは、制御メッセージおよび顧客 データに沿って、ＡＴＭ交換システム上に置かれる。ＡＴＭ交換システム上で消 費された帯域幅の量を縮小するために、ＡＳＩＣ（図９）は、イベント識別子に 基づいてＲＤＳイベントを廃棄することができるハードウェアフィルタを含んで いる。この発明によるＡＴＭ交換システムの正常な動作では、システム中のすべ てのプロセッサによって発生した全てのイベントは、図９のＡＳＩＣのハードウ ェアフィルタを使用して廃棄される。 イベントは、これらのハードウェアフィルタの状態の変更によって、交換シス テム上に有効にするこができる。これは、システム中の各インターフェースＡＳ ＩＣ（図９）のために、また、ＡＳＩＣがサポートする２５６のイベントの各々 のために、選択的に行うことができる。これは、システムのＲＤＳイベントにつ いての知識を持った誰かが、問題の診断を援助するために選択的なイベントを有 効にすることを可能にする。 ＲＤＳイベントは、ＶＴ１００端末あるいはワークステーション上に表示する ことができる。一般に、追加カードは、交換システムからＲＤＳイベントをろ過 し、ＶＴ１００あるいはワークステーションのディスプレイ用にそれらをフォー マッとするためにシステムへインストールされる。ＲＤＳイベントデータを運ぶ ＡＴＭセルは、ソースアドレスを示し、この知識、イベント識別子およびイベン トデータを使用すると、ソフトウェアで生じたイベントに対応するＶＴ１００端 末またはワークステーション上でテキストをフォーマットし表示することができ る。ＡＴＭ交換システムの制御カードは、さらに、ＲＤＳイベントセルをろ過し 、ディスプレイ用にそれらをフォーマットすることができる。これは、この制御 カードへのアクセスが、通信網を介して利用可能であるので、実際のシステムの 遠隔デバッギングを可能とする。 イベントがコードの中に残されるので、コード設計の優先度は、イベントコー ドのサイズを最小に維持すること、イベント発生の処理負荷を最小に維持するこ と、および、適切なイベントがシステムの動作において目に見え、かつ、問題の 診断を許可するコード内にあることを保証することである。 図３および４を参照して上述したように、セルのヘッダフィールドの内容は、 完全にプログラム可能であり、ＡＴＭヘッダＶＣＩ／ＶＰＩフィールドを備えて いる。ＣＲＣヘッダ保護フィールドは、セルヘッダへ自動的に計算され挿入され 、そして、２バイトのフィールドは、受信端によって使用され、セルのソースを 識別するために、ＲＤＳソースアドレスに供給される。後でより詳しく述べるよ うに、セルヘッダのフィールドを格納するレジスタのアドレスをマップされたセ ットは、図９のインターフェースＡＳＩＣにおいて提供される。これにより、小 さな変更（例えば優先度変更）が必要とされる時ごとに、逐一全体のヘッダを再 度書かずに、修正がヘッダフィールドの部分に作られることを可能にする。ＡＴ Ｍ ＶＣＩ／ＶＰＩフィールドに対する制御で、イベントセルは、通信網への接 続が利用可能であると仮定して、制御コンプレックスまたはＲＤＳカードによっ て関係される必要なしに、ノードの外側の目的地へ真のＡＴＭセルとして交換シ ステムの外側に直接経路選択されることができる。しかしながら、セルがノード から出る時に、図３および４（ＮＣＴビットを含む）の前に付けられたバイト（ the pre-pended bytes）が失なわれるが、もし、受信実体がＲＤＳイベントセル だけを予期しているのであれば、この情報は通常必要ではないことに注意するべ きである。 コマンドモードにおいて、ＲＤＳは、メモリ読み取りおよび書き込み動作と同 様に、ソースおよびアセンブリレベルのデバッギングを許可することにより、シ ステムのプロセッサを積極的にデバッグするために使用される。 このモードの動作によれば、ホストは目標システムに、コマンド識別子、およ びコマンドを定義するための可変長識別子を各々有するＲＤＳコマンドセルを１ つ以上生成する。目標システムは、その結果を有するＲＤＳイベントセルをホス トに返すことによって応答する。コマンドは非常に単純である（例えば、与えら れたアドレスでメモリを読む、与えられたアドレスに供給されたデータをメモリ に書く、目標プロセッサのタイプを識別する、目標プロセッサのレジスタ値を返 す、等）。これらの単純なコマンド動作を使用して、ホストシステムはソースレ ベルデバッギング、アセンブリレベルデバッギング、および、スタックトレーシ ング等のような高度な機能を構築することができる。 ＲＤＳコマンドセルが、インターフェースＡＳＩＣ（すなわち、図９に示すＡ ＳＩＣ）によって、バックプレーンにろ過される場合、セルをキューにし、関連 するカードの目標プロセッサに対して高い優先度のマスク不可能割り込みを生成 する。マスク不可能割り込みを用いることによって、カード上の他の割り込みハ ンドラがＲＤＳを用いてデバッグすることができるように、コマンドモードにお けるＲＤＳシステムが、目標プロセッサに確かに割り込むとができる。 ＲＤＳコマンドおよびＲＤＳイベントセルの両方が、この発明による標準ＡＴ Ｍセルフォーマットに一致するので、ＲＤＳホストプロセッサがリモートモード で作動することにより、目標プロセッサを遠隔操作でデバッグできるように、こ れらのセルは、ＡＴＭ通信網を介して送信することができる。目標プロセッサを 備えるシステムの進入インターフェース回路（図６）は、ＶＰ／ＶＣ（図６）に 到着するＲＤＳコマンドセル用のＲＤＳコマンドにセルタイプ（ＮＣＴ）をセッ トさせる。 図９は、交換システムと接続する任意のカードに要求されるＡＴＭバックプレ ーン機能を実行する、インターフェースＡＳＩＣの機能ブロック図である。そう いうものとして、図９の回路は、図６を参照して前述したＵＣＳインターフェー スカード２１のように、システムを通してＡＴＭセルを送信し、受理する、任意 のインターフェース、ハブあるいはスイッチングカード用に意図された。 交換システムにセルを送るために、図９の回路は、受信リンクインターフェー ス１００を、追加バス２５に送信されるフォーマットされたＡＴＭセル用の外部 計時インターフェース（externally timed interface）の形式で供給する。上述 したように、最大追加バスレートは２００Ｍｂｐｓだが、この受信リンクインタ ーフェイス１００は、最高４００Ｍｂｐｓで作動する。 ＵＣＳ（あるいは他の）カードから受信リンク１００を経て受信された、完全 にフォーマッテトされたＡＴＭセルは、ＡＴＭ ＨＥＣフィールドに挿入された ＣＲＣ−８バイトと共に、追加バスインターフェイス／ヘッダプロテクタ１０１ を経て追加バス２５に加えられる。図６を参照して前述したように、ＵＣＳカー ドは、図３および４の中で示されるヘッダフィールドを使用して、ＣＲＣ−８バ イトを除いて、完全にフォーマットされたセルを組み立てる。ＣＲＣ−８バイト は、標準ＡＴＭヘッダの残りの４オクテットと同様に、７オクテット（すなわち バイト）に及ぶ。 制御セルおよびＲＤＳセルは、マイクロプロセッサインターフェース１０６を 通してアクセス可能なＦＩＦＯ１０２および１０４に通って追加バス２５に加え られることができる。 図９の回路は、冗長ドロップバス２７の各々に個別のインターフェースを供給 する。各ドロップバス２７について、この回路は、ドロップバスフレーミング／ ＣＲＣチェック回路１０８を経て、すべてのセルのクロックの損失およびＣＲＣ エラーのためにモニタする。回路１０８からの信号出力は、１１０で多重化され 、受信セルフィルタ１１２に加えられる。 有効な構成からの受信セルは、その後、どのセルが関連するインターフェース 回路２１に宛てられるかを決定するために、受信セルフィルタ１１２によってろ 過される。制御／ＲＤＳセルおよびユーザデータセルは、後でより詳しく述べる ように、インターフェースカード冗長を促進するために、所定のカードアドレス フィールド（すなわち図３のポイント・ツー・ポイントセルフォーマット中の第 ４バイト）を使用してろ過される。マルチキャストセルは、さらに後でより詳し く述べるように、外部の入力、６４Ｋ接続、マルチキャスト検索テーブル１１６ に対して確認される。 図１０を見ると、フィルタ１１２によって実行される、受信セルろ過プロセス が詳細に示されている。フォーマットされたＡＴＭセル（ステップ１２４）の受 信に際して、空セルは識別され廃棄される（ステップ１２６）。空セルの識別は 、フォーマットされたＡＴＭヘッダの第１のオクテットのＭＴビットのチェック することによって行われる。次に、ＡＴＭセルが、ポイント・ツー・ポイントま たはポイント・ツー・マルチポイントのアドレス指定にフォーマットされるのか を決定するために、Ｐｔ−Ｐｔビットが問い合わされる（ステップ１２８）。そ の後、アドレスをろ過することで、図１０の多重キャスト部分およびポイント・ ツー・ポイント部分へ分割される。 マルチキャストセルについては、後により詳しく述べるように、マルチキャス トグループ識別子フィールドが、外部ＲＡＭ１１６に格納された、マルチキャス ト検索テーブル（ＭＣＬＴ）の中の有効ビットを検索するために使用される。一 致した場合（ステップ１３０）セルが受信される。さもなければ、セルは廃棄さ れる（ステップ１２７）。その後、受信されたセルは、ヘッダ内のニューブリッ ジセルタイプ（ＮＣＴ）フィールドによってソートされる（ステップ１３２）。 以下の表Ｅに関連してる簡単に図１１を見ると、マルチキャストセルをソート するステップ１３２は、より詳しく示される。 マルチキャストセル（ステップ１３４）の受信に際して、ＮＣＴビットは、Ｒ ＤＳコマンド、ユーザデータ、および制御またはＲＤＳイベントを識別するため に分析される（ステップ１３６）。応答時に、ソートは、ＲＤＳセル（ステップ １３８）、制御セル（ステップ１４０）またはユーザデータセル（ステップ１４ ２）のいずれかとして識別されたセルに基づいて継続される。 そして、図１０に戻り、ステップ１４４、１４６および１４８によって示され るように、識別されたＲＤＳセル、制御セルおよびユーザデータセルは、フィル タ１１２によって受信される。 ポイント・ツー・ポイントセルについては、拡張したＡＴＭヘッダのカードア ドレスフィールドは、以後Ｆ１およびＦ２と呼ばれる２つの内部フィルタレジス タの内容と比較される。セルがフィルタ機能に渡されたと思われる前に、正確な 照合がフィルタレジスタの内容に要求される。Ｆ１またはＦ２と一致しないセル は廃棄される（ステップ１５０、１５２および１２７）。 制御セルは、受信される前に、Ｆ１、Ｆ２あるいは、Ｆ１とＦ２のいずれか一 方と一致することが要求される。ユーザデータセルは同一のステージを通過する 。これにより、制御セルがあるアドレス、例えば物理カードアドレスにろ過され 、かつ、ユーザデータセルが他のアドレス、例えば冗長カードの物理カードアド レスにろ過されることが可能となる。さらに、ユーザデータセルおよび制御セル 、もしくは、ユーザデータセルまたは制御セルは、Ｆ１またはＦ２のいずれかに ろ過されることが可能となる。これにより、一対の冗長カードのいずれかに宛て られたセルが、双方によって受信されることが可能となる。ＲＤＳセルは一致し たＦ１にのみ受信される。 Ｆ１およびＦ２と一致したポイント・ツー・ポイントセルのための、ソートお よびろ過手順の詳細は、図１２および１３にそれぞれ示される。 そして、一度ポイント・ツー・ポイントセルが、Ｆ１に一致すると（ステップ １５０）、拡張ＡＴＭヘッダ情報によってソートされる（ステップ１５４）。図 １２を参照して、ポイント・ツー・ポイント（ＰＰ）セルの受信に際して（ステ ップ１５６）、ニューブリッジセルタイプが、上述した表Ｅに示された基準を使 用して識別される（ステップ１５８）。ＲＤＳコマンドセルは受理される（ステ ップ１６０）。フィルタ１１２の内部フィルタ選択レジスタ内の制御フィルタ選 択フィールド（ＣＦＳ［１：０］）が、Ｆ１に渡されたセルを受理するようにプ ログラムされていれば、制御セルおよびＲＤＳイベントセルは受理される。ＣＦ Ｓビットフィールドは、以下の表Ｆに示される。もし、ＣＦＳビットフィールド が「１０」あるいは「１１」であれば（ステップ１６２および１６４）、制御お よびＲＤＳイベントセルは、これにより受理される。 フィルタ選択レジスタのユーザフィルタ選択フィールド（ＵＦＳ［１：０］） が、Ｆ１に渡されたセルを受理するようにプログラムされていれば、ユーザデー タセルは受理される（ステップ１６６および１６８）。ＵＦＳビットフィールド を表Ｇに示す。これにより、ユーザデータセルは、もし、ＵＦＳビットフィール ドが「１０」または「１１」であれば受理される。制御セルまたはユーザデータ セルのいずれかが、Ｆ１あるいはＦ１＋Ｆ２のいずれかを渡さない場合、セルは 廃棄される（ステップ１７０）。 そして、一度ポイント・ツー・ポイントセルが、Ｆ２に一致すると（ステップ １５２）、拡張ＡＴＭヘッダ情報によってソートされる（ステップ１７１）。図 １３を参照して、ポイント・ツー・ポイント（ＰＰ）セルの受信に際して（ステ ップ１７２）、ニューブリッジセルタイプは、上述した表Ｅに示された基準を使 用して識別される（ステップ１７４）。ＲＤＳコマンドセルは廃棄される（ステ ップ１７６）。フィルタ１１２の内部フィルタ選択レジスタ内の制御フィルタ選 択フィールド（ＣＦＳ［１：０］）が、Ｆ２に渡されたセルを受理するようにプ ログラムされていれば、制御セルおよびＲＤＳイベントセルは受理される。ＣＦ Ｓビットフィールドは、先の表Ｆに示される。もし、ＣＦＳビットフィールドが 「０１」あるいは「１１」であれば（ステップ１７８および１８０）、制御およ びＲＤＳイベントセルは、これにより受理される。 もし、フィルタ選択レジスタのユーザフィルタ選択フィールド（ＵＦＳ［１： ０］）が、Ｆ２に渡されたセルを受理するようにプログラムされていれば（ステ ップ１８２および１８４）、ユーザデータセルは受理される。ＵＦＳビットフィ ールドは先の表Ｇに示される。これにより、ＵＦＳビットフィールドが「０１」 または「１１」であれば、ユーザデータセルは受理される。制御セルまたはユー ザデータセルのいずれかが、Ｆ２あるいはＦ１＋Ｆ２のいずれかを渡さない場合 、セルは廃棄される（ステップ１７６）。 図９のインターフェースＡＳＩＣは、キューメモリに使用される同じ外部ＲＡ Ｍにマルチキャスト検索テーブルを格納する。アドレス０から８００ｈｅｘまで の、メモリの最初の２Ｋ×３２ブロックは、この目的のために取っておかれる。 この検索テーブルは、マルチキャストセルが到着した時、マルチキャストグルー プが、特別のカード用に予定されるかどうか決めるために使用される。これを実 行するために、セルの拡張ＡＴＭヘッダ内の１６ビットのマルチキャストグルー プ識別子が、外部メモリのマルチキャストブロックの単一ビットをアドレスする ために使用される。１６ビットの識別子は、外部メモリの２Ｋブロックにアクセ スするための１１ビットのアドレスと、選択する３２ビットのワイドデータワー ドのいずれかのビットを選択するための５ビットの識別子に変換される。このビ ット、すなわち、このＡＳＩＣへのマルチキャストセルの有効性の有無（ｙｅｓ ／ｎｏ）の表示子であるビットは、入って来るセルを処理する時に使用される。 メモリロケーション中の「０」は、マルチキャストセルが有効であることを示す 。また、「１」は、マルチキャストセルが無効であることを示す。外部ＲＡＭＩ １６が使用されない場合（それはバイパスモードで生じてもよい）、外部ＲＡＭ コントローラ１１８のデータピンは、論理ハイ（例えば「１」）に拘束され、そ の結果、内部検索範囲の外側のマルチキャストセルはすべて廃棄される。代わり に、マルチキャスト「読み込み（read）」が実行されている場合、データピンは 論理ロー（すなわち「０」）を示すために、配線され、その結果全てのセルが受 理される。 内部検索機能は、外部ＲＡＭ１１６のないインターフェースＡＳＩＣの使用に 供給される。外部メモリマルチキャストブロックの最上部の３２ビットは、内部 ３２ビットメモリに明白に写像される。これは、外部ＲＡＭを持っていないカー ドに対するマルチキャスト適応性のサブセットを可能にする。３２ビットの内部 フィールドのユーザアクセスは平明である。それは、あたかも外部ＲＡＭの中に あるかのように、マイクロプロセッサによってアクセスされる。外部ＲＡＭの３ ２ビットは、永続的に写像される。 そして、受信セルフィルタ１１２によってろ過された受信セルは、キューマネ ージャ１１４によって指定受信キューに送られる。ユーザデータセルは、１．５ Ｇｂｐｓメモリインターフェース１１８を通って、外部メモリ１１６中でキュー にされる。好適な実施例におけるキューマネージャ１１４は、外部記憶装置の４ ０９６個までのセルをサポートする。ＲＤＳコマンドセルは、プロセッサポート １０６を通って、アクセス用のＲＤＳセルＦＩＦＯ１０４に送られる。制御セル およびＲＤＳイベントセルは、プロセッサポート１０６を通って、アクセス用の 内部１６セルＦＩＦＯ１０２に送られる。ＲＤＳコマンドセル、制御セルおよび ＲＤＳイベントセルの動作およびおよびフローは、以下により詳しく述べる。 送信リンクインターフェース１２０への受信キューイングは、バイパスするこ とができる（すなわち、キューマネージャ１１４は、受信セルのために無効にさ れることができる）。これにより、図９の回路は、装置をキューにする外部セル キューイングデバイスのために、受信セルフィルタとして機能することができる 。しかしながら、もしそれが可能にされたとしても、ＲＤＳおよび制御セルは、 内部ＦＩＦＯ１０２および１０４に送られる。 最終的に、受信セルは、外部クロック（ＴＸＬＩＮＫＣＬＫ）の制御の下、送 信リンクインターフェース１２０へ送られる。 図９の回路は、もしセルを含んでいれば、キューマネージャ１１４による優先 度「３」のキューをサービスし、その後は、優先度「２」等、優先度「０」まで 下げていく。しかしながら、この機能は、送信リンク調停ポート１２２によつて 無効にすることができる。このポートは、セル優先度と共に、前述した外部アー ビタ（図示略）に、セル到着の表示を提供する。代わりに、外部アービタは、よ り高い優先度のキューが現在、空いているか否かにかかわらず、次のセルに、与 えられた優先度のキューをサービスすることを図９の回路に強いることができる 。 ８００のＭｂｐｓ相互シェルフリンク（ＩＳＬ５）は、この発明のシステムの 全ての構成要素のシェルフを、共に接続するための共通メカニズムである。ＩＳ Ｌは、多重シェルフアクセス割当（multi-sheif access arrangement）における アクセスシェルフ３Ａ，３Ｂ等の間、および、交換コア１とアクセスシェルフ３ Ａ，３Ｂ等の間の、ディジタル信号を転送するためのファイバチャネル仕様の、 より低い層を使用する高速シリアルリンクである。前述したように、各ハブカー ド２３は、ファイバチャネル技術を使用して、ＩＳＬ５およびドロップバス２７ に沿った送信のために、固有「スーパーセル」を生成する。特に、スイッチング ＡＳＩＣセルキューイングコア８５（図７）の出力フォーマッタ９８（図８）は 、以下により詳しく述べるように、順序付けセットの概念に従ってスーパーセル を生成する。代表的なＩＳＬ５は、高速パラレルシリアル変換器（ＴＸ１５１） 、等化回路１５３、コネクタ（connectorization）１５５、物理的な輸送媒体（ 例えばシールドペア銅線または光ファイバ）、受信機結合器１５６、終端器１５ ７、および、高速シリアルパラレル変換器（ＲＸ１５８）を具備する図１４に示 される。リンク上で８００Ｍｂｐｓのデータレートをサポートするために、８Ｂ ／１０Ｂコードは、１Ｇボーのラインレートを要求する。ファイバチャネルイン ターフェース用の物理的な輸送媒体は、電気的または光学的なものが可能である 。 ８Ｂ／１０Ｂエンコーディングの仕組みの特徴の１つは、シリアルリンク上で 特別なコマンドキャラクタを通信する能力である。バイトおよびワード同期を確 立するために、受信機１５８によって使用されるＫ２８．５コードは、特に特別 なコマンドキャラクタである。さらに、以下により詳しく述べるように、Ｋ２８ ．５キャラクタは、この発明のシステム内で、セル記述および、任意に８ｋＨｚ システム同期信号の転送に使用される。 ファイバチャネル仕様は、指示セットの概念を導入する。指示セット（ＯＳ） は、４バイトのグループ化であり、Ｋ２８．５キャラクタおよび３つの追加デー タバイトから構成される。指示セットは、ファイバチャネル送信装置１５１の特 別の信号を主張することによって、ＩＳＬ５に送ることができる。また、それら の存在は、ＯＳ表示信号の主張によって受信機１５８で検出される。 指示セットは、表Ｈに示すように定義される。 第２のバイトは常にＫ２８．５特別キャラクタである。第１のバイトは、多様 なＯＳタイプをエンコードするための８ビットのフィールドである。ＯＳがイベ ントまたはステータス条件を示すと考えることができるので、各条件は、単一の ＯＳが多数のタイプのＯＳ「イベント」をエンコードすることを可能にし、適切 なイベントあるいはステータス条件を示すためにセットされる（表Ｉに示すよう な）フィールドに１ビットが割り当てられる。これらの条件は、必ずしも相互に 排他的ではない。例えば、０５Ｈに等しい最初のバイトを備えたＯＳは、ＳＯＳ およびＳＴＯＳの両方を示すだろう。 ＯＳタイプビットフィールドのＳＯＳビットが主張された場合、駆動および走 査フィールドのみ使用される。その他は、「ドント・ケア（don't care）」フィ ールドとして扱われる。ＳＯＳの受信により、図７および８のスイッチングＡＳ ＩＣは、８００Ｍｂｐｓ入力プロセッサ９１の内部レジスタで、駆動および走査 バイトをラッチする。ＳＯＳの送信については、出力フォーマッタ９８（図８） が内部レジスタからその駆動および走査バイトの値を引き出す。これはファイバ チャネルを通ってあるスイッチングＡＳＩＣから、次の下流のスイッチングＡＳ ＩＣまでの、帯域の１つの（one-of-band）通信を供給する。 使用されていない指示セットは、０の値を持つＯＳタイプビットフィールドの すべてのビットによって定義される。ＲＦＵビットは、デフォルトによって０に セットされる。 相互シェルフリンクは、ファイバチャネル技術の使用、およびセル記述を援助 する「スーパーセル」についての概念を作る。前述したように、スーパーセルは 、１２８個の６０バイトの固有ＡＴＭセルが後続するスーパーセル指示セット（ ＳＯＳ）から成る。 スーパーセルフォーマットは、以下の表Ｊに示される。 スーパーセルは、あるカードと（in certain cards）本質的に同様に、ファイ バチャネルＩＳＬ５およびローカルドロップバス２７で使用される。いかなる指 示セットの存在も、ある種の指示セット表示（ＯＳＩ）信号によって常に示され る。８ｋＨｚタイミング信号は、スーパーセルによって、これらの同じファイバ チャネルリンクおよびローカルドロッブバスに送られる。２つのタイミング指示 セット、ＥＴＯＳおよびＳＴＯＳ（表Ｉ）は、以下により詳しく述べるように、 システム全体に亘ってタイミング情報を配信するために使用される。したがって 、それらは、いつでも、スーパーセルまたはＡＴＭセルの中途さえ、生じてもよ い。 各スイッチングＡＳＩＣ（図７）は、スーパーセルの連続的なストリームを生 成し出力することができる。このデータストリームは、指示セットおよび固有フ ォーマット６０バイトセルからのみ成る。送信用のスイッチングＡＳＩＣによっ て受信されるセルは、スーパーセルのこの出力ストリームのセルスロットに挿入 される。６０バイトフォーマットＡＴＭセルが送信に利用できない場合、空セル または１つ以上の使用されていない指示セットの両方が、未使用の帯域幅を表わ すので、そのいずれかが挿入される。 上述したように、あるインターフェースカード２１は、標準タイミングリファ レンスを要求するので、この発明のシステムは、交換システムの全体に亘ってシ ステムタイミングを配信する手段を提供する。周辺シェルフ３Ａ、３Ｂ等の任意 のＵＣＳは、リファレンスクロックソース（例えばＴ１インターフェイス）とし て作動するインターフェースカード２１を具備することができる。カードがリフ ァレンスクロックソースに選ばれた場合、ＥＳＹＮＣとして指定されたバックプ レーンライン経由で、局所的なハブカード２３にそのクロック信号を送信するこ とができる。全てのインターフェースカード２１は、このラインをハブカード２ ３へ分配し、もし可能ならば、このラインを単に駆動する。ハブカード２３によ って受信されたＥＳＹＮＣ信号は、交換システムを経てＥＴＯＳ信号（表Ｉ）と して残りのシステムに配信される。ＥＴＯＳ信号は、システムを通ってシステム 同期ユニット（ＳＳＵ）へと経路選択され、ＳＳＵは、ＥＴＯＳタイミングリフ ァレンスからからＳＴＯＳを生成するために、受信したＥＴＯＳ信号を使用する 。その後、ＳＴＯＳ信号は、システム内の任意のカードによるＳＴＯＳの受信の ために、システム全体にわたっで再配信される。ＳＳＵは交換システムドロップ バス２７を経てＥＴＯＳリファレンスクロック信号を受信する。この方法で、リ ファレンスクロック信号は、システム同期ユニット（ＳＳＵ）がどこに位置する かにかかわらず、ＳＳＵに到達することができる。 リファレンスクロックを供給するために、同期および非同期送信インターフェ ースの双方を使用することができる。同期インターフェースは本質的に、インタ ーフェースのデータ信号にリファレンスタイミングを含んでいる。非同期インタ ーフェースは、インターフェースの物理的なデータレートと関係ない、ＰＬＣＰ フレームレートの形態にリファレンスタイミングを含めることができる。非同期 に供給されるリファレンスクロックは、通常、かなりのジッタ、典型的に８ｋＨ ｚのジッタを含んでいるが、ＳＳＵはこれを容易にろ過することができる。同期 インターフェースの例は、Ｅ１とＴ１になるだろう。Ｅ３とＴ３は、非同期また は同期のいずれかのリファレンスタイミングを送る。 上述したように、システム同期ユニット（ＳＳＵ）は、選択されたリファレン スクロックＥＴＯＳからシステムクロックＳＴＯＳを生成する役目がある。ＳＳ Ｕは、本質的に非常に安定したＰＬＬであり、異なるリファレンスソースの選択 を可能にする制御ロジック、および、リファレンスクロックの変更あるいは不具 合中に起こり得るシステムクロック動揺を最小限にする追加ロジックに接続され る。ＰＬＬは、通常の様式で、ＤＡＣ、ＶＣＸＯ、フィード・バック構成内の位 相比較器を具備する。 システムクロックの分配は交換システムによって行なわれ、専用クロック通信 網を必要とせずに、すべてのインターフェースカード２１に対する分配する。こ れが行われるメカニズムは、前述した指示セット（ＯＳ）である。前述したよう に、指示セット（ＯＳ）は、ドロップバス２７で送信される３２ビットのデータ を含んでいる。ＯＳは、対応する指示セット表示子（ＯＳＩ）パルスによって固 有に識別される。３２ビットのデータバターン中の単一ビットは、ＯＳが、８ｋ Ｈｚクロックの立上がりエッジに等しい特別の場合である、システムタイミング ＯＳ（ＳＴＯＳ）であるか否かを示す。 インターフェースカード２１からＳＳＵにリファレンスクロックを送信するた めに、ハブカード２３によって同じメカニズムが使用される。この場合、ＯＳパ ターン中の単一ビットは、ＯＳが、８ｋＨｚリファレンスクロックパルスの立上 がりエッジに相当するＯＳの特別の場合である、ＥＳＹＮＣタイミングＯＳ（Ｅ ＴＯＳ）であるか否かを示すために使用される。 システムおよびリファレンスクロック信号が、同時に立ち上がるエッジを経験 する場合、ＳＴＯＳおよびＥＴＯＳは同時に生じなければならない。これはＳＴ ＯＳおよびＥＴＯＳビットの両方を主張することによって、単一のＯＳの内で可 能である、したがって、交換システムは、多数のクロック信号を同時に分配する ことができる。 リファレンスクロックおよびシステムクロック分配方法の柔軟性により、シス テム内のＳＳＵの位置はさらに非常に柔軟となる。ＳＳＵは、周辺シェルフ３Ａ 、３Ｂ等の内に位置しなければならないが、もし構成マトリクスが非閉鎖（non- blocking）の１つならば、システム内の周辺シェルフはＳＳＵを含むという制限 はない。ＳＳＵは、任意のハブカード２３に位置することができ、または、ＵＣ Ｓスロットに組み込まれる専用カードに位置することができる。 マルチステージ交換コアによる、ＥＴＯＳおよびＳＴＯＳタイミング信号、も しくは、ＥＴＯＳまたはＳＴＯＳタイミング信号の分配は、多くの方法で行うこ とができる。図１６は、３２×３２交換コア１（ここではステージ１Ａ，１Ｂ等 と描写される）における可能な分配シナリオを示す。スイッチの第１と第２のス テージ１Ａおよび１ＢからＴＯＳを送ることが、たった１つのＩＳＬで十分であ ることを示している。 なお、この発明の修正および代わりの実施例は、ここに記述されるような発明 の、本分および範囲内で可能である。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年４月１７日 【補正内容】 請求の範囲 １．ａ）データセルを受信し送信する複数のハブカードのうちいずれか１つを収 容するためのハブスロットと、 ｂ）複数の汎用カードスロットと、 ｃ）データを有する前記データセルの入力データセルを受信し、データを有する 前記データセルの出力データセルを送信する、前記複数の汎用カードスロットの うちいずれか１つに挿入可能な複数のインターフェースカードと、 ｄ）前記複数のインターフェイスカードからの前記出力データセルを受信し、前 記複数のハブカードの中の前記１つのハブカードへの前記出力データセルを送信 するために、個々の前記汎用カードスロットと前記ハブスロットの間に接続され たそれぞれのデータリンクを有する追加バスと、 ｅ）前記複数のハブカードの中の前記１つのハブカードから前記複数のインター フェイスカードへの前記入力データセルを送信するために、前記汎用カードスロ ットの全てと、前記ハブカードとの間に接続された単一のデータリンクを有する ドロップバスと、 ｆ）前記インターフェースカードの各々の中で、前記ドロップバスからの前記入 力データセルをろ過し、これにより前記データセルについて、適切な１つ以上の 前記複数のインターフェースカードへの経路選択を行うの手段と を具備することを特徴とする通信システム。 。 ２．前記複数のハブカードの少なくとも１つは、 前記追加バスと前記ドロップバスとの間の相互通信経路を有する ことを特徴とする請求項１に記載の通信システム。 ３．前記複数のハブカードの少なくとも１つは、 前記追加バスの各データリンクに接続される複数の第１の入力と、 スイッチング手段に接続される第２の入力と、 前記ドロップバスに接続される第１の出力と、 前記スイッチング手段に接続される第２の出力と、 を有し、 前記出力データセルを受信し、前記スイッチング手段による受信のために、高 速出力データストリームに集め、前記スイッチング手段からの高速入力データス トリームを受信し、前記適切な１つ以上のインターフェイスカードによる受信の ために、前記高速入力デーダストリームを前記ドロップバスへ加える ことを特徴とする請求項１に記載の通信システム。 ４．前記スイッチング手段は、前記複数のハブカードの中の前記１つのハブカー ドの第２の出力と第２の入力の間に高速データリンクを有することを特徴とする 請求項３に記載の通信システム。 ５．前記スイッチング手段は、 前記複数のハブカードの中の前記１つのハブカードの、前記第２の出力に接続 される少なくとも１つの入力と、 前記複数のハブカードの中の前記１つのハブカードの、前記第２の入力に接続 される少なくとも１つの出力と を有することを特徴とする請求項３に記載の通信システム。 ６．ａ）相互に接続された複数の汎用カードスロットと、 ｂ）各々が、経路選択情報と、データまたは制御および診断情報のいずれか一方 を有する入力ＡＴＭセルを受信し、各々が経路選択情報と、データ、または、制 御および診断情報のいずれか一方とを有する出力ＡＴＭセルを送信する、前記複 数の汎用カードスロットに挿入可能なインターフェースカードおよび制御カード と、 ｃ）前記インターフェースカードおよび制御カード内で、前記経路選択情報に従 ったＡＴＭセルの経路選択に加えて複数のシステム機能を供給するために、前記 出力ＡＴＭセルに複数の追加ヘッダバイトを前もって未決定にする手段と、 ｄ）前記出力ＡＴＭセルを受信し、前記追加ヘッダバイトをろ過し、これにより 所定の前記複数のシステム機能を実行する手段と を具備することを特徴とする通信システム。 ７．前記複数のシステム機能のうち１つは、前記システム内の前記出力ＡＴＭセ ルについての、ポイント・ツー・ポイントまたはポイント・ツー・マルチポイン ト経路選択の選択 であることを特徴とする請求項６に記載の通信システム。 ８．前記複数のシステム機能のうち１つは、帯域内制御および診断 であることを特徴とする請求項６に記載の通信システム。 ９．前記複数のシステム機能のうち１つは、前記ＡＴＭセルの優先度キューイン グ であることを特徴とする請求項６に記載の通信システム。 １０．前記複数のシステム機能のうち１つは、単純化されたＡＴＭセル退出統計 収集 であることを特徴とする請求項６に記載の通信システム。 １１．前記複数のシステム機能のうち１つは、前記ＡＴＭセルと前もって未決定 にされた追加ヘッダバイトに亘るエラー検知 であることを特徴とする請求項６に記載の通信システム。 １２．ａ）相互に接続された複数の汎用カードスロットを各々有する複数の周辺 アクセスシェルフと、 ｂ）前記周辺アクセスシェルフを相互に接続させるための複数の相互シェルフリ ンクと、 ｃ）データを有する入力ＡＴＭセルを受信する複数の汎用カードスロットのいず れか１つに挿入可能な複数のインターフェイスカードを有する複数の共通設備カ ードであって、前記インターフェイスカードのうちの１つは、リファレンスクロ ック信号（ＥＳＹＮＣ）を発生するために供給された第１の所定インターフェイ スカードであり、前記複数の共通設備カードのうち所定の１つは、リファレンス クロック信号（ＥＳＹＮＣ）に基づく抽出タイミング信号（ＥＴＯＳ）を生成す し、 ｄ）前記抽出タイミング信号（ＥＴＯＳ）を受信し、これによりシステムタイミ ング信号（ＳＴＯＳ）を発生する、前記複数の汎用カードスロットのいずれか１ つに挿入可能なシステムタイミングユニット（ＳＳＵ）と、 ｅ）前記各周辺シェルフ内で前記相互シェルフリンクを通してスーパーセルを送 信し受信するスーパーセル送受信手段と、 ｆ）前記各周辺シェルフ内で前記指示セットを送信し受信する指示セット送受信 手段と を有してなり、 前記スーパーセルは、各々、スーパーセルの開始（ＳＯＳ）指示セットおよび 所定数の前記出力ＡＴＭセルを有し、 前記指示セットの各々は、前記指示セットの各々を識別する第１のバイトと、 ３つのさらなるデータバイトを有し、該さらなるデータバイトのうち少なくとも １つのバイトは、スーパーセル開始表示子をエンコードし、前記リファレンスク ロック信号（ＥＳＹＮＣ）に基づいて抽出タイミング信号（ＥＴＯＳ）をエンコ ードし、前記システムタイミング信号をエンコードする、所定のビットを有し、 前記指示セットの各々は、ＡＴＭセルボーレートと無関係で、前記スーパーセル 内のいかなる位置にでも挿入可能である を具備することを特徴とする通信システム。 １３．前記シンボルキャラクタは、８Ｂ／１０ＢエンコーディングのＫ２８．５ キャラクタバイトを有することを特徴とする請求項１２に記載の通信システム。 １４．前記さらなるデータバイトのうちの１つは、前記周辺シェルフ間の前記帯 域外通信を達成する駆動および走査バイトを有することを具備することを特徴と する請求項１２に記載の通信システム。 １５．前記リファレンスクロック信号（ＥＳＹＮＣ）は、共通バックプレーンバ スに沿って前記共通設備カードのうちの所定の１つへ送信されることを特徴とす る請求項１２に記載の通信システム。 １６．前記共通設備カードのうち所定の１つは、前記通信システムのドロップバ スに沿って前記抽出タイミング信号（ＥＴＯＳ）を送信することを特徴とする請 求項１５に記載の通信システム。 １７．前記共通設備カードのうち所定の１つは、さらなるハブカードを有するこ とを特徴とする請求項１２に記載の通信システム。 １８．制御メッセージおよびカスタマデータを有するデータセルを送信し受理す るための通信システムにおけるリアル・タイム開発システム（ＲＤＳ）において 、 ａ）前記通信システム内の所定の位置で、複数のＲＤＳイベントおよびＲＤＳコ マンドを発生する発生手段と、 ｂ）同一の通信リンクによって前記通信システムの全体にわたるデータセルとし て前記ＲＤＳイベントおよびＲＤＳコマンドを送信する送信手段と、 ｃ）前記通信システムの全体に亘って位置し、前記制御メッセージデータおよび カスタマデータから前記ＲＤＳイベントおよびＲＤＳコマンドを選択的にろ過す るろ過手段と、 ｄ）前記通信システムの全体に亘って位置し、リアル・タイム診断のためにろ過 された前記ＲＤＳイベントを表示する表示手段と、 ｅ）前記ＲＤＳコマンドおよびＲＤＳイベントを用いて、ソースおよびアセンブ リレベルのデバッグを支援する支援手段と を有してなり、 前記ＲＤＳイベントの各々は、前記イベントを定義するイベント識別子とデー タバイトの可変長シーケンスを有し、 前記ＲＤＳコマンドの各々は、前記コマンドを定義するコマンド識別子と可変 長識別子を有し、 を具備することを特徴とするリアル・タイム開発システム（ＲＤＳ）。 １９．前記複数のＲＤＳイベントおよびＲＤＳコマンドを発生する発生手段は、 前記制御メッセージングデータおよびカスタマデータから前記ＲＤＳイベントを 識別するために、前記データバイトのシーケンスの前に所定のヘッダバイトを付 ける（pre-pending）手段を を有することを特徴とする請求項１８に記載のリアル・タイム開発システム（ ＲＤＳ）。 ２０．前記通信システムの全体に亘って位置し、１８クレームのリアル・タイム 開発システム（ＲＤＳ）、前記イベント識別子および前記データバイトの可変長 シーケンスに基づいて前記ＲＤＳイベントの異なるタイプを識別する識別手段と を具備することを特徴とする請求項１８に記載のリアル・タイム開発システム （ＲＤＳ）。 ２１．前記表示手段は、前記通信システムに局地的に接続された、ＶＴ１００端 末またはワークステーションのいずれか１つを有する ことを特徴とする請求項１８に記載のリアル・タイム開発システム（ＲＤＳ） 。 ２２．前記複数のヘッダバイトは、前記ＲＤＳイベントについて、前記通信シス テム内の前記所定の位置への経路選択のデータを有する ことを特徴とする請求項１９に記載のリアル・タイム開発システム（ＲＤＳ） ２３．前記ＲＤＳイベントを選択的にろ過するろ過手段は、前記通信システムに リモートアクセスすることができる制御カードを有する ことを特徴とする請求項１８に記載のリアル・タイム開発システム（ＲＤＳ） ２４．前記デバッグ動作は、前記ＲＤＳコマンドを発生するホストプロセッサと 、前記ＲＤＳコマンドを受信し、これにより前記ＲＤＳイベントを発生する目標 プロセッサの間で送信された、所定のＡＴＭセルによって実行される ことを特徴とする請求項１８に記載のリアル・タイム開発システム（ＲＤＳ） ２５．各々ハブカードを有し直列接続された複数の周辺シェルフと、前記ハブカ ードに接続された追加バスと、前記ハブカードに接続されたドロップバスとを有 する通信システムにおいて、 少なくとも１つの前記ハブカードは、 第１の隣接する周辺シェルフからの高速データを受信する第１の入力と、 第２の隣接する周辺シェルフからの高速データを受信する第２の入力と、 前記第１の隣接する周辺シェルフへ高速データを送信する第１の出力と、 前記第２の隣接する周辺シェルフへ高速データを送信する第２の出力と、 前記追加バスのそれぞれのリンクからのデータを受信する複数の第３の入力と 、 前記ドロップバスへデータを送信する第３の出力と を有する内部スイッチを有する ことを特徴とする通信システム。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ Ｈ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＴ， ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ (72)発明者 ギャドベイン， ジム カナダ国 オンタリオ Ｋ２Ｋ ２Ｋ４ カナタ ゾコル クレセント 45 (72)発明者 ミッチェル， チャールズ カナダ国 オンタリオ Ｋ２Ｇ ５Ｙ４ ネピーン サマーウォーク プレイス 78 (72)発明者 ビソン， ジェルメイン カナダ国 オンタリオ Ｋ２Ｓ １Ｊ５ スティッツヴィル チェリー ドライヴ 43 (72)発明者 ビューズ， スティーヴ カナダ国 オンタリオ Ｋ２Ｓ １Ｇ８ スティッツヴィル キャーンズリー ウェ イ 11 【要約の続き】 段とを具備する通信システム。

Claims (1)

1. 【特許請求の範囲】 １．ａ）データセルを受信し送信する複数のハブカードのうちいずれか１つを収 容するために適応されたハブスロットと、 ｂ）複数の汎用カードスロットと、 ｃ）データを有する前記データセルの入力データセルを受信し、データを有する 前記データセルの出力データセルを送信する、前記複数の汎用カードスロットの うちいずれか１つに挿入可能な複数のインターフェースカードと、 ｄ）前記複数のインターフェイスカードからの前記出力データセルを受信し、前 記ハブスロットへの前記出力データセルを送信するために、個々の前記汎用カー ドスロットと前記ハブスロットの間に接続されたそれぞれのデータリンクを有す る追加バスと、 ｅ）前記ハブスロットから前記複数のインターフェイスカードへの前記入力デー タセルを送信するために、前記汎用カードスロットの全てと、前記ハブカードと の間に接続された単一のデータリンクを有するドロップバスと、 ｆ）前記インターフェースカードの各々の中で、前記ドロップバスからの前記入 力データセルをろ過し、これにより前記データセルについて、適切な１つ以上の 前記複数のインターフェースカードへの経路選択を行うの手段と を具備することを特徴とする通信システム。 。 ２．前記複数のハブカードの少なくとも１つは、 前記追加バスと前記ドロップバスとの間の相互通信経路を有する ことを特徴とする請求項１に記載の通信システム。 ３．前記複数のハブカードの少なくとも１つは、 前記追加バスの各データリンクに接続される複数の第１の入力と、 スイッチング手段に接続される第２の入力と、 前記ドロップバスに接続される第１の出力と、 前記スイッチング手段に接続される第２の出力と、 を有し、 前記出力データセルを受信し、前記スイッチング手段による受信のために、高 速出力データストリームに集め、前記スイッチング手段からの高速入力データス トリームを受信し、前記適切な１つ以上のインターフェイスカードによる受信の ために、前記高速入力デーダストリームを前記ドロップバスへ加える ことを特徴とする請求項１に記載の通信システム。 ４．前記スイッチング手段は、前記ハブカードの第２の出力と第２の入力の間に 高速データリンクを有することを特徴とする請求項３に記載の通信システム。 ５．前記スイッチング手段は、 前記ハブカードの前記第２の出力に接続される少なくとも１つの入力と、 前記ハブカードの前記第２の入力に接続される少なくとも１つの出力と を有することを特徴とする請求項３に記載の通信システム。 ６．ａ）相互に接続された複数の汎用カードスロットと、 ｂ）各々が、経路選択情報と、データまたは制御および診断情報のいずれか一方 を有する入力ＡＴＭセルを受信し、各々が経路選択情報と、データ、または、制 御および診断情報のいずれか一方とを有する出力ＡＴＭセルを送信する、前記複 数の汎用カードスロットに挿入可能なインターフェースカードおよび制御カード と、 ｃ）前記インターフェースカードおよび制御カード内で、前記経路選択情報に従 ったＡＴＭセルの経路選択に加えて複数のシステム機能を供給するために、前記 出力ＡＴＭセルに複数の追加ヘッダバイトを前もって未決定にする手段と、 ｄ）前記出力ＡＴＭセルを受信し、前記追加ヘッダバイトをろ過し、これにより 所定の前記複数のシステム機能を実行する手段と を具備することを特徴とする通信システム。 ７．前記複数のシステム機能のうち１つは、前記システム内の前記出力ＡＴＭセ ルについての、ポイント・ツー・ポイントまたはポイント・ツー・マルチポイン ト経路選択の選択 であることを特徴とする請求項６に記載の通信システム。 ８．前記複数のシステム機能のうち１つは、帯域内制御および診断 であることを特徴とする請求項６に記載の通信システム。 ９．前記複数のシステム機能のうち１つは、前記ＡＴＭセルの優先度キューイン グ であることを特徴とする請求項６に記載の通信システム。 １０．前記複数のシステム機能のうち１つは、単純化されたＡＴＭセル退出統計 収集 であることを特徴とする請求項６に記載の通信システム。 １１．前記複数のシステム機能のうち１つは、前記ＡＴＭセルと前もって未決定 にされた追加ヘッダバイトに亘るエラー検知 であることを特徴とする請求項６に記載の通信システム。 １２．ａ）相互に接続された複数の汎用カードスロットを各々有する複数の周辺 アクセスシェルフと、 ｂ）前記周辺アクセスシェルフを相互に接続させるための複数の相互シェルフリ ンクと、 ｃ）データを有する入力ＡＴＭセルを受信する複数の汎用カードスロットのいず れか１つに挿入可能な複数のインターフェイスカードを有する複数の共通設備カ ードであって、前記インターフェイスカードのうちの１つは、リファレンスクロ ック信号（ＥＳＹＮＣ）を発生するために供給された第１の所定インターフェイ スカードであり、前記複数の共通設備カードのうち所定の１つは、リファレンス クロック信号（ＥＳＹＮＣ）に基づく抽出タイミング信号（ＥＴＯＳ）を生成す し、 ｄ）前記抽出タイミング信号（ＥＴＯＳ）を受信し、これによりシステムタイミ ング信号（ＳＴＯＳ）を発生する、前記複数の汎用カードスロットのいずれか１ つに挿入可能なシステムタイミングユニット（ＳＳＵ）と、 ｅ）前記各周辺シェルフ内で前記相互シェルフリンクを通してスーパーセルを送 信し受信するスーパーセル送受信手段と、 ｆ）前記各周辺シェルフ内で前記指示セットを送信し受信する指示セット送受信 手段と を有してなり、 前記スーパーセルは、各々、スーパーセルの開始（ＳＯＳ）指示セットおよび 所定数の前記出力ＡＴＭセルを有し、 前記指示セットの各々は、前記指示セットの各々を識別する第１のバイトと、 ３つのさらなるデータバイトを有し、該さらなるデータバイトのうち少なくとも １つのバイトは、スーパーセル開始表示子をエンコードし、前記リファレンスク ロック信号（ＥＳＹＮＣ）に基づいて抽出タイミング信号（ＥＴＯＳ）をエンコ ードし、前記システムタイミング信号をエンコードする、所定のビットを有し、 前記指示セットの各々は、ＡＴＭセルボーレートと無関係で、前記スーパーセル 内のいかなる位置にでも挿入可能である を具備することを特徴とする通信システム。 １３．前記シンボルキャラクタは、８Ｂ／１０ＢエンコーディングのＫ２８．５ キャラクタバイトを有することを特徴とする請求項１２に記載の通信システム。 １４．前記さらなるデータバイトのうちの１つは、前記周辺シェルフ間の前記帯 域外通信を達成する駆動および走査バイトを有することを具備することを特徴と する請求項１２に記載の通信システム。 １５．前記リファレンスクロック信号（ＥＳＹＮＣ）は、共通バックプレーンバ スに沿って前記共通設備カードのうちの所定の１つへ送信されることを特徴とす る請求項１２に記載の通信システム。 １６．前記共通設備カードのうち所定の１つは、前記通信システムのドロップバ スに沿って前記抽出タイミング信号（ＥＴＯＳ）を送信することを特徴とする請 求項１５に記載の通信システム。 １７．前記共通設備カードのうち所定の１つは、さらなるハブカードを有するこ とを特徴とする請求項１２に記載の通信システム。 １８．制御メッセージおよびカスタマデータを有するデータセルを送信し受理す るための通信システムにおけるリアル・タイム開発システム（ＲＤＳ）において 、 ａ）前記通信システム内の所定の位置で、複数のＲＤＳイベントおよびＲＤＳコ マンドを発生する発生手段と、 ｂ）同一の通信リンクによって前記通信システムの全体にわたるデータセルとし て前記ＲＤＳイベントおよびＲＤＳコマンドを送信する送信手段と、 ｃ）前記通信システムの全体に亘って位置し、前記制御メッセージデータおよび カスタマデータから前記ＲＤＳイベントおよびＲＤＳコマンドを選択的にろ過す るろ過手段と、 ｄ）前記通信システムの全体に亘って位置し、リアル・タイム診断のためにろ過 された前記ＲＤＳイベントを表示する表示手段と、 ｅ）前記ＲＤＳコマンドおよびＲＤＳイベントを用いて、ソースおよびアセンブ リレベルのデバッグを支援する支援手段と を有してなり、 前記ＲＤＳイベントの各々は、前記イベントを定義するイベント識別子とデー タバイトの可変長シーケンスを有し、 前記ＲＤＳコマンドの各々は、前記コマンドを定義するコマンド識別子と可変 長識別子を有し、 を具備することを特徴とするリアル・タイム開発システム（ＲＤＳ）。 １９．前記複数のＲＤＳイベントおよびＲＤＳコマンドを発生する発生手段は、 前記制御メッセージングデータおよびカスタマデータから前記ＲＤＳイベントを 識別するために、前記データバイトのシーケンスの前に所定のヘッダバイトを付 ける（pre-pending）手段を を有することを特徴とする請求項１８に記載のリアル・タイム開発システム（ ＲＤＳ）。 ２０．前記通信システムの全体に亘って位置し、１８クレームのリアル・タイム 開発システム（ＲＤＳ）、前記イベント識別子および前記データバイトの可変長 シーケンスに基づいて前記ＲＤＳイベントの異なるタイプを識別する識別手段と を具備することを特徴とする請求項１８に記載のリアル・タイム開発システム （ＲＤＳ）。 ２１．前記表示手段は、前記通信システムに局地的に接続された、ＶＴ１００端 末またはワークステーションのいずれか１つを有する ことを特徴とする請求項１８に記載のリアル・タイム開発システム（ＲＤＳ） 。 ２２．前記複数のヘッダバイトは、前記ＲＤＳイベントについて、前記通信シス テム内の前記所定の位置への経路選択のデータを有する ことを特徴とする請求項１９に記載のリアル・タイム開発システム（ＲＤＳ） ２３．前記ＲＤＳイベントを選択的にろ過するろ過手段は、前記通信システムに リモートアクセスすることができる制御カードを有する ことを特徴とする請求項１８に記載のリアル・タイム開発システム（ＲＤＳ） ２４．前記デバッグ動作は、前記ＲＤＳコマンドを発生するホストプロセッサと 、前記ＲＤＳコマンドを受信し、これにより前記ＲＤＳイベントを発生する目標 プロセッサの間で送信された、所定のＡＴＭセルによって実行される ことを特徴とする請求項１８に記載のリアル・タイム開発システム（ＲＤＳ） ２５．各々ハブカードを有し直列接続された複数の周辺シェルフと、前記ハブカ ードに接続された追加バスと、前記ハブカードに接続されたドロップバスとを有 する通信システムにおいて、 少なくとも１つの前記ハブカードは、 第１の隣接する周辺シェルフからの高速データを受信する第１の入力と、 第２の隣接する周辺シェルフからの高速データを受信する第２の入力と、 前記第１の隣接する周辺シェルフへ高速データを送信する第１の出力と、 前記第２の隣接する周辺シェルフへ高速データを送信する第２の出力と、 前記追加バスのそれぞれのリンクからのデータを受信する複数の第３の入力と 、 前記ドロップバスへデータを送信する第３の出力と を有する内部スイッチを有する ことを特徴とする通信システム。