JPH0951253A - クロック分配装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路におけるクロックドライバに
おいて、出力信号のタイミングのずれ（スキュー）を解
消するクロック分配装置を得る。 【解決手段】 プリドライバとこれに接続された相互に
並列な複数のメインドライバとを備えたクロックドライ
バにおいて、プリドライバと各メインドライバとの間の
クロック信号の伝搬時間差と各メインドライバの遅延時
間差とが打ち消しあい、クロック信号のスキューが小さ
くなるように、各メインドライバが有するインバータの
論理しきい値を調整した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は論理回路におけるク
ロック信号の分配装置に関するものである。

【０００２】

【従来の技術】半導体集積回路よりなる論理回路のクロ
ック分配装置とその分配方法について説明する。一般に
半導体集積回路外部からのクロック信号は、半導体集積
回路インターフェイス回路、半導体集積回路内部のクロ
ックドライバもしくは内部マクロセルを介して内部の順
序回路もしくは論理回路へと供給される。図５（ａ）は
従来のクロックドライバの構成の一例を示す図である。
図において、１はプリドライバ、２，３および４はそれ
ぞれメインドライバ、１ａは入力端子、２ｂ，３ｂおよ
び４ｂはそれぞれ出力端子である。図５（ｂ）は出力信
号のクロックスキューを示す図である。

【０００３】図５において、半導体集積回路の外部から
のクロック信号は、半導体集積回路インターフェイス回
路を通じて、プリドライバ１に入力され、その後少なく
とも一つ以上接続されているメインドライバ２，３，４
を介して内部の順序回路もしくは論理回路へと供給され
る。なお、図５においてクロックドライバ全体としての
入力端子は１ａで、出力端子は２ｂ，３ｂ，４ｂと複数
本存在する。クロックドライバの性能としては出力端子
２ｂ，３ｂ，４ｂにおけるクロック信号が全く同一時刻
に同一波形が出力されることが望ましい。

【０００４】一方、集積回路内部において全てのメイン
ドライバ２，３，４をプリドライバ１から全く同じ距離
に配置することは困難である。よって、プリドライバの
出力端子１ｂからそれぞれのメインドライバの入力端子
２ａ，３ａ，４ａまでの距離には差が生じてしまい、端
子１ｂから２ａ、１ｂから３ａ、１ｂから４ａを接続す
る配線の長さにも違いが生じる。これによって配線抵抗
に差が生じ、結果として端子２ｂ，３ｂ，４ｂのクロッ
ク信号の伝搬時間にずれが生じる。以下これをスキュー
と称する。この状態を図５（ｂ）に示す。

【０００５】このようにクロックドライバにスキューが
生じることにより、クロックが供給される順序回路もし
くは論理回路が同一半導体集積回路内で動作する際に、
動作する時刻にずれが生じ、時には半導体集積回路が所
望の動作をせず誤動作をすることがある。

【０００６】

【発明が解決しようとする課題】従来の半導体集積回路
のクロック分配装置（クロックドライバ）は以上のよう
に構成されているので、クロックドライバの各メインド
ライバの出力信号にスキューが生じるという問題があっ
た。

【０００７】この発明は上記のような問題点を解消する
ためになされたもので、クロックドライバの各メインド
ライバの出力信号のスキューを削減するクロック分配装
置を得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明の請求項１記載
の発明に係るクロック分配装置は、前段ドライバと、そ
れぞれインバータを有し上記前段ドライバに接続された
相互に並列な複数の後段ドライバとを備え、クロック信
号のスキューが小さくなるように上記各後段ドライバが
有する上記インバータの論理しきい値を調整することに
より、後段ドライバの遅延時間を調整したものである。

【０００９】請求項２記載の発明に係るクロック分配装
置は、請求項１記載のものにおいて、前段ドライバと各
後段ドライバとの間のクロック信号の伝搬時間差と各後
段ドライバの信号遅延時間差とが打ち消しあうように各
後段ドライバのインバータの論理しきい値を調整したも
のである。

【００１０】請求項３記載の発明に係るクロック分配装
置は、請求項２記載のものにおいて、後段ドライバが、
１つまたは直列で複数のＮＭＯＳトランジスタと１つま
たは直列で複数のＰＭＯＳトランジスタとが出力点を介
して相互に直列接続されたインバータを有し、上記ＮＭ
ＯＳトランジスタ数とＰＭＯＳトランジスタ数の比を変
えて各後段ドライバが有するインバータの論理しきい値
を調整したものである。

【００１１】請求項４記載の発明に係るクロック分配装
置は、請求項２記載のものにおいて、後段ドライバが、
１つまたは複数の並列ＮＭＯＳトランジスタと１つまた
は複数の並列ＰＭＯＳトランジスタとが出力点を介して
相互に直列接続されたインバータを有し、上記ＮＭＯＳ
トランジスタ数とＰＭＯＳトランジスタ数の比を変えて
各後段ドライバが有するインバータの論理しきい値を調
整したものである。

【００１２】請求項５記載の発明に係るクロック分配装
置は、請求項２記載のものにおいて、後段ドライバが、
１つまたは直列で複数のＮＭＯＳトランジスタと１つま
たは並列で複数のＰＭＯＳトランジスタとが出力点を介
して相互に直列接続されたインバータ、または１つまた
は並列で複数のＮＭＯＳトランジスタと１つまたは直列
で複数のＰＭＯＳトランジスタとが出力点を介して相互
に直列接続されたインバータとを有し、上記ＮＭＯＳト
ランジスタ数とＰＭＯＳトランジスタ数の比を変えて各
後段ドライバのインバータの論理しきい値を調整したも
のである。

【００１３】請求項６記載の発明に係るクロック分配装
置は、請求項２記載のものにおいて、各後段ドライバ
が、シュミットトリガータイプのインバータを有し、こ
のシュミットトリガータイプのインバータの論理しきい
値を調整したものである。

【００１４】請求項７記載の発明に係るクロック分配装
置は、請求項２記載のものにおいて、各後段ドライバ
が、シュミットトリガータイプのインバータを有し、こ
の後段ドライバが有するシュミットトリガータイプのイ
ンバータの論理しきい値を、前段ドライバからの配線距
離が短いほど、入力信号のＬレベルからＨレベルへの変
化時はより高電位に、ＨレベルからＬレベルへの変化時
はより低電位に調整したものである。

【００１５】この発明の請求項１記載の発明において
は、前段ドライバに接続された相互に並列な複数の後段
ドライバにおいて、各後段ドライバが有するインバータ
の論理しきい値を調整することにより後段ドライバにお
ける遅延時間を調整するようにしたので、クロック分配
装置（クロックドライバ）からクロックスキューを調整
したクロック信号を分配することができる。

【００１６】請求項２記載の発明においては、前段ドラ
イバと各後段ドライバとの間のクロック信号の伝搬時間
差と各後段ドライバの信号遅延時間差とが打ち消しあう
ように、各後段ドライバのインバータの論理しきい値を
調整することにより、クロック分配装置からクロックス
キューの少ないクロック信号を分配することができる。

【００１７】請求項３記載の発明においては、各後段ド
ライバにおいて、出力点を介して直列接続されたＮＭＯ
Ｓトランジスタの数とＰＭＯＳトランジスタの数の比を
変えて各後段ドライバの論理しきい値を調整することに
より、クロック分配装置からクロックスキューの少ない
クロック信号を分配することができる。

【００１８】請求項４記載の発明においては、後段ドラ
イバにおいて、出力点を介して直列接続された１つまた
は並列のＮＭＯＳトランジスタの数と１つまたは並列の
ＰＭＯＳトランジスタの数の比を変えて、各後段ドライ
バのインバータの論理しきい値を調整することにより、
クロック分配装置からクロックスキューの少ないクロッ
ク信号を分配することができる。

【００１９】請求項５記載の発明においては、後段ドラ
イバにおいて、出力点を介して直列接続された一方の導
電形の直列ＭＯＳトランジスタと他方の導電形の並列Ｍ
ＯＳトランジスタの数の比を変えて、各後段ドライバの
インバータの論理しきい値を調整することにより、クロ
ック分配装置からクロックスキューの少ないクロック信
号を分配することができる。

【００２０】請求項６記載の発明においては、各後段ド
ライバが有するシュミットトリガータイプのインバータ
の論理しきい値を調整することにより、クロック分配装
置からクロックスキューの少ないクロック信号を分配す
ることができる。

【００２１】請求項７記載の発明においては、信号のＬ
レベルからＨレベルへの変化またはＨレベルからＬレベ
ルへの変化に応じて、シュミットトリガータイプのイン
バータの論理しきい値を変えて設定することにより、い
ずれの方向の信号変化に対してもクロック分配装置から
クロックスキューの少ないクロック信号を分配すること
ができる。

【００２２】

【発明の実施の形態】

実施の形態１．この発明の実施の形態１を図について説
明する。図１はこの実施の形態のクロック分配装置（ク
ロックドライバ）の回路構成を示す図である。図におい
て、１は前段ドライバとしてのプリドライバ、２，３お
よび４は後段ドライバとしてのメインドライバ、１ａは
クロックドライバ全体としての入力端子、１ｂはプリド
ライバの出力端子、２ａ，３ａおよび４ａは各メインド
ライバの入力端子、２ｂ，３ｂおよび４ｂは各メインド
ライバの出力端子、つまりクロックドライバ全体として
の出力端子である。以上は図５に示す従来例と同様のも
のである。また、２１，３１および４１はメインドライ
バの前段のインバータ、２２，３２および４２は後段の
インバータ、２１ａ，３１ａ，４１ａはＰＭＯＳトラン
ジスタ、２１ｂ，３１ｂ，４１ｂはＮＭＯＳトランジス
タ、２１ｃ，３１ｃおよび４１ｃはそれぞれのインバー
タの出力点である。この実施の形態では、クロックドラ
イバがプリドライバ１とメインドライバ２，３，４で構
成されており、それぞれのメインドライバは、前段のイ
ンバータと後段のインバータにより構成されている。

【００２３】まず、図１において、プリドライバ１にＬ
レベルからＨレベルへ変化するクロック信号が入力され
た場合、プリドライバ１の出力とメインドライバ２，
３，４の入力が接続される配線長が端子１ｂと２ａ、１
ｂと３ａ、１ｂと４ａの順に長くなっている場合、それ
に比例して配線抵抗も大きくなるので、プリドライバ１
からのクロック信号は、まずメインドライバ２に到達
し、続いて配線抵抗により少し遅れてメインドライバ
３、さらに遅れてメインドライバ４に到達する。このよ
うにメインドライバの入力端子の時点でスキューが生じ
ている点は従来例と同様である。

【００２４】ここで、メインドライバ２の前段ドライバ
２１は、出力点２１ｃと低電位側（接地電位側）との間
に、直列に少なくとも二つ以上接続したＮＭＯＳトラン
ジスタ２１ｂと、出力点２１ｃと高電位側（電源電位
側）との間に直列に一つ以上接続したＰＭＯＳトランジ
スタ２１ａからなり、ゲートは共通に入力端子２ａに接
続し、かつＮＭＯＳトランジスタ２１ｂの数の比率をＰ
ＭＯＳトランジスタ２１ａの数よりも多くした構成を持
つインバータである。このようなインバータの構成で
は、論理しきい値がＮＭＯＳ、ＰＭＯＳトランジスタ一
つずつで構成された通常のインバータより高電位であ
り、出力点２１ｃにおけるＨレベルからＬレベルへの遅
延が大きくなり、ＬレベルからＨレベルへの遅延が小さ
くなる。

【００２５】逆にメインドライバ４の前段部４１は、出
力点２１ｃの高電位側（電源電位側）との間に、直列に
少なくとも二つ以上接続したＰＭＯＳトランジスタ４１
ａと、出力点４１ｃと低電位側（接地電位側）との間
に、直列に一つ以上接続したＮＭＯＳトランジスタ４１
ｂとからなり、ゲートは共通に入力端子２ａに接続し、
かつＰＭＯＳトランジスタ４１ａの数の比率をＮＭＯＳ
トランジスタ４１ｂの数より多くした構成を持つインバ
ータである。このようなインバータの構成では、論理し
きい値が通常のインバータより低電位となり、Ｌレベル
からＨレベルへの遅延が大きくなり、ＨレベルからＬレ
ベルへの遅延が小さくなる。メインドライバ３の前段部
３１はＮＭＯＳトランジスタ３１ｂ、ＰＭＯＳトランジ
スタ３１ａとも同比率の通常のインバータである。

【００２６】この実施の形態１の作用について説明す
る。上記のような前段部のインバータ２１，３１，４１
により、前段部と後段部を合わせたメインドライバ２，
３，４としては、出力点２ｂにおけるＬレベルからＨレ
ベルへの信号遅延がメインドライバ２で最も大きく、次
いでメインドライバ３となり、メインドライバ４で最も
小さい。一方プリドライバ１に入力されたＬレベルから
Ｈレベルへ変化するクロック信号は、プリドライバ出力
から各メインドライバまでの配線抵抗によりメインドラ
イバ２，３，４の順位に到達する。よって、プリドライ
バ出力から各メインドライバ間の遅延差と各メインドラ
イバでの遅延差とが打ち消しあい、結果として各メイン
ドライバ出力からはスキューの少ないクロック信号が出
力される。言い換えれば、配線長による伝搬遅延とメイ
ンドライバの中の前段インバータによる遅延を合わせた
値が、メインドライバ２，３，４について等しくなり、
スキューの少ないクロック信号が出力される。

【００２７】以上説明した実施の形態の構成を要約する
と、次のようになる。半導体集積回路で用いられる少な
くとも一つ以上の論理回路にクロックを分配する場合、
複数のドライバからなり、第１のドライバの出力側に複
数の第２のドライバが並列に接続され、またその第２の
ドライバの出力側に複数の第３のドライバが並列に接続
されるといったツリー構造を持つクロックドライバにお
いて、前段のドライバからの配線距離が短い次段のドラ
イバの前段部は、その出力端と低電位側との間に直列に
少なくとも二つ以上接続したＮＭＯＳトランジスタの数
の比率を、出力点と高電位側との間に直列に一つ以上接
続したＰＭＯＳトランジスタの数より多くした構成のイ
ンバータとする。また、前段のドライバからの配線距離
が長い次段のドライバの前段部は、その出力端と高電位
側との間に少なくとも二つ以上接続したＰＭＯＳトラン
ジスタの数の比率を、出力点と低電位側との間に直列に
一つ以上接続したＮＭＯＳトランジスタの数より多くし
た構成のインバータとする。

【００２８】なお、プリドライバ１にＨレベルからＬレ
ベルに変化するクロック信号が入力される場合は、メイ
ンドライバ２と４の前段部２１と４１のＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタの構成比を逆にすること
により、同様の効果を実現することができる。

【００２９】さらにまた、図１の実施の形態では、ドラ
イバが前段と後段の二段の構成になっているが、二段以
上の複数段の構成の場合には、クロックスキューの極小
化は実際に順序回路、論理回路等にクロック信号が供給
される最終出力の段階で実現する必要がある。この場合
には、二段階だけの調整ではなく、段間の伝搬時間の累
積値の差に対して、各段のドライバの遅延時間の累積値
を調整することによりクロックスキューの極小化をはか
る。

【００３０】実施の形態２．以下、この発明の実施の形
態２を図について説明する。図２はこの実施の形態のク
ロック分配装置（クロックドライバ）の回路構成を示す
図である。図２において、１は前段ドライバとしてのプ
リドライバ、２〜４は後段ドライバとしてのメインドラ
イバ、１ａはクロックドライバ全体としての入力端子、
１ｂはプリドライバ１の出力端子、２ａ，３ａおよび４
ａは各メインドライバの入力端子、２ｂ，３ｂおよび４
ｂは各メインドライバの出力端子、つまりクロックドラ
イバ全体としての出力端子である。また、２１，３１お
よび４１はメインドライバの前段のインバータ、２２，
３２および４２は後段のインバータ、２１ａ，３１ａ，
４１ａはＰＭＯＳトランジスタ、２１ｂ，３１ｂ，４１
ｂはＮＭＯＳトランジスタ、２１ｃ，３１ｃおよび４１
ｃはそれぞれインバータの出力点である。以上は図１に
示す実施の形態１と同様のものである。また、クロック
ドライバがプリドライバ１とメインドライバ２，３，４
で構成されており、それぞれのメインドライバは、前段
のインバータと後段のインバータにより構成されている
のは実施の形態１と同様である。しかし、この実施の形
態では前段インバータ２１，３１，４１におけるトラン
ジスタ回路の構成が異なる。

【００３１】まず、図２においてプリドライバ１にＬレ
ベルからＨレベルへ変化するクロック信号が入力された
場合、プリドライバ１の出力とメインドライバ２，３，
４の入力が接続される配線長が、端子１ｂと２ａ、１ｂ
と３ａ、１ｂと４ａの順に長くなっている場合、それに
比例して配線抵抗も大きくなるので、プリドライバ１か
らのクロック信号はまずメインドライバ２に到達し、続
いて配線抵抗により少し遅れてメインドライバ３、さら
に遅れてメインドライバ４に到達する。このようにメイ
ンドライバ２，３，４の入力端子の時点でスキューが生
じている点は従来例と同様である。

【００３２】図２において、メインドライバ２の前段部
２１は出力点２１ｃと高電位側（電源電位側）との間
に、並列に少なくとも二つ以上接続したＰＭＯＳトラン
ジスタ２１ａと、出力点２１ｃと低電位側（接地電位
側）との間に並列に一つ以上接続したＮＭＯＳトランジ
スタ２１ｂからなり、ゲートはいずれも入力端子２ａに
共通に接続し、かつＰＭＯＳトランジスタ２１ａの数の
比率をＮＭＯＳトランジスタ２１ｂの数より多くした構
成のインバータである。この構成のインバータでは、論
理しきい値がＮＭＯＳトランジスタ、ＰＭＯＳトランジ
スタ一つずつで構成された通常のインバータより高電位
となり、ＨレベルからＬレベルへの遅延が大きくなり、
ＬレベルからＨレベルへの遅延が小さくなる。

【００３３】逆にメインドライバ４は前段部では、出力
点４１ｃと低電位側(接地電位側)との間に並列に少なく
とも二つ以上接続したＮＭＯＳトランジスタ４１ｂと、
出力点４１ｃと高電位側（電源電位側）との間に、並列
に一つ以上接続したＰＭＯＳトランジスタ４１ａからな
り、ゲートはいずれも入力端子２ａに共通に接続し、か
つＮＭＯＳトランジスタ４１ｂの数の比率をＰＭＯＳト
ランジスタ４１ａの数より多くした構成のインバータで
ある。この構成では論理しきい値が通常のインバータよ
り低電位となり、ＬレベルからＨレベルへの遅延が大き
くなり、ＨレベルからＬレベルへの遅延が小さくなる。
メインドライバ３の前段部３１はＮＭＯＳトランジスタ
３１ｂ、ＰＭＯＳトランジスタ３１ａとも同比率の通常
のインバータである。

【００３４】この実施の形態２の作用について説明す
る。上記のような前段部のインバータ２１，３１，４１
により前段部と後段部を合わせたメインドライバ２，
３，４としては、ＬレベルからＨレベルへの遅延が大き
い方からメインドライバ２，３，４の順となる。一方、
プリドライバ１に入力されたＬレベルからＨレベルへ変
化するクロック信号は、プリドライバ出力から各メイン
ドライバまでの配線抵抗によりメインドライバ２，３，
４の順に到達する。よって、プリドライバ出力から各メ
インドライバ間の遅延差と各メインドライバによる遅延
差とが打ち消しあい、結果として各メインドライバ出力
からはスキューの少ないクロック信号が出力される。

【００３５】以上説明した実施の形態の構成を要約する
と、次のようになる。半導体集積回路で用いられる少な
くとも一つ以上の論理回路にクロックを分配する場合、
複数のドライバからなり、第１のドライバの出力側に複
数の第２のドライバが並列に接続され、またその第２の
ドライバの出力側に複数の第３のドライバが並列に接続
されるといったツリー構造を持つクロックドライバにお
いて、前段のドライバからの配線距離が短い次段のドラ
イバの前段部は、その出力端と高電位側との間に並列に
少なくとも二つ以上接続したＰＭＯＳトランジスタの数
の比率を、出力端と低電位側との間に並列に一つ以上接
続したＮＭＯＳトランジスタの数より多くした構成のイ
ンバータとする。また、前段のドライバからの配線距離
が長い次段のドライバの前段部は、その出力端と低電位
側との間に並列に少なくとも二つ以上接続したＮＭＯＳ
トランジスタの数の比率を、出力端と高電位側との間に
並列に少なくとも一つ以上接続したＰＭＯＳトランジス
タの数より多くした構成のインバータとする。

【００３６】なお、プリドライバにＨレベルからＬレベ
ルに変化するクロック信号が入力される場合は、メイン
ドライバ２，４の前段部のＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタの構成比を逆にすることにより、同様
の効果を実現することができる。

【００３７】実施の形態３．以下、この発明の実施の形
態３を図について説明する。図３はこの実施の形態のク
ロック分配装置（クロックドライバ）の回路構成を示す
図である。図３において、１は前段ドライバとしてのプ
リドライバ、２〜４は後段ドライバとしてのメインドラ
イバ、１ａはクロックドライバ全体としての入力端子、
１ｂはプリドライバ１の出力端子、２ａ，３ａおよび４
ａは各メインドライバの入力端子、２ｂ，３ｂおよび４
ｂは各メインドライバの出力端子、つまりクロックドラ
イバ全体としての出力端子である。また、２１，３１お
よび４１はメインドライバの前段のインバータ、２２，
３２および４２は後段のインバータ、２１ａ，３１ａ，
４１ａはＰＭＯＳトランジスタ、２１ｂ，３１ｂ，４１
ｂはＮＭＯＳトランジスタ、２１ｃ，３１ｃおよび４１
ｃはそれぞれの前段インバータ２１，３１，４１の出力
点である。以上は図１に示す実施の形態１と同様のもの
である。また、クロックドライバがプリドライバ１とメ
インドライバ２，３，４で構成されており、それぞれの
メインドライバ２，３，４は、前段のインバータと後段
のインバータにより構成されているのは実施の形態１と
同様である。しかし、この実施の形態では後段のインバ
ータ２２，３２および４２におけるトランジスタ回路の
構成が異なる。

【００３８】まず、図３において、プリドライバ１にＬ
レベルからＨレベルへ変化するクロック信号が入力され
た場合、プリドライバ１の出力とメインドライバ２，
３，４の入力が接続される配線長が、端子１ｂと２ａ、
１ｂと３ａ、１ｂと４ａの順に長くなっている場合、そ
れに比例して配線抵抗も大きくなるので、プリドライバ
１からのクロック信号はまずメインドライバ２に到達
し、続いて配線抵抗により少し遅れてメインドライバ
３、さらに遅れてメインドライバ４に到達する。このよ
うにメインドライバの入力端子の時点でスキューが生じ
ている点は従来例と同様である。

【００３９】図３において、メインドライバ２の前段部
２１は出力点２１ｃと低電位側（接地電位側）との間
に、直列に少なくとも二つ以上接続したＮＭＯＳトラン
ジスタ２１ｂと、出力点２１ｃと高電位側（電源電位
側）との間に並列に少なくとも二つ以上接続したＰＭＯ
Ｓトランジスタ２１ａからなり、さらにゲートは共通に
入力端子２ａに接続した構成のインバータである。この
構成のインバータでは、論理しきい値がＮＭＯＳ、ＰＭ
ＯＳトランジスタ一つずつで構成された通常のインバー
タより高電位となり、ＨレベルからＬレベルへの遅延が
大きくなり、ＬレベルからＨレベルへの遅延が小さくな
る。

【００４０】逆にメインドライバ４の前段部４１では、
出力点４１ｃと高電位側（電源電位側）との間に、直列
に少なくとも二つ以上接続したＰＭＯＳトランジスタ４
１ａと、出力点４１ｃと低電位側（接地電位側）との間
に、並列に少なくとも二つ以上接続したＮＭＯＳトラン
ジスタ４１ｂを直列に接続した構成のインバータであ
る。この構成のインバータでは論理しきい値が通常のイ
ンバータより低電位となり、ＬレベルからＨレベルへの
遅延が大きくなり、ＨレベルからＬレベルへの遅延が小
さくなる。メインドライバ３の前段部３１はＮＭＯＳト
ランジスタ３１ｂ、ＰＭＯＳトランジスタ３１ａとも同
比率の通常のインバータである。

【００４１】この実施の形態３の作用について説明す
る。上記のような前段部のインバータ２１，３１，４１
により前段部と後段部を合わせたメインドライバ２，
３，４としては、ＬレベルからＨレベルへの遅延が大き
い方からメインドライバ２，３，４の順になる。一方、
プリドライバ１に入力されたＬレベルからＨレベルへ変
化するクロック信号は、プリドライバ出力から各メイン
ドライバまでの配線抵抗によりメインドライバ２，３，
４の順位で到達する。よって、プリドライバ出力から各
メインドライバ間の遅延差と各メインドライバの遅延差
とが打ち消しあい、結果として各メインドライバ出力か
らはスキューの少ないクロック信号が出力される。

【００４２】以上説明した実施の形態の構成を要約する
と、次のようになる。半導体集積回路で用いられる少な
くとも一つ以上の論理回路にクロックを分配する場合、
複数のドライバからなり、第１のドライバの出力側に複
数の第２のドライバが並列に接続され、またその第２の
ドライバの出力側に複数の第３のドライバが並列に接続
されるといったツリー構造を持つクロックドライバにお
いて、前段のドライバ出力からの配線距離が短い次段の
ドライバの前段部は、その出力端と低電位側との間に、
直列に少なくとも二つ以上接続したＮＭＯＳトランジス
タと、出力端と高電位側との間に、並列に少なくとも二
つ以上接続したＰＭＯＳトランジスタを持つインバータ
とする。また、前段のドライバからの配線距離が長い次
段のドライバの前段部は、その出力端と高電位側との間
に直列に少なくとも二つ以上接続したＰＭＯＳトランジ
スタと、出力端と低電位側との間に並列に少なくとも二
つ以上接続したＰＭＯＳトランジスタを持つインバータ
とする。

【００４３】なお、プリドライバにＨレベルからＬレベ
ルに変化するクロック信号が入力される場合は、メイン
ドライバ２と４を入れ替えた構成にすることにより、同
様の効果を実現することができる。

【００４４】実施の形態４．以下、この発明の実施の形
態４を図について説明する。図４（ａ）はこの実施の形
態のクロック分配装置（クロックドライバ）の回路構成
を示す図であり、図４（ｂ）はシュミット回路の入出力
特性を示す図である。図４（ａ）において、１は前段ド
ライバとしてのプリドライバ、２〜４は後段ドライバと
してのメインドライバ、１ａはクロックドライバ全体と
しての入力端子、１ｂはプリドライバ１の出力端子、２
ａ，３ａおよび４ａは各メインドライバの入力端子、２
ｂ，３ｂおよび４ｂは各メインドライバの出力端子、つ
まりクロックドライバ全体としての出力端子である。ま
た、２１，３１および４１はメインドライバの前段のイ
ンバータ、２２，３２および４２は後段のインバータで
あり、以上は図１に示す実施の形態１と同様のものであ
る。また、クロックドライバがプリドライバ１とメイン
ドライバ２，３，４で構成されており、それぞれのメイ
ンドライバは、前段のインバータと後段のインバータに
より構成されているのは実施の形態１と同様である。し
かし、この実施の形態では前段のインバータ２１，３
１，４１にはシュミットトリガタイプのインバータを用
いる。

【００４５】まず、図４においてプリドライバ１にＬレ
ベルからＨレベルへ変化するクロック信号が入力された
場合、プリドライバ１の出力とメインドライバの入力が
接続される配線長が、端子１ｂと２ａ、１ｂと３ａ、１
ｂと４ａの順に長くなっている場合、それに比例して配
線抵抗も大きくなるので、プリドライバ１からのクロッ
ク信号はまずメインドライバ２に到達し続いて配線抵抗
により少し遅れてメインドライバ３、さらに遅れてメイ
ンドライバ４に到達する。このようにメインドライバの
入力端子の時点でスキューが生じている点は従来例と同
様である。

【００４６】図４において、メインドライバ３の前段部
シュミットトリガタイプのインバータ３１の論理しきい
値を通常のＮＭＯＳとＰＭＯＳトランジスタ一つずつで
構成するインバータに比べ、入力信号のＬレベルからＨ
レベルへの変化時は高電位にし、ＨレベルからＬレベル
への変化時は低電位にすることにより、ＨレベルからＬ
レベルへの遅延が大きく、ＬレベルからＨレベルへの遅
延が小さくなるように調整する。

【００４７】また、メインドライバ２の前段部であるシ
ュミットトリガタイプのインバータ２１の論理しきい値
はメインドライバ３の前段部であるシュミットトリガタ
イプのインバータ３１に比べ、入力信号のＬレベルから
Ｈレベルへの変化時はさらに高電位にし、Ｈレベルから
Ｌレベルへの変化時はさらに低電位にすることにより、
ＬレベルからＨレベルへの遅延をさらに大きく、Ｈレベ
ルからＬレベルへの遅延をさらに小さくするように調整
する。

【００４８】メインドライバ４の前段部であるシュミッ
トトリガタイプのインバータの論理しきい値は、Ｈレベ
ルからＬレベルへの変化時、ＬレベルからＨレベルへの
変化時とも通常のインバータと同じになるように調整す
る。以上のように調整した各インバータ２１，３１，４
１の入出力特性は、図５（ｂ）に示すようになる。

【００４９】この実施の形態４の作用について説明す
る。上記のような前段部のインバータ２１，３１，４１
により前段部と後段部を合わせたメインドライバ２，
３，４としては、ＬレベルからＨレベルへの遅延が、大
きいほうからメインドライバ２，３，４の順になる。ま
たプリドライバ１に入力されたＬレベルからＨレベルへ
変化するクロック信号は、プリドライバ出力から各メイ
ンドライバまでの配線抵抗によりメインドライバ２，
３，４の順に到達する。よって、プリドライバ出力から
各メインドライバ間の遅延差と各メインドライバによる
遅延差とが打し消しあい、結果として各メインドライバ
出力からはスキューの少ないクロック信号が出力され
る。

【００５０】以上説明した実施の形態の構成を要約する
と、次のようになる。半導体集積回路で用いられる少な
くとも一つ以上の論理回路にクロックを分配する場合、
複数のドライバからなり、第１のドライバの出力側に複
数の第２のドライバが並列に接続され、またその第２の
ドライバの出力側に複数の第３のドライバが並列に接続
されるといったツリー構造を持つクロックドライバにお
いて、前段のドライバ出力からの配線距離が短い次段の
ドライバの前段部は、その論理しきり値が通常のインバ
ータに比べ、ＮＭＯＳとＰＭＯＳトランジスタ一つずつ
で構成するインバータに比べ、ＬレベルからＨレベルへ
の変化時は高電位に、ＨレベルからＬレベルへの変化時
は低電位に調整したシュミットトリガータイプのインバ
ータとする。また、前段ドライバ出力からの配線距離が
長い次段のドライバの前段部は、その論理しきい値が、
配線距離が短い前段ドライバのインバータに比べ、Ｌレ
ベルからＨレベルへの変化時は低電位に、Ｈレベルから
Ｌレベルへの変化時は高電位に調整したシュミットトリ
ガータイプのインバータとする。

【００５１】なお、この実施の形態４は実施の形態１〜
３とは異なり、プリドライバ１にＨレベルからＬレベル
に変化するクロック信号が入力される場合でも同一構成
の回路で同じ効果が実現できる。

【００５２】

【発明の効果】この発明の請求項１記載の発明は以上説
明したように、クロック信号のドライバが分岐して複数
段に接続されたクロック分配装置において、後段ドライ
バが内蔵しているインバータの論理しきい値を調整する
ことにより後段ドライバにおける遅延時間を調整し、ク
ロックスキューを調整できるクロック分配装置が実現で
きるという効果がある。

【００５３】請求項２記載の発明は以上説明したよう
に、後段ドライバが内蔵しているインバータの論理しき
い値を調整することにより後段ドライバにおける遅延時
間を調整し、前段と後段ドライバ間の伝搬時間の差を打
ち消すようにしたので、クロックスキューの少ないクロ
ック信号を分配するクロック分配装置が実現できるとい
う効果がある。

【００５４】請求項３記載の発明は以上説明したよう
に、インバータとして直列接続するＮＭＯＳトランジス
タとＰＭＯＳトランジスタの数の比を変えてインバータ
の論理しきい値を調整し、もって各後段ドライバの遅延
時間を調整したので、クロック分配装置からクロックス
キューの少ないクロック信号を分配するクロック分配装
置が実現できるという効果がある。

【００５５】請求項４記載の発明は以上説明したよう
に、インバータとして並列接続するＮＭＯＳトランジス
タまたはＰＭＯＳトランジスタの数の比を変えてインバ
ータの論理しきい値を調整し、もって各後段ドライバの
遅延時間を調整したので、クロックスキューの少ないク
ロック信号を分配するクロック分配装置が実現できると
いう効果がある。

【００５６】請求項５記載の発明は以上説明したよう
に、一方の導電形の一つまたは直列で複数のＭＯＳトラ
ンジスタと他方の導電形の一つまたは並列で複数のＭＯ
Ｓトランジスタとを直列接続したインバータにおいて、
トランジスタの数の比を変えて各後段ドライバのインバ
ータの論理しきい値を調整し、もって各後段ドライバの
遅延時間を調整したので、クロックスキューの少ないク
ロック信号を分配するクロック分配装置が実現できると
いう効果がある。

【００５７】請求項６記載の発明は以上説明したよう
に、各後段ドライバが有するシュミットトリガータイプ
のインバータの論理しきい値を調整することにより、各
後段ドライバの遅延時間を調整したので、クロックスキ
ューの少ないクロック信号を分配するクロック分配装置
が実現できるという効果がある。

【００５８】請求項７記載の発明は以上説明したよう
に、前段ドライバから後段ドライバまでの距離に応じ、
また信号のＬレベルからＨレベルへの変化、またはＨレ
ベルからＬレベルへの変化に分けて対応して、シュミッ
トトリガータイプのインバータの論理しきい値を調整し
て設定することにより、いずれの方向の信号変化に対し
てもクロックスキューの少ないクロック信号を分配する
クロック分配装置が実現できるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１のクロック分配装置
の回路構成を示す図。

【図２】 この発明の実施の形態２のクロック分配装置
の回路構成を示す図。

【図３】 この発明の実施の形態３のクロック分配装置
の回路構成を示す図。

【図４】 この発明の実施の形態４のクロック分配装置
の回路構成とシュミット回路の入出力特性を示す図。

【図５】 従来のクロック分配装置の回路構成とクロッ
クスキューを示す図。

【符号の説明】

１ 前段ドライバ（プリドライバ）、２，３，４ 後段
ドライバ（メインドライバ）、２１，３１，４１ 前段
インバータ、２２，３２，４２ 後段インバータ、２１
ａ，３１ａ，４１ａ ＰＭＯＳトランジスタ、２１ｂ，
３１ｂ，４１ｂＮＭＯＳトランジスタ、２１ｃ，３１
ｃ，４１ｃ 前段インバータの出力点。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 前段ドライバと、それぞれインバータを
   有し上記前段ドライバに接続された相互に並列な複数の
   後段ドライバとを備え、クロック信号のスキューが小さ
   くなるように上記各後段ドライバが有するインバータの
   論理しきい値を調整したことを特徴とするクロック分配
   装置。
2. 【請求項２】 前段ドライバと各後段ドライバとの間の
   クロック信号の伝搬時間差と、各後段ドライバの遅延時
   間差とが打ち消しあうように各後段ドライバが有するイ
   ンバータの論理しきい値を調整したことを特徴とする請
   求項１に記載のクロック分配装置。
3. 【請求項３】 後段ドライバが、１つまたは直列で複数
   のＮＭＯＳトランジスタと１つまたは直列で複数のＰＭ
   ＯＳトランジスタとが出力点を介して直列接続されたイ
   ンバータを有し、上記ＮＭＯＳトランジスタ数とＰＭＯ
   Ｓトランジスタ数の比を変えて各後段ドライバが有する
   インバータの論理しきい値を調整したことを特徴とする
   請求項２に記載のクロック分配装置。
4. 【請求項４】 後段ドライバが、１つまたは複数の並列
   ＮＭＯＳトランジスタと１つまたは複数の並列ＰＭＯＳ
   トランジスタとが出力点を介して直列接続されたインバ
   ータを有し、上記ＮＭＯＳトランジスタ数とＰＭＯＳト
   ランジスタ数の比を変えて各後段ドライバが有するイン
   バータの論理しきい値を調整したことを特徴とする請求
   項２に記載のクロック分配装置。
5. 【請求項５】 後段ドライバが、１つまたは直列で複数
   のＮＭＯＳトランジスタと１つまたは並列で複数のＰＭ
   ＯＳトランジスタとが出力点を介して直列接続されたイ
   ンバータ、または１つまたは並列で複数のＮＭＯＳトラ
   ンジスタと１つまたは直列で複数のＰＭＯＳトランジス
   タとが出力点を介して直列接続されたインバータとを有
   し、上記ＮＭＯＳトランジスタ数とＰＭＯＳトランジス
   タ数の比を変えて各後段ドライバのインバータの論理し
   きい値を調整したことを特徴とする請求項２に記載のク
   ロック分配装置。
6. 【請求項６】 後段ドライバがシュミットトリガータイ
   プのインバータを有し、このシュミットトリガータイプ
   のインバータの論理しきい値を調整したことを特徴とす
   る請求項２に記載のクロック分配装置。
7. 【請求項７】 後段ドライバがシュミットトリガータイ
   プのインバータを有し、このシュミットトリガータイプ
   のインバータの論理しきい値を、前段ドライバからの配
   線距離が短いほど、入力信号のＬレベルからＨレベルへ
   の変化時はより高電位に、ＨレベルからＬレベルへの変
   化時はより低電位に調整したことを特徴とする請求項２
   に記載のクロック分配装置。