JPH0951263A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH0951263A JPH0951263A JP7203645A JP20364595A JPH0951263A JP H0951263 A JPH0951263 A JP H0951263A JP 7203645 A JP7203645 A JP 7203645A JP 20364595 A JP20364595 A JP 20364595A JP H0951263 A JPH0951263 A JP H0951263A
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Abstract
(57)【要約】
【課題】 入力用トランジスタおよび出力用トランジス
タを電圧耐量の低いものとすることができ、電圧耐量の
高いトランジスタを少なくすることができるとととも
に、レベルシフタを設ける必要がなく、入出力回路を簡
潔な回路構成で的確に動作させることができるバッファ
回路を得る。 【解決手段】 入出力端子１と入力用トランジスタ８ａ
・８ｂおよび出力用トランジスタ７ａ・７ｂとの間に降
圧効果を持たせた入力電圧に耐え得る降圧用トランジス
タ９を設けて、前記入力用トランジスタ８ａ・８ｂおよ
び出力用トランジスタ７ａ・７ｂを入力電圧より低い電
圧耐量のトランジスタで構成するとともに、前記降圧用
トランジスタ９は、前記出力用トランジスタ７ａ・７ｂ
の動作による出力時においても所定電圧を入出力端子１
側に出力できるようにした。
タを電圧耐量の低いものとすることができ、電圧耐量の
高いトランジスタを少なくすることができるとととも
に、レベルシフタを設ける必要がなく、入出力回路を簡
潔な回路構成で的確に動作させることができるバッファ
回路を得る。 【解決手段】 入出力端子１と入力用トランジスタ８ａ
・８ｂおよび出力用トランジスタ７ａ・７ｂとの間に降
圧効果を持たせた入力電圧に耐え得る降圧用トランジス
タ９を設けて、前記入力用トランジスタ８ａ・８ｂおよ
び出力用トランジスタ７ａ・７ｂを入力電圧より低い電
圧耐量のトランジスタで構成するとともに、前記降圧用
トランジスタ９は、前記出力用トランジスタ７ａ・７ｂ
の動作による出力時においても所定電圧を入出力端子１
側に出力できるようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に係わり、特に、複数の入力電圧に対応することを
目的としたバッファ回路に関するものである。
装置に係わり、特に、複数の入力電圧に対応することを
目的としたバッファ回路に関するものである。
【０００２】
【従来の技術】この回路は、パソコン等の情報機器で、
同一システム内に３．３Ｖ系と５Ｖ系が混在している場
合などに使用されている。
同一システム内に３．３Ｖ系と５Ｖ系が混在している場
合などに使用されている。
【０００３】図４は、従来の複数の入力電圧に対応する
入出力バッファの電気回路を示す図である。
入出力バッファの電気回路を示す図である。
【０００４】図４において、１はパッド、２ａ・２ｂは
保護ダイオードを兼ねた５Ｖ耐量トランジスタ、３ａ・
３ｂは出力用５Ｖ耐量トランジスタ、４ａ・４ｂは入力
用５Ｖ耐量トランジスタ、５は出力用トランジスタ３ａ
・３ｂのゲートに５Ｖを印加するためのレベルシフタで
ある。
保護ダイオードを兼ねた５Ｖ耐量トランジスタ、３ａ・
３ｂは出力用５Ｖ耐量トランジスタ、４ａ・４ｂは入力
用５Ｖ耐量トランジスタ、５は出力用トランジスタ３ａ
・３ｂのゲートに５Ｖを印加するためのレベルシフタで
ある。
【０００５】次に、動作について説明する。５．０Ｖも
しくは３．３Ｖの入力電圧は、パッド１から入力用５Ｖ
耐量トランジスタ４ａ・４ｂに至る。トランジスタ４ａ
・４ｂでは、ソース電圧を３．３Ｖにすることで出力電
圧は３．３Ｖとなり、次段以降は３．３Ｖ対応のトラン
ジスタを使用することができる。一方、３．３Ｖの出力
電圧は、出力用トランジスタにおけるリーク電流を防ぐ
ため、レベルシフタ５で５Ｖに昇圧される。そして、出
力用５Ｖ耐量トランジスタ３ａ、３ｂで再び３．３Ｖと
なり、パッド１より出力される。
しくは３．３Ｖの入力電圧は、パッド１から入力用５Ｖ
耐量トランジスタ４ａ・４ｂに至る。トランジスタ４ａ
・４ｂでは、ソース電圧を３．３Ｖにすることで出力電
圧は３．３Ｖとなり、次段以降は３．３Ｖ対応のトラン
ジスタを使用することができる。一方、３．３Ｖの出力
電圧は、出力用トランジスタにおけるリーク電流を防ぐ
ため、レベルシフタ５で５Ｖに昇圧される。そして、出
力用５Ｖ耐量トランジスタ３ａ、３ｂで再び３．３Ｖと
なり、パッド１より出力される。
【０００６】
【発明が解決しようとする課題】従来の複数入力電圧対
応入出力バッファ回路は、上記のように高電圧対応トラ
ンジスタを多く必要とする。低電圧用プロセスで作成さ
れたもので高電圧耐量のトランジスタを作成する場合は
高電圧用プロセスの場合よりトランジスタの面積が大き
くなる。例えば３．３Ｖ用プロセスでは通常ゲート長は
０．５μｍであるが、５Ｖ耐量では１μｍになる。これ
に対し、５Ｖ用プロセスのゲート長は０．８μｍであ
る。一方、低電圧用プロセスは高電圧用プロセスより速
度が速いため、パソコンのように高速を必要とする機器
では、低電圧用プロセスで作製する必要がある。
応入出力バッファ回路は、上記のように高電圧対応トラ
ンジスタを多く必要とする。低電圧用プロセスで作成さ
れたもので高電圧耐量のトランジスタを作成する場合は
高電圧用プロセスの場合よりトランジスタの面積が大き
くなる。例えば３．３Ｖ用プロセスでは通常ゲート長は
０．５μｍであるが、５Ｖ耐量では１μｍになる。これ
に対し、５Ｖ用プロセスのゲート長は０．８μｍであ
る。一方、低電圧用プロセスは高電圧用プロセスより速
度が速いため、パソコンのように高速を必要とする機器
では、低電圧用プロセスで作製する必要がある。
【０００７】この発明は、上記のような問題点を解決す
るためになされたもので、高電圧の入力電圧を降圧する
回路を挿入し、従来のものに比べて、簡易的に高電圧入
力対応入出力バッファを構成することにより、バッファ
の面積を小さくすることを目的とするものである。
るためになされたもので、高電圧の入力電圧を降圧する
回路を挿入し、従来のものに比べて、簡易的に高電圧入
力対応入出力バッファを構成することにより、バッファ
の面積を小さくすることを目的とするものである。
【０００８】第１の発明は、入出力端子に対し互いに並
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路を簡潔な回路構成で的確に動作させる
ことができるバッファ回路を得ようとするものである。
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路を簡潔な回路構成で的確に動作させる
ことができるバッファ回路を得ようとするものである。
【０００９】第２の発明は、入出力端子に対し互いに並
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路をより簡潔な回路構成で的確に動作さ
せることができるバッファ回路を得ようとするものであ
る。
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路をより簡潔な回路構成で的確に動作さ
せることができるバッファ回路を得ようとするものであ
る。
【００１０】第３の発明は、入出力端子に対し互いに並
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路を一層簡潔な回路構成で的確に動作さ
せることができるバッファ回路を得ようとするものであ
る。
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路を一層簡潔な回路構成で的確に動作さ
せることができるバッファ回路を得ようとするものであ
る。
【００１１】第４の発明は、入出力端子に対し互いに並
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路を更に簡潔な回路構成で的確に動作さ
せることができるバッファ回路を得ようとするものであ
る。
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路を更に簡潔な回路構成で的確に動作さ
せることができるバッファ回路を得ようとするものであ
る。
【００１２】第５の発明は、入出力端子に対し互いに並
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路をより一層簡潔な回路構成で的確に動
作させることができるバッファ回路を得ようとするもの
である。
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路をより一層簡潔な回路構成で的確に動
作させることができるバッファ回路を得ようとするもの
である。
【００１３】第６の発明は、入出力端子に対し互いに並
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路をなお一層簡潔な回路構成で的確に動
作させることができるバッファ回路を得ようとするもの
である。
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路をなお一層簡潔な回路構成で的確に動
作させることができるバッファ回路を得ようとするもの
である。
【００１４】第７の発明は、入出力端子に対し互いに並
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路を簡潔な回路構成でより的確に動作さ
せることができるバッファ回路を得ようとするものであ
る。
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路を簡潔な回路構成でより的確に動作さ
せることができるバッファ回路を得ようとするものであ
る。
【００１５】第８の発明は、入出力端子に対し互いに並
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路を簡潔な回路構成で更に的確に動作さ
せることができるバッファ回路を得ようとするものであ
る。
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路を簡潔な回路構成で更に的確に動作さ
せることができるバッファ回路を得ようとするものであ
る。
【００１６】第９の発明は、入出力端子に対し互いに並
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路を更に簡潔な回路構成で一層的確に動
作させることができるバッファ回路を得ようとするもの
である。
列に接続された入力用トランジスタおよび出力用トラン
ジスタを備えたものにおいて、前記入力用トランジスタ
および出力用トランジスタを電圧耐量の低いものとする
ことができ、電圧耐量の高いトランジスタを少なくする
ことができるととともに、レベルシフタを設ける必要が
なく、入出力回路を更に簡潔な回路構成で一層的確に動
作させることができるバッファ回路を得ようとするもの
である。
【００１７】
【課題を解決するための手段】この発明では、入出力端
子と入力用および出力用トランジスタの間に入力電圧を
降圧する回路を挿入したものである。
子と入力用および出力用トランジスタの間に入力電圧を
降圧する回路を挿入したものである。
【００１８】第１の発明においては、入出力端子に対し
互いに並列に接続された入力用トランジスタおよび出力
用トランジスタを備え、入力電圧レベルの比較的高い電
圧を有する第１の電圧系とこの第１の電圧系よりも低い
所定電圧を有する第２の電圧系とを含むものにおいて、
前記入出力端子と入力用トランジスタおよび出力用トラ
ンジスタとの間に入力電圧を前記第２の電圧系の所定電
圧に降圧する降圧効果を持たせた入力電圧に耐え得る降
圧用トランジスタを設けて、前記入力用トランジスタお
よび出力用トランジスタを入力電圧より低い電圧耐量の
トランジスタで構成するとともに、前記降圧用トランジ
スタは、前記出力用トランジスタの動作による出力時に
おいても前記第２の電圧系の所定電圧を出力することが
できるようにしたものである。
互いに並列に接続された入力用トランジスタおよび出力
用トランジスタを備え、入力電圧レベルの比較的高い電
圧を有する第１の電圧系とこの第１の電圧系よりも低い
所定電圧を有する第２の電圧系とを含むものにおいて、
前記入出力端子と入力用トランジスタおよび出力用トラ
ンジスタとの間に入力電圧を前記第２の電圧系の所定電
圧に降圧する降圧効果を持たせた入力電圧に耐え得る降
圧用トランジスタを設けて、前記入力用トランジスタお
よび出力用トランジスタを入力電圧より低い電圧耐量の
トランジスタで構成するとともに、前記降圧用トランジ
スタは、前記出力用トランジスタの動作による出力時に
おいても前記第２の電圧系の所定電圧を出力することが
できるようにしたものである。
【００１９】第２の発明においては、降圧用トランジス
タを、所定のゲート電圧を印加するよう構成され降圧効
果を持たせた入力電圧に耐え得るトランジスタにより構
成したものである。
タを、所定のゲート電圧を印加するよう構成され降圧効
果を持たせた入力電圧に耐え得るトランジスタにより構
成したものである。
【００２０】第３の発明においては、降圧用トランジス
タを、ドレイン電圧が第２の電圧系の所定電圧に降圧さ
れるようゲート電圧を調整したトランジスタにより構成
したものである。
タを、ドレイン電圧が第２の電圧系の所定電圧に降圧さ
れるようゲート電圧を調整したトランジスタにより構成
したものである。
【００２１】第４の発明においては、降圧用トランジス
タは、第２の電圧系の所定電圧を出力できるように前記
所定電圧よりも高いゲート電圧を印加するようにしたも
のである。
タは、第２の電圧系の所定電圧を出力できるように前記
所定電圧よりも高いゲート電圧を印加するようにしたも
のである。
【００２２】第５の発明においては、降圧用トランジス
タのゲート電圧を第１の電圧系から降圧して印加する手
段を設けたものである。
タのゲート電圧を第１の電圧系から降圧して印加する手
段を設けたものである。
【００２３】第６の発明においては、降圧用トランジス
タのゲート電圧を第１の電圧系から抵抗およびダイオー
ドにより降圧して印加する手段を設けたものである。
タのゲート電圧を第１の電圧系から抵抗およびダイオー
ドにより降圧して印加する手段を設けたものである。
【００２４】第７の発明においては、降圧用トランジス
タよりも入出力端子側に保護ダイオードを接続したもの
である。
タよりも入出力端子側に保護ダイオードを接続したもの
である。
【００２５】第８の発明においては、保護ダイオード
は、入力電圧に耐え得るトランジスタにより構成したも
のである。
は、入力電圧に耐え得るトランジスタにより構成したも
のである。
【００２６】第９の発明においては、降圧用トランジス
タのゲート電圧を、保護ダイオードを構成するトランジ
スタのゲートに印加される第１の電圧系の所定電圧を降
圧して印加するものである。
タのゲート電圧を、保護ダイオードを構成するトランジ
スタのゲートに印加される第１の電圧系の所定電圧を降
圧して印加するものである。
実施の形態１．図１は、この発明の実施の一形態を示す
ものである。図１において、１は入出力端子を構成する
パッド、２ａ・２ｂは保護ダイオードを兼ねた５Ｖ耐量
トランジスタ、７ａ・７ｂは出力用３．３Ｖ耐量トラン
ジスタ、８ａ・８ｂは入力用３．３Ｖ耐量トランジス
タ、９は入力電圧を降圧する５Ｖ耐量トランジスタであ
る。
ものである。図１において、１は入出力端子を構成する
パッド、２ａ・２ｂは保護ダイオードを兼ねた５Ｖ耐量
トランジスタ、７ａ・７ｂは出力用３．３Ｖ耐量トラン
ジスタ、８ａ・８ｂは入力用３．３Ｖ耐量トランジス
タ、９は入力電圧を降圧する５Ｖ耐量トランジスタであ
る。
【００２７】図１に示す回路では、図示の通り、入力電
圧レベルの５．０Ｖ電圧系と、これよりも低い所定電圧
の３．３Ｖ電圧系が混在する。
圧レベルの５．０Ｖ電圧系と、これよりも低い所定電圧
の３．３Ｖ電圧系が混在する。
【００２８】次に、動作について説明する。入出力端子
を構成するパッド１から入力された５．０Ｖの入力電圧
は、しきい値電圧によりドレイン電圧が３．３Ｖになる
ようにゲート電圧を調整した５Ｖ耐量トランジスタ９に
伝達される。ソースに５．０Ｖの入力電圧を受けたトラ
ンジスタ９は、ゲート電圧として４Ｖが印加され、ドレ
イン電圧として３．３Ｖを出力し、入力用トランジスタ
８ａ・８ｂに印加する。このように、５．０Ｖの入力電
圧は、１段のトランジスタ９によりＡ点で３．３Ｖまで
降圧される。
を構成するパッド１から入力された５．０Ｖの入力電圧
は、しきい値電圧によりドレイン電圧が３．３Ｖになる
ようにゲート電圧を調整した５Ｖ耐量トランジスタ９に
伝達される。ソースに５．０Ｖの入力電圧を受けたトラ
ンジスタ９は、ゲート電圧として４Ｖが印加され、ドレ
イン電圧として３．３Ｖを出力し、入力用トランジスタ
８ａ・８ｂに印加する。このように、５．０Ｖの入力電
圧は、１段のトランジスタ９によりＡ点で３．３Ｖまで
降圧される。
【００２９】そして、出力用トランジスタ７ａ・７ｂの
動作による出力時にも、降圧用トランジスタ９はゲート
電圧の調整により出力側すなわち入出力端子１側に３．
３Ｖを出力する。
動作による出力時にも、降圧用トランジスタ９はゲート
電圧の調整により出力側すなわち入出力端子１側に３．
３Ｖを出力する。
【００３０】このように、この発明では、入力時のみな
らず、出力時においても、第２の電圧系の所定電圧３．
３Ｖを出力できるよう的確に動作するものである。
らず、出力時においても、第２の電圧系の所定電圧３．
３Ｖを出力できるよう的確に動作するものである。
【００３１】なお、トランジスタ９に印加するゲート電
圧は４Ｖに限らず、また目的とするドレイン電圧によっ
ても変化する。
圧は４Ｖに限らず、また目的とするドレイン電圧によっ
ても変化する。
【００３２】実施の形態２．図２は、この発明の実施の
一形態を示すものである。図２において、１は入出力端
子を構成するパッド、２ａ・２ｂは保護ダイオードを兼
ねた５Ｖ耐量トランジスタ、７ａ・７ｂは出力用３．３
Ｖ耐量トランジスタ、８ａ・８ｂは入力用３．３Ｖ耐量
トランジスタ、９は入力電圧を降圧する５Ｖ耐量トラン
ジスタ、１０・１１は抵抗である。
一形態を示すものである。図２において、１は入出力端
子を構成するパッド、２ａ・２ｂは保護ダイオードを兼
ねた５Ｖ耐量トランジスタ、７ａ・７ｂは出力用３．３
Ｖ耐量トランジスタ、８ａ・８ｂは入力用３．３Ｖ耐量
トランジスタ、９は入力電圧を降圧する５Ｖ耐量トラン
ジスタ、１０・１１は抵抗である。
【００３３】ソースに５．０Ｖの入力電圧を受けたトラ
ンジスタ９は、ゲート電圧として、保護ダイオードを兼
ねた５Ｖ耐量トランジスタ２ａのゲート電圧を印加する
５．０Ｖ電圧系から抵抗１０および抵抗１１によって分
圧された４Ｖが印加され、ドレイン電圧として３．３Ｖ
を出力し、入力用トランジスタ８ａ・８ｂに印加する。
このように、５．０Ｖの入力電圧は、１段のトランジス
タ９によりＡ点で３．３Ｖまで降圧される。
ンジスタ９は、ゲート電圧として、保護ダイオードを兼
ねた５Ｖ耐量トランジスタ２ａのゲート電圧を印加する
５．０Ｖ電圧系から抵抗１０および抵抗１１によって分
圧された４Ｖが印加され、ドレイン電圧として３．３Ｖ
を出力し、入力用トランジスタ８ａ・８ｂに印加する。
このように、５．０Ｖの入力電圧は、１段のトランジス
タ９によりＡ点で３．３Ｖまで降圧される。
【００３４】そして、出力用トランジスタ７ａ・７ｂの
動作による出力時にも、降圧用トランジスタ９はゲート
電圧の調整により出力側すなわち入出力端子１側に３．
３Ｖを出力する。
動作による出力時にも、降圧用トランジスタ９はゲート
電圧の調整により出力側すなわち入出力端子１側に３．
３Ｖを出力する。
【００３５】なお、トランジスタ９に印加するゲート電
圧は４Ｖに限らず、また目的とするドレイン電圧によっ
ても変化する。
圧は４Ｖに限らず、また目的とするドレイン電圧によっ
ても変化する。
【００３６】実施の形態３．図３は、この発明の更に他
の実施の一形態を示すものである。図３において、１は
入出力端子を構成するパッド、２ａ・２ｂは保護ダイオ
ードを兼ねた５Ｖ耐量トランジスタ、７ａ・７ｂは出力
用３．３Ｖ耐量トランジスタ、８ａ・８ｂは入力用３．
３Ｖ耐量トランジスタ、９は入力電圧を降圧する５Ｖ耐
量トランジスタ、１０は抵抗、１２はダイオードであ
る。
の実施の一形態を示すものである。図３において、１は
入出力端子を構成するパッド、２ａ・２ｂは保護ダイオ
ードを兼ねた５Ｖ耐量トランジスタ、７ａ・７ｂは出力
用３．３Ｖ耐量トランジスタ、８ａ・８ｂは入力用３．
３Ｖ耐量トランジスタ、９は入力電圧を降圧する５Ｖ耐
量トランジスタ、１０は抵抗、１２はダイオードであ
る。
【００３７】ソースに５．０Ｖの入力電圧を受けたトラ
ンジスタ９は、ゲート電圧として、保護ダイオードを兼
ねた５Ｖ耐量トランジスタ２ａのゲート電圧を印加する
５．０Ｖ電圧系から抵抗１０およびダイオード１２によ
って分圧された４Ｖが印加され、ドレイン電圧として
３．３Ｖを出力し、入力用トランジスタ８ａ・８ｂに印
加する。このように、５．０Ｖの入力電圧は、１段のト
ランジスタ９によりＡ点で３．３Ｖまで降圧される。
ンジスタ９は、ゲート電圧として、保護ダイオードを兼
ねた５Ｖ耐量トランジスタ２ａのゲート電圧を印加する
５．０Ｖ電圧系から抵抗１０およびダイオード１２によ
って分圧された４Ｖが印加され、ドレイン電圧として
３．３Ｖを出力し、入力用トランジスタ８ａ・８ｂに印
加する。このように、５．０Ｖの入力電圧は、１段のト
ランジスタ９によりＡ点で３．３Ｖまで降圧される。
【００３８】そして、出力用トランジスタ７ａ・７ｂの
動作による出力時にも、降圧用トランジスタ９はゲート
電圧の調整により出力側すなわち入出力端子１側に３．
３Ｖを出力する。
動作による出力時にも、降圧用トランジスタ９はゲート
電圧の調整により出力側すなわち入出力端子１側に３．
３Ｖを出力する。
【００３９】なお、トランジスタ９に印加するゲート電
圧は４Ｖに限らず、また目的とするドレイン電圧によっ
ても変化する。
圧は４Ｖに限らず、また目的とするドレイン電圧によっ
ても変化する。
【００４０】なお、この発明は、実施例１ないし実施例
３において入力電圧が５．０Ｖと３．３Ｖ以外および出
力電圧が３．３Ｖ以外のものにも適用できる。
３において入力電圧が５．０Ｖと３．３Ｖ以外および出
力電圧が３．３Ｖ以外のものにも適用できる。
【図１】 この発明の実施の一形態による複数電圧対応
入出力バッファ回路を示す図である。
入出力バッファ回路を示す図である。
【図２】 この発明の他の実施の形態を示す複数電圧対
応入出力バッファ回路を示す図である。
応入出力バッファ回路を示す図である。
【図３】 この発明の更に他の実施の形態を示す複数電
圧対応入出力バッファ回路を示す図である。
圧対応入出力バッファ回路を示す図である。
【図４】 従来の複数電圧対応入出力バッファ回路を示
す図である。
す図である。
１ パッド、２ａ・２ｂ 保護ダイオード代用５Ｖ耐量
トランジスタ、３ａ・３ｂ 出力用５Ｖ耐量トランジス
タ、４ａ・４ｂ 入力用５Ｖ耐量トランジスタ、５ レ
ベルシフタ、６ａ・６ｂ 降圧用５Ｖ耐量トランジス
タ、７ａ・７ｂ出力用３．３Ｖ耐量トランジスタ、８ａ
・８ｂ 入力用３．３Ｖ耐量トランジスタ、９ 降圧用
５Ｖ耐量トランジスタ、１０ 抵抗、１１ 抵抗、１２
ダイオード。
トランジスタ、３ａ・３ｂ 出力用５Ｖ耐量トランジス
タ、４ａ・４ｂ 入力用５Ｖ耐量トランジスタ、５ レ
ベルシフタ、６ａ・６ｂ 降圧用５Ｖ耐量トランジス
タ、７ａ・７ｂ出力用３．３Ｖ耐量トランジスタ、８ａ
・８ｂ 入力用３．３Ｖ耐量トランジスタ、９ 降圧用
５Ｖ耐量トランジスタ、１０ 抵抗、１１ 抵抗、１２
ダイオード。
Claims (9)
- 【請求項１】 入出力端子に対し互いに並列に接続され
た入力用トランジスタおよび出力用トランジスタを備
え、これら入力用トランジスタおよび出力用トランジス
タを含む入出力回路を作動させるための電圧系として、
入力電圧レベルの比較的高い電圧を有する第１の電圧系
とこの第１の電圧系よりも低い所定電圧を有する第２の
電圧系とを併存させるものにおいて、前記入出力端子と
入力用トランジスタおよび出力用トランジスタとの間に
入力電圧を前記第２の電圧系の所定電圧に降圧する降圧
効果を持たせた入力電圧に耐え得る降圧用トランジスタ
を設けて、前記入力用トランジスタおよび出力用トラン
ジスタを入力電圧より低い電圧耐量のトランジスタで構
成するとともに、前記降圧用トランジスタは、前記出力
用トランジスタの動作による出力時においても前記第２
の電圧系の所定電圧を出力することができるようにした
ことを特徴とするバッファ回路。 - 【請求項２】 降圧用トランジスタを、所定のゲート電
圧を印加するよう構成され降圧効果を持たせた入力電圧
に耐え得るトランジスタにより構成したことを特徴とす
る請求項１に記載のバッファ回路。 - 【請求項３】 降圧用トランジスタを、ドレイン電圧が
第２の電圧系の所定電圧に降圧されるようゲート電圧を
調整したトランジスタにより構成したことを特徴とする
請求項２に記載のバッファ回路。 - 【請求項４】 降圧用トランジスタは、第２の電圧系の
所定電圧を出力できるように前記所定電圧よりも高いゲ
ート電圧を印加するようにしたことを特徴とする請求項
１に記載のバッファ回路。 - 【請求項５】 降圧用トランジスタのゲート電圧を第１
の電圧系から降圧して印加する手段を設けたことを特徴
とする請求項１ないし請求項４のいずれかに記載のバッ
ファ回路。 - 【請求項６】 降圧用トランジスタのゲート電圧を第１
の電圧系から抵抗およびダイオードにより降圧して印加
する手段を設けたことを特徴とする請求項５に記載のバ
ッファ回路。 - 【請求項７】 降圧用トランジスタよりも入出力端子側
に保護ダイオードを接続したことを特徴とする請求項１
ないし請求項６のいずれかに記載のバッファ回路。 - 【請求項８】 保護ダイオードは、入力電圧に耐え得る
トランジスタにより構成したことを特徴とする請求項７
に記載のバッファ回路。 - 【請求項９】 降圧用トランジスタのゲート電圧を、保
護ダイオードを構成するトランジスタのゲートに印加さ
れる第１の電圧系の所定電圧を降圧して印加することを
特徴とする請求項８に記載のバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7203645A JPH0951263A (ja) | 1995-08-09 | 1995-08-09 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7203645A JPH0951263A (ja) | 1995-08-09 | 1995-08-09 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0951263A true JPH0951263A (ja) | 1997-02-18 |
Family
ID=16477481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7203645A Pending JPH0951263A (ja) | 1995-08-09 | 1995-08-09 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0951263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222273A (ja) * | 2005-02-10 | 2006-08-24 | Seiko Epson Corp | 半導体集積回路 |
-
1995
- 1995-08-09 JP JP7203645A patent/JPH0951263A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222273A (ja) * | 2005-02-10 | 2006-08-24 | Seiko Epson Corp | 半導体集積回路 |
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