JPH0955475A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0955475A JPH0955475A JP7204537A JP20453795A JPH0955475A JP H0955475 A JPH0955475 A JP H0955475A JP 7204537 A JP7204537 A JP 7204537A JP 20453795 A JP20453795 A JP 20453795A JP H0955475 A JPH0955475 A JP H0955475A
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】
【構成】半導体装置のアンチヒュ−ズ形成に関する。ゲ
ート電極１０４によって下層導電配線層１０６に段差を
つけ、その段差の部分に上層導電配線層１０９との接続
孔を設ける。その際、接続孔は下層導電配線層の段差の
部分に開孔させる。その場合接続孔は、多結晶シリコン
による段差、または素子を電気的に分離するために選択
酸化によって形成されるＬｏｃｏｓによる段差、または
Ｌｏｃｏｓ上に多結晶シリコンを形成することによって
できる段差上に開孔する。アンチヒューズはこうした接
続孔部にのみ形成する。 【効果】下層導電配線層の段差の部分にのみヒューズを
形成することにより、ヒューズに鋭角な部分ができ、そ
の鋭角な部分に電界が集中することによりブレイクしや
すくなる。こうしてアンチヒューズのブレイク電圧を低
く抑え、かつブレイク電圧のばらつき、すなわちプログ
ラム電圧のばらつきを抑えることができる。
ート電極１０４によって下層導電配線層１０６に段差を
つけ、その段差の部分に上層導電配線層１０９との接続
孔を設ける。その際、接続孔は下層導電配線層の段差の
部分に開孔させる。その場合接続孔は、多結晶シリコン
による段差、または素子を電気的に分離するために選択
酸化によって形成されるＬｏｃｏｓによる段差、または
Ｌｏｃｏｓ上に多結晶シリコンを形成することによって
できる段差上に開孔する。アンチヒューズはこうした接
続孔部にのみ形成する。 【効果】下層導電配線層の段差の部分にのみヒューズを
形成することにより、ヒューズに鋭角な部分ができ、そ
の鋭角な部分に電界が集中することによりブレイクしや
すくなる。こうしてアンチヒューズのブレイク電圧を低
く抑え、かつブレイク電圧のばらつき、すなわちプログ
ラム電圧のばらつきを抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のアンチヒュ
−ズ形成に関する。
−ズ形成に関する。
【０００２】
【従来の技術】小容量のＲＯＭとして利用されるアンチ
ヒューズを、半導体基板上に形成する際の従来構造を図
７に示す。
ヒューズを、半導体基板上に形成する際の従来構造を図
７に示す。
【０００３】半導体基板１０１上にゲート絶縁膜１０２
を介してゲート電極１０４を形成する。さらにゲート側
壁１０３を形成する。そして第一絶縁膜１０５を介し、
その上部に下層導電配線層１０６を形成する。さらに第
二絶縁膜１０７、上層導電配線層１０９を形成し、前記
下層導電配線と前記上層導電配線層を接続するための接
続孔部を有し、その前記接続孔部の前記下層導電配線層
と前記上層導電配線層との間にアモルファスシリコン１
０８を化学的気相成長法によって堆積させることでヒュ
−ズを形成している。そしてこれまではヒューズを形成
する場合、下地の前記下層導電配線層の形状に関しては
特に制限を設けていなかった。
を介してゲート電極１０４を形成する。さらにゲート側
壁１０３を形成する。そして第一絶縁膜１０５を介し、
その上部に下層導電配線層１０６を形成する。さらに第
二絶縁膜１０７、上層導電配線層１０９を形成し、前記
下層導電配線と前記上層導電配線層を接続するための接
続孔部を有し、その前記接続孔部の前記下層導電配線層
と前記上層導電配線層との間にアモルファスシリコン１
０８を化学的気相成長法によって堆積させることでヒュ
−ズを形成している。そしてこれまではヒューズを形成
する場合、下地の前記下層導電配線層の形状に関しては
特に制限を設けていなかった。
【０００４】
【発明が解決しようとする課題】従来の技術において
は、下記のような問題点を有していた。
は、下記のような問題点を有していた。
【０００５】先の従来の技術のところでも述べたように
これまではチップ内の場所、また下地の形状によらずに
アンチヒューズが形成されていた。その場合に起こる問
題として下地の前記下層導電配線層に段差がある場合に
前記接続孔の深さが段差の上部と下部で異なってしま
う。深さの異なる接続孔をエッチングする場合、深い接
続孔にあわせてエッチング時間が設定されるため浅い接
続孔では下層導電配線層の表面がエッチングによりわず
かではあるが削り取られてしまい、そのために浅い接続
孔に形成したヒューズと、深い接続孔に形成したヒュー
ズではヒュ−ズの形状が異なってしまう。また下地の前
記下層導電配線層に段差がつき、その段差の部分にヒュ
ーズが形成される場合もあり、その場合には当然の如く
下地が平らな部分に形成したヒューズと形状が異なって
しまう。ヒューズの形状が異なるとプログラム電圧の値
が異なってしまい、またそのばらつき方も異なってく
る。
これまではチップ内の場所、また下地の形状によらずに
アンチヒューズが形成されていた。その場合に起こる問
題として下地の前記下層導電配線層に段差がある場合に
前記接続孔の深さが段差の上部と下部で異なってしま
う。深さの異なる接続孔をエッチングする場合、深い接
続孔にあわせてエッチング時間が設定されるため浅い接
続孔では下層導電配線層の表面がエッチングによりわず
かではあるが削り取られてしまい、そのために浅い接続
孔に形成したヒューズと、深い接続孔に形成したヒュー
ズではヒュ−ズの形状が異なってしまう。また下地の前
記下層導電配線層に段差がつき、その段差の部分にヒュ
ーズが形成される場合もあり、その場合には当然の如く
下地が平らな部分に形成したヒューズと形状が異なって
しまう。ヒューズの形状が異なるとプログラム電圧の値
が異なってしまい、またそのばらつき方も異なってく
る。
【０００６】この場合次に述べることが問題として挙げ
られる。プログラム電圧が高いとデータの書き込み後の
抵抗が高くなってしまい、またマイグレーション耐性も
悪くなってしまう。またプログラム電圧がばらつくとデ
ータ書き込み後の抵抗もばらついてしまう。そこで本発
明はこのような問題を解決するもので、その目的とする
ところはアンチヒューズでブレイクしやすい部分、すな
わちプログラミングしやすい部分を作ることでプログラ
ム電圧を低く抑え、またプログラム電圧のばらつきを抑
えることができる半導体装置を提供するところにある。
られる。プログラム電圧が高いとデータの書き込み後の
抵抗が高くなってしまい、またマイグレーション耐性も
悪くなってしまう。またプログラム電圧がばらつくとデ
ータ書き込み後の抵抗もばらついてしまう。そこで本発
明はこのような問題を解決するもので、その目的とする
ところはアンチヒューズでブレイクしやすい部分、すな
わちプログラミングしやすい部分を作ることでプログラ
ム電圧を低く抑え、またプログラム電圧のばらつきを抑
えることができる半導体装置を提供するところにある。
【０００７】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板上の第一絶縁膜上に形成された下層導電
配線層、前記下層導電配線層上に形成された第二絶縁
膜、前記第二絶縁膜上に形成された上層導電配線層及
び、前記上層、下層導電配線層を接続するための接続孔
を有し、前記接続孔に前記上層導電配線層と前記下層導
電配線層に挟まれるようにアモルファスシリコンを堆積
し、アンチヒュ−ズを形成する半導体装置において、前
記下層導電配線層の段差の部分のみにアンチヒュ−ズを
形成することを特徴とする。
は、半導体基板上の第一絶縁膜上に形成された下層導電
配線層、前記下層導電配線層上に形成された第二絶縁
膜、前記第二絶縁膜上に形成された上層導電配線層及
び、前記上層、下層導電配線層を接続するための接続孔
を有し、前記接続孔に前記上層導電配線層と前記下層導
電配線層に挟まれるようにアモルファスシリコンを堆積
し、アンチヒュ−ズを形成する半導体装置において、前
記下層導電配線層の段差の部分のみにアンチヒュ−ズを
形成することを特徴とする。
【０００８】また半導体基板上の第一絶縁膜上に形成さ
れた下層導電配線層、前記下層導電配線層上に形成され
た第二絶縁膜、前記第二絶縁膜上に形成された上層導電
配線層及び、前記上層、下層導電配線層を接続するため
の接続孔を有し、前記接続孔に前記上層導電配線層と前
記下層導電配線層に挟まれるようにアモルファスシリコ
ンを堆積し、アンチヒュ−ズを形成する半導体装置にお
いて、ヒューズを形成したい場所に段差を設けるために
前記第一絶縁膜と下層導電配線層との間に多結晶シリコ
ンを部分的に堆積させ、その上に絶縁膜を形成し、下層
導電配線層に段差を付けることを特徴とする。
れた下層導電配線層、前記下層導電配線層上に形成され
た第二絶縁膜、前記第二絶縁膜上に形成された上層導電
配線層及び、前記上層、下層導電配線層を接続するため
の接続孔を有し、前記接続孔に前記上層導電配線層と前
記下層導電配線層に挟まれるようにアモルファスシリコ
ンを堆積し、アンチヒュ−ズを形成する半導体装置にお
いて、ヒューズを形成したい場所に段差を設けるために
前記第一絶縁膜と下層導電配線層との間に多結晶シリコ
ンを部分的に堆積させ、その上に絶縁膜を形成し、下層
導電配線層に段差を付けることを特徴とする。
【０００９】
【実施例】本発明における第一の実施例の断面図を図１
に示す。１０１は半導体基板、１０２はゲート絶縁膜、
１０３はゲート側壁、１０４はゲート電極、１０５は第
一絶縁膜、１０６は下層導電配線層、１０７は第二絶縁
膜、１０８はアモルファスシリコン、１０９は上層導電
配線層を示している。
に示す。１０１は半導体基板、１０２はゲート絶縁膜、
１０３はゲート側壁、１０４はゲート電極、１０５は第
一絶縁膜、１０６は下層導電配線層、１０７は第二絶縁
膜、１０８はアモルファスシリコン、１０９は上層導電
配線層を示している。
【００１０】半導体基板１０１上にゲート絶縁膜１０２
を形成し、前記ゲート絶縁膜を介してゲート電極１０４
を形成する。さらにゲートの側壁に酸化膜１０３を形成
する。そして第一絶縁膜１０５を介し、その上部に前記
下層導電配線層１０６を形成する。さらに第二絶縁膜１
０７、上層導電配線層１０９を形成し、前記下層導電配
線と前記上層導電配線層を接続するための接続孔部を有
し、その前記接続孔部に前記下層導電配線層と前記上層
導電配線層との間にアモルファスシリコン１０８を化学
的気相成長法によってデポすることでヒュ−ズを形成し
ている。
を形成し、前記ゲート絶縁膜を介してゲート電極１０４
を形成する。さらにゲートの側壁に酸化膜１０３を形成
する。そして第一絶縁膜１０５を介し、その上部に前記
下層導電配線層１０６を形成する。さらに第二絶縁膜１
０７、上層導電配線層１０９を形成し、前記下層導電配
線と前記上層導電配線層を接続するための接続孔部を有
し、その前記接続孔部に前記下層導電配線層と前記上層
導電配線層との間にアモルファスシリコン１０８を化学
的気相成長法によってデポすることでヒュ−ズを形成し
ている。
【００１１】次に本発明による第一の実施例の製造方法
を図２〜図５に基づき説明する。
を図２〜図５に基づき説明する。
【００１２】まず半導体基板１０１上にゲート酸化膜１
０２をシリコン酸化膜により１５０〜２００Å形成し、
その上に多結晶シリコンを化学的気相成長法、モリブデ
ンシリサイドをスパッタ法によってそれぞれ２０００Å
程度堆積させ、フォトリソグラフィ及びエッチングによ
ってゲート電極１０４を形成する。その後全面にシリコ
ン酸化膜を２０００〜４０００Å程度堆積し、ＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｃｈｉｎｇ）によって
エッチングすることによりゲート電極の側壁１０３を形
成する必要もある。この状態を示す図が図２である。
０２をシリコン酸化膜により１５０〜２００Å形成し、
その上に多結晶シリコンを化学的気相成長法、モリブデ
ンシリサイドをスパッタ法によってそれぞれ２０００Å
程度堆積させ、フォトリソグラフィ及びエッチングによ
ってゲート電極１０４を形成する。その後全面にシリコ
ン酸化膜を２０００〜４０００Å程度堆積し、ＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｃｈｉｎｇ）によって
エッチングすることによりゲート電極の側壁１０３を形
成する必要もある。この状態を示す図が図２である。
【００１３】その後シリコン酸化膜、ＢＰＳＧ膜からな
る第一絶縁膜を１００００Å程度形成し、下層導電配線
層をスパッタ、フォト、エッチングによって形成する。
この状態を示す図が図３である。
る第一絶縁膜を１００００Å程度形成し、下層導電配線
層をスパッタ、フォト、エッチングによって形成する。
この状態を示す図が図３である。
【００１４】さらにＮＳＧ膜からなる第二絶縁膜を形成
する。第二絶縁膜を形成する際にはまず４０００〜６０
００Å堆積させ、それから例えば有機ＳＯＧを塗布し、
エッチバックするなどすることにより表面を平坦化して
からさらにＮＳＧ膜を５０００〜６０００Å堆積させる
とよい。その後ヒューズを形成するための接続孔を等方
性のウエットエッチ、異方性のドライエッチによって形
成する。その際前記接続孔は前記下層導電配線層の段差
の部分に開孔させる。その場合前記接続孔は前記多結晶
シリコンによる段差、または素子を電気的に分離するた
めに選択酸化によって形成されるLocos（Local oxidati
on of silicon）による段差、または前記Locos上に前記
多結晶シリコンを形成することによってできる段差上に
開孔する。この状態を示す図が図４である。
する。第二絶縁膜を形成する際にはまず４０００〜６０
００Å堆積させ、それから例えば有機ＳＯＧを塗布し、
エッチバックするなどすることにより表面を平坦化して
からさらにＮＳＧ膜を５０００〜６０００Å堆積させる
とよい。その後ヒューズを形成するための接続孔を等方
性のウエットエッチ、異方性のドライエッチによって形
成する。その際前記接続孔は前記下層導電配線層の段差
の部分に開孔させる。その場合前記接続孔は前記多結晶
シリコンによる段差、または素子を電気的に分離するた
めに選択酸化によって形成されるLocos（Local oxidati
on of silicon）による段差、または前記Locos上に前記
多結晶シリコンを形成することによってできる段差上に
開孔する。この状態を示す図が図４である。
【００１５】そして全面にアモルファスシリコンを堆積
し、前記接続孔の下部にのみアモルファスシリコンが残
るようにフォトリソグラフィ及びエッチングを行う。そ
の後下層導電配線層の形成と同様の方法で上層導電配線
層を形成する。この状態を示す図が図５である。
し、前記接続孔の下部にのみアモルファスシリコンが残
るようにフォトリソグラフィ及びエッチングを行う。そ
の後下層導電配線層の形成と同様の方法で上層導電配線
層を形成する。この状態を示す図が図５である。
【００１６】以上が本発明における第一の実施例の製造
方法である。
方法である。
【００１７】次に本発明の第２の実施例における半導体
装置の断面図を図６に示す。本発明の第２の実施例にお
ける製造方法を説明する。
装置の断面図を図６に示す。本発明の第２の実施例にお
ける製造方法を説明する。
【００１８】第一絶縁膜の形成までは第一の実施例と同
様である。第一絶縁膜上に全面に多結晶シリコンを化学
的気相成長法により形成し、フォトおよびエッチングに
より部分的に多結晶シリコンを残し、段差を付ける。さ
らにその上に絶縁膜を形成する。それから下層導電配線
層を形成し、その後の工程については第１の実施例と同
様である。
様である。第一絶縁膜上に全面に多結晶シリコンを化学
的気相成長法により形成し、フォトおよびエッチングに
より部分的に多結晶シリコンを残し、段差を付ける。さ
らにその上に絶縁膜を形成する。それから下層導電配線
層を形成し、その後の工程については第１の実施例と同
様である。
【００１９】この場合、多結晶シリコンのエッジと接続
孔のエッジとの横方向の間隔は多結晶シリコンのエッジ
を中心とすると左右それぞれ０．５μｍ程度ずれてもよ
い。図８に下地が平らなところにヒューズを形成した場
合、図９に下地が段差になっているところにヒューズを
形成した場合の半導体装置の断面図を示す。また図１０
にこの両者の場合のプログラム電圧値を示す。図１０に
示すように、下地が段差になっている場合のプログラム
電圧は７〜８Ｖに対し、下地が平らな場合のプログラム
電圧は７．５〜９．５となり下地が段差になっていると
ころにヒューズを形成した方がプログラム電圧が低く、
ばらつきも抑えられている。
孔のエッジとの横方向の間隔は多結晶シリコンのエッジ
を中心とすると左右それぞれ０．５μｍ程度ずれてもよ
い。図８に下地が平らなところにヒューズを形成した場
合、図９に下地が段差になっているところにヒューズを
形成した場合の半導体装置の断面図を示す。また図１０
にこの両者の場合のプログラム電圧値を示す。図１０に
示すように、下地が段差になっている場合のプログラム
電圧は７〜８Ｖに対し、下地が平らな場合のプログラム
電圧は７．５〜９．５となり下地が段差になっていると
ころにヒューズを形成した方がプログラム電圧が低く、
ばらつきも抑えられている。
【００２０】段差部にヒューズを形成しなければなら
ず、ヒューズの形成場所を制限してしまうことになる
が、従来の製品においてはデザインルール上、下地が平
らな場所にヒューズが形成されることは少ないため、下
地が段差になっているところにのみヒューズを形成する
ことはそれほど問題にならないのではないかと思われ
る。
ず、ヒューズの形成場所を制限してしまうことになる
が、従来の製品においてはデザインルール上、下地が平
らな場所にヒューズが形成されることは少ないため、下
地が段差になっているところにのみヒューズを形成する
ことはそれほど問題にならないのではないかと思われ
る。
【００２１】前記実施例のように下層導電配線層の段差
の部分にのみヒューズを形成することによりヒューズに
鋭角な部分ができ、その鋭角な部分に電界が集中するこ
とによりブレイクしやすくなる。このようにブレイクし
やすい部分を形成することによりプログラム電圧のばら
つきを抑えることができる。また段差は、ヒューズ１個
につき必ず選択トランジスタが１個設けられるので、そ
のトラジスタのゲート電極による段差を利用することが
でき、わざわざ段差を形成することもない。
の部分にのみヒューズを形成することによりヒューズに
鋭角な部分ができ、その鋭角な部分に電界が集中するこ
とによりブレイクしやすくなる。このようにブレイクし
やすい部分を形成することによりプログラム電圧のばら
つきを抑えることができる。また段差は、ヒューズ１個
につき必ず選択トランジスタが１個設けられるので、そ
のトラジスタのゲート電極による段差を利用することが
でき、わざわざ段差を形成することもない。
【００２２】
【発明の効果】以上に述べた本発明によると、半導体基
板上にアンチヒューズを形成する半導体装置においてア
ンチヒューズのプログラム電圧を低く抑え、またプログ
ラム電圧のばらつきを抑えることができる。
板上にアンチヒューズを形成する半導体装置においてア
ンチヒューズのプログラム電圧を低く抑え、またプログ
ラム電圧のばらつきを抑えることができる。
【図１】本発明の半導体装置の第１の実施例を示す断面
図。
図。
【図２】本発明の半導体装置の製造方法の第１の実施例
を工程順に説明するための断面図。
を工程順に説明するための断面図。
【図３】本発明の半導体装置の製造方法の第１の実施例
を工程順に説明するための断面図。
を工程順に説明するための断面図。
【図４】本発明の半導体装置の製造方法の第１の実施例
を工程順に説明するための断面図。
を工程順に説明するための断面図。
【図５】本発明の半導体装置の製造方法の第１の実施例
を工程順に説明するための断面図。
を工程順に説明するための断面図。
【図６】本発明の半導体装置の第２の実施例を示す断面
図。
図。
【図７】本発明の従来構造を示す断面図。
【図８】本発明に関する半導体装置の断面図。
【図９】本発明に関する半導体装置の断面図。
【図１０】ヒューズの形状によるプログラム電圧の違い
を示すグラフ。
を示すグラフ。
【符号の説明】 １０１ 半導体基板 １０２ ゲート酸化膜 １０３ ゲート側壁 １０４ ゲート電極 １０５ 第一絶縁膜 １０６、２０３ 下層導電配線層 １０７、２０４ 第二絶縁膜 １０８、２０５ アモルファスシリコン １０９、２０６ 上層導電配線層 ２０１ 多結晶シリコン ２０２ 層間絶縁膜
Claims (3)
- 【請求項１】半導体基板上の第一絶縁膜上に形成された
下層導電配線層、前記下層導電配線層上に形成された第
二絶縁膜、前記第二絶縁膜上に形成された上層導電配線
層及び、前記上層、下層導電配線層を接続するための接
続孔を有し、前記接続孔に前記上層導電配線層と前記下
層導電配線層に挟まれるようにアモルファスシリコンを
堆積し、アンチヒュ−ズを形成する半導体装置におい
て、前記下層導電配線層の段差の部分にアンチヒュ−ズ
を設けたことを特徴とする半導体装置。 - 【請求項２】前記アンチヒューズを選択する選択トラン
ジスタを有し、前記下層導電配線層の一部が前記選択ト
ランジスタのゲート上に配置され前記段差を形成してな
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】半導体基板上に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜上に第１の導電配線層を形成す
る工程と、前記第１の導電配線層上に第２の絶縁膜を形
成する工程と、前記第２の絶縁膜上に第２の導電配線層
を形成する工程と、前記第１の導電配線層の段差部に前
記第１の導電配線層と前記第２の導電配線層とを接続す
るための接続孔を設ける工程と、前記接続孔にアンチヒ
ューズを設ける工程とを有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204537A JPH0955475A (ja) | 1995-08-10 | 1995-08-10 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204537A JPH0955475A (ja) | 1995-08-10 | 1995-08-10 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955475A true JPH0955475A (ja) | 1997-02-25 |
Family
ID=16492182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7204537A Pending JPH0955475A (ja) | 1995-08-10 | 1995-08-10 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955475A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299755B1 (ko) * | 1998-06-10 | 2001-10-19 | 박종섭 | 반도체 소자의 리페어용 퓨즈 및 그 형성방법 |
| KR100302877B1 (ko) * | 1999-09-15 | 2001-11-07 | 황인길 | 필드 프로그램에블 게이트 어레이 제조 방법 |
| US6794726B2 (en) | 2002-04-17 | 2004-09-21 | International Business Machines Corporation | MOS antifuse with low post-program resistance |
-
1995
- 1995-08-10 JP JP7204537A patent/JPH0955475A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299755B1 (ko) * | 1998-06-10 | 2001-10-19 | 박종섭 | 반도체 소자의 리페어용 퓨즈 및 그 형성방법 |
| KR100302877B1 (ko) * | 1999-09-15 | 2001-11-07 | 황인길 | 필드 프로그램에블 게이트 어레이 제조 방법 |
| US6794726B2 (en) | 2002-04-17 | 2004-09-21 | International Business Machines Corporation | MOS antifuse with low post-program resistance |
| US7064410B2 (en) | 2002-04-17 | 2006-06-20 | International Business Machines Corporation | MOS antifuse with low post-program resistance |
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