JP2000252422A

JP2000252422A - 半導体装置及びその製造方法

Info

Publication number: JP2000252422A
Application number: JP11048931A
Authority: JP
Inventors: Toshihiko Oyamada; 利彦小山田; Hideaki Harakawa; 秀明原川
Original assignee: Toshiba Corp; Iwate Toshiba Electronics Co Ltd
Current assignee: Toshiba Corp; Japan Semiconductor Corp
Priority date: 1999-02-25
Filing date: 1999-02-25
Publication date: 2000-09-14

Abstract

(57)【要約】【課題】小さな占有面積でキャパシタ容量の大きい半
導体装置及びその製造方法を提供する。【解決手段】絶縁物２上に形成された第１の電極４
と、第１の電極４の側面１３に形成された誘電体膜５
と、素子分離領域２上に形成された第２の電極６であっ
て、側面の１部が誘電体膜５を介して第１の電極４の側
面１３と対向している第２の電極６とを少なくとも有す
る半導体装置である。第１及び第２の電極４、６は互い
の側面を誘電体膜５を介して対向させることによりキャ
パシタを形成することができる。したがって、櫛の幅を
狭めて櫛の数を増やすことで、素子の占有面積を増やさ
ずにキャパシタ容量を増やすことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特にキャパシタ及びそ
の製造方法に係わるものである。

【０００２】

【従来の技術】従来のキャパシタの構成例を図９及び図
１０に示す。図９は平面図であり、図１０は図９のＡ−
Ａ線における断面図である。図９に示すように、素子分
離領域５２の上に第１の平板導体５４が形成されてい
る。第１の平板導体５４の上には図示はしないが薄い誘
電体膜が形成され、さらにその上に第２の平板導体５６
が形成されている。第１の平板導体５４と第２の平板導
体５６は薄い誘電体膜を介して対向して配置され、キャ
パシタの電極として作用する。第１及び第２の平板導体
５４、５６にはそれぞれ配線が接続されている。

【０００３】図１０に示すように、シリコン基板５１の
表面に酸化シリコン（ＳｉＯ₂）からなる素子分離領域
５２が形成され、素子分離領域５２の周縁に熱酸化膜
（ＳｉＯ₂膜）５３が形成されている。素子分離領域５
２の上に多結晶シリコンからなる第１の平板導体５４が
形成され、第１の平板導体５４の上面及び側面には薄い
誘電体膜５５が形成されている。第１の平板導体５４の
上に誘電体膜５５を介して第２の平板導体５６が形成さ
れている。平板導体５４、５６の上には層間絶縁膜５７
が形成され、さらにその上にチタン膜５８及びアルミニ
ウム膜６０からなる配線が形成されている。平板導体５
４、５６上の層間絶縁膜５７中にチタン膜５８とタング
ステンプラグ５９が埋め込まれたコンタクトホールがそ
れぞれ形成されてる。

【０００４】従来の薄膜キャパシタは図１１乃至図１３
に示すようにして製造される。

【０００５】（１）まず、図１１（ａ）に示すように、
シリコン基板５１を選択的にエッチング除去し、開孔６
２を形成する。

【０００６】（２）次に、図１１（ｂ）に示すように、
ＳｉＯ₂を開孔６２に埋め込み、素子分離領域５２を形
成する。そして素子分離領域５２周縁のシリコン基板５
１を熱酸化して、熱酸化膜５３を形成する。

【０００７】（３）次に、図１２（ｃ）に示すように、
ＣＶＤ法（化学的気層成長法）で第１の多結晶シリコン
膜５４を堆積し、砒素（Ａｓ）イオンをイオン注入し熱
処理によって活性化する。

【０００８】（４）次に、図１２（ｄ）に示すように、
フォトレジスト法で第１の多結晶シリコン膜５４上に第
１の平板導体５４のレジストパターンを形成し、ＲＩＥ
（反応性イオンエッチング）で第１の多結晶シリコン膜
５４を選択的にエッチングして第１の平板導体５４を形
成する。そして、熱酸化法で第１の平板導体５４の上面
及び側面に誘電体膜５５を形成する。

【０００９】（５）次に、ＣＶＤ法で第２の多結晶シリ
コン膜５６を堆積し、Ａｓイオンをイオン注入し熱処理
によって活性化する。第２の平板導体５６のレジストパ
ターンを形成し、図１３（ｅ）に示すように、第２の多
結晶シリコン膜５６を選択的にエッチングして第２の平
板導体５６を形成する。

【００１０】（６）次に、図１３（ｆ）に示すように、
ＣＶＤ法で層間絶縁膜５７を堆積する。そして、コンタ
クトホール６１のレジストパターンを形成し、層間絶縁
膜５７及び誘電体膜５５を選択的にエッチング除去して
コンタクトホール６１を形成する。

【００１１】（７）最後に、スパッタ法でチタン膜（Ｔ
ｉ膜）５８を堆積し、さらにタングステン（Ｗ）をコン
タクトホール内に埋め込み、タングステンプラグ５９を
形成する。そして、アルミニウム（Ａｌ）膜６０を堆積
し、Ｔｉ膜５８及びＡｌ膜６０を選択的に除去して配線
を形成する。

【００１２】

【発明が解決しようとする課題】従来のキャパシタにお
いて、キャパシタ容量を増加させるには誘電体膜を薄く
するか、誘電体膜を誘電率の高い材質に変更することが
望ましい。しかし、誘電体膜を薄くすることは誘電体膜
破壊の惧れが伴い、素子の信頼性を低下させる原因とな
る。また、誘電率の高い材質への変更は現状として材料
技術の進歩を期待するしかない。さらに、平板導体の占
有面積を広げてキャパシタ容量を増やすことは、半導体
集積回路の高集積化の妨げとなる。

【００１３】本発明はこのような問題点を解決するため
に成されたものであり、その目的は、小さな占有面積で
キャパシタ容量の大きい半導体装置及びその製造方法を
提供することである。

【００１４】

【課題を解決するための手段】このような問題点を解決
するため、本発明の第１の特徴は、少なくとも１以上の
折り曲がり部を有する平面パターン形状の第１の電極
と、第１の電極の側面に配置された誘電体膜と、誘電体
膜により第１の電極から絶縁された第２の電極であっ
て、第１の電極の側面と対向している第２の電極とを有
するキャパシタ部を少なくとも有する半導体装置である
ことである。

【００１５】本発明の第１の特徴において、「少なくと
も１以上の折り曲がり部を有する平面パターン形状」と
はＬ字型、コの字型等、あるいはこれらの組み合わせか
らなるパターン形状を意味する。第１及び第２の電極は
絶縁物もしくは高抵抗半導体の上に形成すればよい。絶
縁物および高抵抗半導体は素子分離領域として半導体基
板上に形成することが好ましい。高抵抗半導体としては
真性半導体や半絶縁性半導体等が好適である。誘電体膜
は第１の電極の上面にさらに形成してもよく、さらに下
面まで形成してもよい。

【００１６】また、少なくとも１以上の折り曲がり部を
有する平面パターン形状を櫛形状にしていわゆる、イン
ターディジタル（交叉指）形状としてもよい。あるいは
渦巻き状の形状として、第１及び第２の電極を互いに組
み合わされていることが望ましい。さらに、第１及び第
２の電極の上に形成された層間絶縁膜、層間絶縁膜の上
に形成された配線、及び第１及び第２の電極と配線を導
通させるための導電性物質が埋め込まれたコンタクトホ
ールを具備することで、キャパシタの充電・放電を行え
るようにすることが望ましい。

【００１７】本発明の第１の特徴によれば、第１及び第
２の側面を誘電体膜を介して対向させることにより第１
及び第２の電極はキャパシタを形成することができる。
したがって、櫛の幅を狭めて櫛の数を増やすことで、素
子の占有面積を増やさずにキャパシタ容量を増やすこと
ができる。

【００１８】本発明の第２の特徴は、以下の各工程を少
なくとも含むことを特徴とする半導体装置の製造方法。

【００１９】（イ）少なくとも１以上の折り曲がり部を
有する平面パターン形状で第１の電極を選択的に形成す
る工程、（ロ）前記第１の電極の側面及び上面に誘電体
膜を形成する工程、（ハ）全面上に第２の導電体膜を堆
積する工程、（ニ）前記誘電体膜が露出するまで前記第
２の導電体膜を除去して表面を平坦化することにより第
２の電極を形成する工程。

【００２０】本発明の第２の特徴において、「少なくと
も１以上の折り曲がり部を有する平面パターン形状」と
はＬ字型、コの字型等、あるいはこれらの組み合わせか
らなるパターン形状を意味する。第１及び第２の電極は
絶縁物もしくは高抵抗半導体の上に形成すればよい。絶
縁物および高抵抗半導体は素子分離領域として半導体基
板の表面に形成することが好ましい。高抵抗半導体とし
ては真性半導体や半絶縁性半導体等が好適である。誘電
体膜はさらに第１の電極の下面に形成してもよい。

【００２１】また、少なくとも１以上の折り曲がり部を
有する平面パターン形状を櫛形状にしていわゆる、イン
ターディジタル（交叉指）形状としてもよい。あるいは
渦巻き状の形状として、第１及び第２の電極を互いに組
み合わされていることが望ましい。さらに、第１及び第
２の電極の上に形成された層間絶縁膜、層間絶縁膜の上
に形成された配線、及び第１及び第２の電極と配線を導
通させるための導電性物質が埋め込まれたコンタクトホ
ールを具備することで、キャパシタの充電・放電を行え
るようにすることが望ましい。

【００２２】さらに、第１の電極を形成する工程は、第
１の導電体膜としての第１の多結晶シリコン膜を形成す
る工程と、第１の多結晶シリコン膜を選択的に除去して
第１の電極を形成する工程とからなるようにすればよ
い。また、素子分離領域を半導体基板の表面に形成する
には、半導体基板を選択的に除去して開孔を形成し、絶
縁物あるいは高抵抗半導体を埋め込むことが望ましい。
さらに、第１の電極の側面と上面に誘電体膜を形成する
工程は、熱酸化法を用いて、第１の電極の露出面、つま
り側面と上面を熱酸化することで、誘電体膜として酸化
シリコン膜を形成すればよい。

【００２３】本発明の第２の特徴によれば、第１及び第
２の電極の側面を誘電体膜を介して対向させることによ
り第１及び第２の電極はキャパシタを形成することがで
きる。したがって、櫛の幅を狭めて櫛の数を増やすこと
で、素子の占有面積を増やさずにキャパシタ容量を増や
すことができる。

【００２４】

【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において従来技術と同
一又は類似名部分には類似な符号を付している。ただ
し、図面は模式的なものであり、厚みと平面寸法との関
係、各層の厚みの比率等は現実のものとは異なることに
留意すべきである。したがって、具体的な厚みや寸法は
以下の説明を参酌して判断すべきものである。また図面
相互間においても互いの寸法の関係や比率が異なる部分
が含まれていることはもちろんである。

【００２５】図１は本発明の実施の形態に係わる半導体
装置の構成を示す斜視図である。図１に示すように半導
体装置は、絶縁物からなる素子分離領域２の上に形成さ
れた櫛形状の第１の電極４と、第１の電極４の側面１３
及び上面１４に形成された誘電体膜５と、素子分離領域
２上に形成され第１の電極４から誘電体膜５により絶縁
された第２の電極６であって、側面の１部が誘電体膜５
を介して第１の電極４の側面１３と対向している櫛形状
の第２の電極６とを少なくとも有する。

【００２６】この構成において、第１の電極４の側面１
３と第２の電極６の側面が誘電体膜５を介して対向して
キャパシタを形成している。第１及び第２の電極４、６
は不純物の添加された多結晶シリコンで形成されてい
る。また、素子分離領域２に用いる絶縁物としては酸化
シリコンが好適である。

【００２７】図２は図１の櫛形状の第１及び第２の電極
４、６の上に積層した構造を示す図で、図１のＡ−Ａ面
に沿った断面構成に一部が対応する。図２に示すよう
に、第１及び第２の電極４、６の上には層間絶縁膜７が
形成されている。層間絶縁膜７の上にはチタン（Ｔｉ）
膜８及びアルミニウム（Ａｌ）膜１０からなる配線が形
成されている。また、第１及び第２の電極４、６と配線
８、１０を接続するためにコンタクトホール内にチタン
膜８が下地として形成され、このチタン膜の上にタング
ステン（Ｗ）等のコンタクトプラグ９がコンタクトホー
ル内を埋め込むように形成されている。配線８、１０及
びコンタクトホール９、１０により櫛形キャパシタの充
電・放電を行うことができる。

【００２８】本発明の実施の形態に係わる半導体装置は
図３乃至図７に示すように、以下の工程を経て製造され
る。図３乃至図７は図２に対応する主な断面工程図であ
る。

【００２９】（イ）まず、スピンナーを用いて半導体基
板１上にポジレジストを塗布し、フォトリソグラフィ法
を用いて素子分離領域２にパタンスペース部を有するレ
ジストパターンを形成する。そして、図３（ａ）に示す
ように、レジストパターンをマスクとしてＲＩＥ等の異
方性エッチングを行い、半導体基板１に深さ４００ｎｍ
程度の開孔１２を形成し、その後レジストを除去する。

【００３０】（ロ）次に、ＬＰＣＶＤ法（低圧ＣＶＤ
法）を用いて酸化シリコン膜（ＳｉＯ₂膜）を半導体基
板１表面から６００ｎｍ程度堆積させる。そして、Ｓｉ
Ｏ₂膜を半導体基板１の開孔１２に埋め込むために、Ｃ
ＭＰ（Chemical Mechanical Polishing：化学的機械的
研磨）を行い、シリコン基板１の表面より上に堆積した
ＳｉＯ₂膜を削り取り、図３（ｂ）に示すように、素子
分離領域２を形成する。さらに、熱酸化法を用いて素子
分離領域２周縁のシリコン基板１を熱酸化して、膜厚１
０ｎｍの熱酸化膜３を形成する。

【００３１】（ハ）次に、図４（ｃ）に示すように、Ｌ
ＰＣＶＤ法を用いて第１の導電体膜１５として第１の多
結晶シリコン膜を膜厚２００ｎｍまで堆積する。そし
て、イオン注入法を用いて砒素（Ａｓ）イオンなどのｎ
型不純物イオンを６５ｋｅＶの加速エネルギーで５×１
０¹⁵ｃｍ^-2程度注入し、その後１０００℃の熱処理によ
って不純物（Ａｓ）を活性化する。

【００３２】（ニ）次に、スピンナーでフォトレジスト
を第１の導電体膜１５上に塗布し、フォトリソグラフィ
法を用いて第１の電極４のレジストパターンを形成す
る。そして、図４（ｄ）に示すように、レジストパター
ンをマスクとして異方性エッチングを行い、第１の導電
体膜１５を選択的に除去して第１の電極４を形成し、そ
の後レジストを除去する。

【００３３】（ホ）次に、図５（ｅ）に示すように、熱
酸化法を用いて第１の電極４となる第１の多結晶シリコ
ン膜１５の側面１３及び上面１４を熱酸化して膜厚１０
ｎｍのＳｉＯ₂膜からなる誘電体膜５を形成する。

【００３４】（へ）次に、図５（ｆ）に示すように、Ｌ
ＰＣＶＤ法を用いて第２の導電体膜１６として第２の多
結晶シリコン膜を膜厚２００ｎｍまで堆積する。そし
て、この第２の多結晶シリコン膜１６にイオン注入法を
用いてＡｓイオン等のｎ型不純物イオンを６５ｋｅＶの
加速エネルギーで５×１０¹⁵ｃｍ^-2程度注入し、その後
１０００℃の熱処理によって不純物（Ａｓ）を活性化す
る。

【００３５】（ト）次に、ＣＭＰを行い、図６（ｇ）に
示すように第１の電極４の上面１４に形成された誘電体
膜５が表出するまで、第２の導電体膜１６を削り取る。

【００３６】（チ）次に、スピンナーでレジストを塗布
し、フォトリソグラフィ法を用いて第１及び第２の電極
４、６のレジストパターンを形成する。そして、図６
（ｈ）に示すように、レジストパターンをマスクとして
ＲＩＥを行い、第２の導電体膜１６を選択的に除去して
第２の電極６を形成し、その後レジストを除去する。

【００３７】（リ）次に、ＣＶＤ法で第１及び第２の電
極４、６上に層間絶縁膜７を膜厚６００ｎｍまで堆積す
る。そして、フォトリソグラフィ法を用いてコンタクト
ホール１１のレジストパターンを層間絶縁膜７上に形成
し、レジストパターンをマスクとしてＲＩＥを行い、層
間絶縁膜７及び誘電体膜５を選択的に除去して、図７
（ｉ）に示すように、コンタクトホール１１を形成す
る。次に、ＤＣマグネトロンスパッタ法でチタン膜（Ｔ
ｉ膜）８を膜厚６０ｎｍまで成膜する。さらに、６００
℃の熱処理を行い、Ｔｉ膜８と第１及び第２の電極４、
６の接触面において熱反応させて、図示はしないが合金
層（ＴｉＳｉ層）を形成する。

【００３８】（ヌ）最後に、ＣＶＤ法でタングステン
（Ｗ）を４００ｎｍまで堆積する。そして、コンタクト
ホール１１内にタングステンを埋め込むため、ＣＭＰを
行い、層間絶縁膜７上のＴｉ膜８が表出するまでＷ膜を
削り取りコンタクトプラグ９を形成する。次に、アルミ
ニウム膜（Ａｌ膜）１０を堆積し、Ｔｉ膜５８及びＡｌ
膜６０を選択的に除去して配線を形成する。以上の工程
を経て、図２に示す半導体装置を製造することができ
る。

【００３９】本発明の実施の形態によれば、櫛形状の第
１及び第２の電極４、６の側面を誘電体膜５を介して対
向させることにより第１及び第２の電極はキャパシタを
形成することができる。したがって、櫛の幅を狭めて櫛
の数を増やすことで、素子の平面積を増やさずにキャパ
シタ容量を増やすことができる。

【００４０】なお、本発明の実施の形態において、多結
晶シリコンからなる第１及び第２の電極４、６の導電型
をｎ型として説明したが、Ａｓイオンの代わりにボロン
（Ｂ）イオン等のｐ型不純物イオンを多結晶シリコン膜
にイオン注入して第１及び第２の導電体膜１５、１６を
形成してもよい。

【００４１】また、本発明の実施の形態では、絶縁物と
して酸化シリコンを半導体基板１内に埋め込み、素子分
離領域２を形成したが、不純物が添加された多結晶シリ
コン等の導電物を埋め込んで素子分離領域２を形成して
もよい。この場合、（ホ）の工程で行う熱酸化により、
第１の多結晶シリコン膜１５の側面及び上面のみなら
ず、露出した素子分離領域２の表面にも酸化シリコン膜
が形成される。そして、この酸化シリコン膜の上に第２
の電極が形成される。すると、第１の電極および素子分
離領域２内の多結晶シリコンは１つのキャパシタ電極と
して、第２の電極と酸化シリコン膜を介して対向して配
置されることになる。

【００４２】（変形例）また、本発明の実施の形態では
第１及び第２の電極４、６の形状は櫛形状であるが、必
ずしもこの形状とは限らない。例えば、図８に示すよう
に、素子分離領域２上に渦巻き状の第１及び第２の電極
２４、２６を組み合わせてキャパシタを形成してもよ
い。ただし、第１の電極２４の少なくとも側面に誘電体
膜２５が形成されており、第１の電極２４と第２の電極
２６は素子分離領域２と誘電体膜２５により絶縁されて
いる。第１の電極２４の側面に形成された誘電体膜２５
を介して第１及び第２の電極２４、２６の側面が対向し
て、キャパシタを形成することができる。また、製造方
法は上述の実施の形態とほとんど変わりはない。第１の
導電体膜を選択的に除去して第１の電極を形成する時に
使用するマスクパターンを渦巻き状にして第１の電極２
４を形成し、第２の導電体膜を第１の電極と組み合わさ
れるようにパターンニングすればよい。この構造におい
ても、電極の幅を狭くして渦を巻く回数を増やすこと
で、素子の平面積を増やすことなく第１及び第２の電極
２４、２６の対向する側面の面積を増加させてキャパシ
タ容量を増やすことができる。さらに、絶縁物（素子分
離領域）２の上に第１及び第２の電極とともに第３、第
４の電極を形成し、各電極の側面を誘電体膜を介して対
向させて、電極間を配線で接続して１組のキャパシタを
形成するようにしてもよい。

【００４３】このように、本発明はここで記載しない様
々な実施の形態等を包含することを理解すべきである。
したがって、本発明はこの開示から妥当な特許請求の範
囲に係わる発明特定事項によってのみ限定されるもので
ある。

【００４４】

【発明の効果】以上説明したように本発明によれば、小
さな占有面積でキャパシタ容量の大きい半導体装置及び
その製造方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係わる半導体装置の構成
を示す斜視図である。

【図２】図１のＡ−Ａ面に沿った断面図である。

【図３】本発明の実施の形態に係わる半導体装置の製造
方法を示す断面工程図である（その１）。

【図４】本発明の実施の形態に係わる半導体装置の製造
方法を示す断面工程図である（その２）。

【図５】本発明の実施の形態に係わる半導体装置の製造
方法を示す断面工程図である（その３）。

【図６】本発明の実施の形態に係わる半導体装置の製造
方法を示す断面工程図である（その４）。

【図７】本発明の実施の形態に係わる半導体装置の製造
方法を示す断面工程図である（その５）。

【図８】本発明の実施の形態の変形例に係わる半導体装
置の構成を示す斜視図である。

【図９】従来技術に係わる薄膜キャパシタの構成を示す
平面図である。

【図１０】図９のＡ−Ａ面に沿った断面図である。

【図１１】従来技術に係わる薄膜キャパシタの製造方法
を示す断面図である（その１）。

【図１２】従来技術に係わる薄膜キャパシタの製造方法
を示す断面図である（その２）。

【図１３】従来技術に係わる薄膜キャパシタの製造方法
を示す断面図である（その３）。

【符号の説明】

１、５１半導体基板２、５２素子分離領域３、５３熱酸化膜４、２４第１の電極５、２５、５５誘電体膜６、２６第２の電極７、５７層間絶縁膜８、５８チタン膜９コンタクトプラグ１０、６０アルミニウム膜１１、６１コンタクトホール１２、６２開孔１３側面１４上面１５第１の導電体膜１６第２の導電体膜５４第１の平板導体５６第２の平板導体５９タングステンプラグ

───────────────────────────────────────────────────── フロントページの続き (72)発明者原川秀明神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内Ｆターム(参考） 5F038 AC04 AC15 EZ13 EZ15 EZ17 EZ20

Claims

【特許請求の範囲】

【請求項１】少なくとも１以上の折り曲がり部を有す
る平面パターン形状の第１の電極と、前記第１の電極の側面に配置された誘電体膜と、前記誘電体膜により前記第１の電極から絶縁された第２
の電極であって、前記第１の電極の側面と対向している
第２の電極と、を有するキャパシタ部を少なくとも有する半導体装置。
【請求項２】前記平面形状が櫛形状であることを特徴
とする請求項１記載の半導体装置。
【請求項３】前記平面形状が渦巻き状であることを特
徴とする請求項１記載の半導体装置。
【請求項４】以下の各工程を少なくとも含むことを特
徴とする半導体装置の製造方法。（イ）少なくとも１以上の折り曲がり部を有する平面パ
ターン形状で第１の電極を選択的に形成する工程（ロ）前記第１の電極の側面及び上面に誘電体膜を形成
する工程（ハ）全面上に第２の導電体膜を堆積する工程（ニ）前記誘電体膜が露出するまで前記第２の導電体膜
を除去して表面を平坦化することにより第２の電極を形
成する工程