JPH0955482A

JPH0955482A - 半導体記憶装置

Info

Publication number: JPH0955482A
Application number: JP7281874A
Authority: JP
Inventors: Hideto Hidaka; 秀人日高
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-06-08
Filing date: 1995-10-30
Publication date: 1997-02-25
Also published as: US6404661B2; US6104630A; US20010046149A1; US5867440A

Abstract

(57)【要約】【課題】高い電源供給能を持ち、メモリセルアレイ以
外の素子形成領域を実効的に広げることが可能な半導体
記憶装置を得る。【解決手段】行及び列方向に複数個のメモリセルが配
置されたメモリセルアレイを有する半導体装置に置い
て、このメモリセルアレイ上に、列方向にそれぞれ複数
本の電源線と接地線を配置し、複数本の電源線（若しく
は接地線）を挟んで接地線（電源線）を配置する。メモ
リセルアレイ上に配置した隣接する同電位の電源線（若
しくは接地線）を、カラムデコーダ上において一本の電
源線としてまとめて配置することで、カラムデコーダ上
に配置される列方向に伸びる電源線の本数を少なくする
ことができ、これに伴って実効的なカラムデコーダの素
子形成領域を大きくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に半導体記憶装置における電源線のレイアウト
に関するものである。

【０００２】

【従来の技術】図４６は例えば特開平４−２１２４５４
号公報に示された従来の半導体記憶装置であるダイナミ
ック型半導体記憶装置（ＤＲＡＭ）を示す平面図であ
り、１０１は感知増幅器列の配置領域（センスアンプ形
成領域）、１０２は記憶素子群の配置領域（メモリセル
アレイ）、１０３は比較的高抵抗な配線と、この配線と
は別の層に形成された低抵抗な金属配線を接続するワー
ド線裏打ち領域１０４と上記センスアンプ形成領域１０
１とが交差する領域を示している。また、図４７は図４
６の記号Ｘで示した領域の拡大図であり、電源供給線の
配線を詳細に説明する図である。この図４７において１
０５は電源電位を供給する電源線、１０６は接地電位を
供給する接地線、１０７及び１０８は水平方向（この図
において）に配置された電源線１０５及び接地線１０６
と垂直方向（この図において）に配置された電源線１０
５及び接地線１０６とをそれぞれ接続するスルーホール
部を示している。

【０００３】このように、従来の技術によれば、図４７
に示したように、センスアンプ形成領域１０１において
垂直方向と水平方向に伸びる電源線１０５及び接地線１
０６をスルーホール１０７、１０８を介して接続するこ
とによって、それぞれメッシュ状態に配置している。こ
のように電源線１０５と接地線１０６をメッシュ状に配
置することにより、センスアンプ形成領域に形成され、
センスアンプを駆動させる駆動回路への電源供給を速や
かに行い、メモリセル内の情報の読み出し及び書き込み
動作の高速化を図っていた。

【０００４】また、図４６に示したメモリセルの集合体
をメモリ部１０９ａないし１０９ｄの符号で表すと、実
際のＤＲＡＭのチップは図３７のようになり、メモリセ
ルの指定に必要となるロウデコーダ１１０ａ、１１０
ｂ、及びカラムデコーダ１１１ａ、１１１ｂが、行方向
に配置されたカラムデコーダ１１１ａを介して二つのメ
モリ部１０９ａと１０９ｃが、また１１１ｂを介してメ
モリ部１０９ｂと１０９ｄが配置されており、列方向に
配置されたロウデコーダ１１０ａを介してメモリ部１０
９ａと１０９ｂが、また１１０ｂを介して１０９ｃと１
０９ｄが配置されている。

【０００５】次に、図４８の一部、カラムデコーダ１１
１ａとメモリ部１０９ｃの境界部を含む領域の拡大図を
図４９に示す。既に述べたようにメモリ部１０９ａない
し１０９ｄ上には電源線１０５と接地線１０６がメッシ
ュ状に配置されており、また、隣接するカラムデコーダ
１１１ａ上にもこの配線（１０５、１０６）の延長線が
配置されている。このようにカラムデコーダ１１１ａの
形成領域上に配線（１０５、１０６）が配置されている
ためにカラムデコーダ１１１ａの実効的な形成領域は小
さくなり、複雑な構成のカラムデコーダ１１１ａを形成
しようとする際に必要なスペースを確保することが困難
となっていた。また、電源線１０５及び接地線１０６は
同一工程で、同一平面上に形成することが一般的である
ため、電源線１０５と接地線１０６をショートさせるこ
となく、また工程数を増加させることなく複数本の電源
線１０５（または接地線１０６）をまとめて一本の電源
線にすることは困難であった。

【０００６】また、メモリ部１０９ａないし１０９ｄ内
のセンスアンプ形成領域１０１において列方向に配置さ
れた電源線１０５と行方向に配置された電源線１０５
が、また同様に列方向に配置された接地線１０６と行方
向に配置された接地線１０６がスルーホール１０７、１
０８によってそれぞれ接続されているが、このスルーホ
ールは比較的大きな形成領域を必要としているために、
従来のように、それぞれの電源線１０５とそれぞれの接
地線１０６が交差する度にスルーホールを形成しようと
すると電源線と接地線の間隔に制約が生じていた。

【０００７】一方、ＤＲＡＭの一種であるシンクロナス
ＤＲＡＭでは、一個の半導体チップ内に独立に動作する
ことが可能なメモリセルの集合体であるバンクを複数個
備えており、同時に複数バンクの動作が行われている。
これらの複数バンクへのデータ入出力をインタリーブ動
作により、外部データ入出力を高速に行うものである。
この一つのバンクの指定アドレスＸ１、Ｙ１へのアクセ
ス動作中に、他のバンクの指定アドレスＸ２、Ｙ２への
アクセス動作を行い、両者の外部データ入出力を一サイ
クルずらせて行うことにより、より高速動作が可能にな
るものである。このシンクロナスＤＲＡＭにおいては複
数のバンクが同時動作するため、例えば２バンク同時動
作の場合は１バンク動作の２倍の消費電力を必要とする
ため、十分な電源供給が必要となっている。

【０００８】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、電源線及び接地配線等
の配線がカラムデコーダ上に配置されているためカラム
デコーダの形成領域が実効的に小さくなるという問題点
があった。また、スルーホールをメモリセルの列方向に
配置された電源線（または接地線）と行方向に配置され
た電源線（または接地線）が交差する度に形成した場合
においては、電源線と接地線間の間隔を制約されていた
という問題があった。さらに、例えばワード線シャント
方式を用いた半導体記憶装置の場合、比較的高抵抗の配
線と金属配線などの低抵抗配線をスルーホールによって
接続する領域（シャント領域）、または、分割ワード線
方式を用いた半導体記憶装置の場合、主ワード線とサブ
ワード線の接続部（サブデコード回路形成領域）等の領
域には、電源供給能力強化のための電源配線が形成され
ていなかった。

【０００９】また、メモリセルアレイにおいて部分的に
電力消費の大きい領域があった場合に、特に所定の部分
についての電源供給能力を強化する必要があるが、従来
の方法では特定の領域の電源供給能力を向上させること
が難しかった。さらに、従来のシンクロナスＤＲＡＭが
上記のように形成されているため、複数バンクの同時操
作には、１バンク動作時に比べて２倍の消費電力を必要
とし、メモリセルアレイ１への電源供給方法によって
は、互いに独立であるべきバンク動作が、電源電位の低
下によって、互いに影響を及ぼし合い、メモリセルアレ
イ動作の余裕度を失うという問題点があった。

【００１０】この発明は上記のような問題点を解消する
ためになされたものであり、工程数を増加させることな
くカラムデコーダの形成領域を確保でき、さらに電源供
給能力を十分に備えた半導体記憶装置を得ることを目的
としている。

【００１１】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数のメモリセルが行及び列方向に配置され
たメモリセルサブアレイ、上記メモリセルサブアレイの
集合体であるメモリセルアレイ、上記メモリセルアレイ
形成領域上のメモリセルサブアレイ間に行方向に配置さ
れた電源線、上記メモリセルアレイ形成領域上に列方向
に形成され、第一の電位を給電する第一の給電線と第二
の電位を供給する第二の給電線を有し、互いに隣接する
複数本の第一の給電線を挟んで第二の給電線を配置した
電源線を備えたものである。

【００１２】また、この発明に係る半導体記憶装置は、
複数のメモリセルが行及び列方向に配置されたメモリセ
ルサブアレイ、上記メモリセルサブアレイの集合体であ
るメモリセルアレイ、上記メモリセルアレイ形成領域上
のメモリセルサブアレイ間に行方向に配置された電源
線、上記メモリセルアレイ形成領域上に列方向に形成さ
れ、第一の電位を給電する第一の給電線と第二の電位を
供給する第二の給電線を有し、互いに隣接する複数本の
第一の給電線と互いに隣接する複数本の第二の給電線を
交互に配置した電源線を備えたものとする。

【００１３】さらに、この発明に係る半導体記憶装置
は、複数のメモリセルが行及び列方向に配置されたメモ
リセルサブアレイ、上記メモリセルサブアレイの集合体
であるメモリセルアレイ、上記メモリセルアレイ形成領
域上のメモリセルサブアレイ間に行方向に配置された電
源線、上記メモリセルアレイ形成領域上に列方向に形成
され、互いに交互配置された状態である第一の電位を給
電する第一の給電線と第二の電位を給電する第二の給電
線を有し、少なくとも第一の給電線若しくは第二の給電
線のいずれか一方はメモリセルアレイの一端において複
数本の配線に分岐し、分岐した配線が、メモリセルアレ
イ上に配置された状態にある電源線を備えたものとす
る。

【００１４】また、この発明に係る半導体記憶装置は、
複数のメモリセルが行及び列方向に配置されたメモリセ
ルサブアレイ、上記メモリセルサブアレイの集合体であ
るメモリセルアレイ、上記メモリセルアレイ形成領域上
のメモリセルサブアレイ間に行方向に配置された電源
線、上記メモリセルアレイ形成領域上に列方向に形成さ
れ、互いに交互配置された状態である第一の電位を給電
する第一の給電線と第二の電位を給電する第二の給電線
を有し、第一の給電線若しくは第二の給電線はメモリセ
ルアレイの一端において複数本の配線に分岐し、分岐し
た配線が、メモリセルアレイ上に配置された状態にある
電源線を備えたものとする。

【００１５】さらに、この発明に係る半導体記憶装置
は、列方向に配置され、分岐した電源線は、メモリセル
アレイ上において、互いに隣接した状態に配置するもの
とする。

【００１６】また、この発明に係る半導体記憶装置は、
複数のメモリセルが行及び列方向に配置されたメモリセ
ルブロック、複数の上記メモリセルブロックからなるメ
モリセルサブアレイ、複数の上記メモリセルサブアレイ
の集合体であるメモリセルアレイ、上記メモリセルアレ
イ形成領域上のメモリセルサブアレイ間に行方向に配置
された電源線、上記メモリセルアレイ形成領域上に列方
向に形成され、互いに交互配置された状態である第一の
電位を給電する第一の給電線と第二の電位を給電する第
二の給電線を有し、上記第一の給電線及び第二の給電線
のいずれか一方が一つのメモリセルブロック上に列方向
に配置された電源線を備えたものとする。

【００１７】さらに、この発明に係る半導体記憶装置
は、複数のメモリセルが行及び列方向に配置されたメモ
リセルブロック、複数の上記メモリセルブロックからな
るメモリセルサブアレイ、複数の上記メモリセルサブア
レイの集合体であるメモリセルアレイ、上記メモリセル
アレイ形成領域上のメモリセルサブアレイ間に行方向に
配置された電源線、上記メモリセルアレイ形成領域上に
列方向に形成され、互いに交互配置された状態である第
一の電位を給電する第一の給電線と第二の電位を給電す
る第二の給電線を有し、少なくとも第一の給電線及び第
二の給電線のいずれか一方はメモリセルアレイの一端に
おいて複数本の配線に分岐し、分岐した配線が互いに隣
接する状態で少なくとも一つのメモリセルブロック上に
列方向の配置された電源線を備えたものとする。

【００１８】また、この発明に係る半導体記憶装置は、
メモリセルサブアレイの形成領域においてメモリセルブ
ロックが形成された領域以外の領域に列方向に配置され
た信号線と他の電源線の少なくともいずれか一方を配置
したものとする。

【００１９】さらに、この発明に係る半導体記憶装置
は、複数のメモリセルが行及び列方向に配置されたメモ
リサブアレイ、複数の上記メモリセルサブアレイの集合
体であるメモリセルアレイ、上記メモリセルアレイ形成
領域上のメモリセルサブアレイ間に行方向に配置された
電源線、上記メモリセルアレイ形成領域上に形成された
複数本の互いに隣接する列方向に配置された電源線、上
記列方向に配置された複数の隣接する電源線を挟んで配
置された信号線を配置したものとする。

【００２０】また、この発明に係る半導体記憶装置は、
複数のメモリセルが行及び列方向に配置されたメモリサ
ブアレイ、複数の上記メモリセルサブアレイの集合体で
あるメモリセルアレイ、上記メモリセルアレイ形成領域
上のメモリセルサブアレイ間に行方向に配置された電源
線、上記メモリセルアレイ形成領域上に形成され、第一
の電位を給電する第一の給電線と第二の電位を給電する
第二の給電線を有し、互いに隣接する複数本の第一の給
電線を挟んで第二の給電線を配置した電源線、上記列方
向に配置した電源線間に配置した信号線を備えたものと
する。

【００２１】さらに、この発明に係る半導体記憶装置
は、複数のメモリセルが行及び列方向に配置されたメモ
リサブアレイ、複数の上記メモリセルサブアレイの集合
体であるメモリセルアレイ、上記メモリセルアレイ形成
領域上のメモリセルサブアレイ間に行方向に配置された
電源線、上記メモリセルアレイ形成領域上に形成され、
第一の電位を給電する第一の給電線と第二の電位を給電
する第二の給電線を有し、互いに隣接する複数本の第一
の給電線を挟んで第二の給電線を配置した電源線、上記
列方向に配置した複数本の電源線を挟んで配置された複
数本の信号線を備えたものとする。

【００２２】また、この発明に係る半導体記憶装置は、
複数のメモリセルが行及び列方向に配置されたメモリサ
ブアレイ、複数の上記メモリセルサブアレイの集合体で
あるメモリセルアレイ、上記メモリセルアレイ形成領域
上のメモリセルサブアレイ間に行方向に配置された電源
線、上記メモリセルアレイ形成領域上に形成され、第一
の電位を給電する第一の給電線と第二の電位を給電する
第二の給電線を有し、互いに隣接する複数本の第一の給
電線を挟んで第二の給電線を配置した電源線、上記列方
向に配置された電源線から電位を給電されるセンスアン
プを含むセンスアンプ形成領域を備えたものとする。

【００２３】さらに、この発明に係る半導体記憶装置の
センスアンプ形成領域は、メモリセルの配列の行方向に
広がりを持った領域であり、上記メモリセルアレイの両
端に形成されているものとする。

【００２４】また、この発明に係る半導体記憶装置の、
行及び列方向に配置された電源線は、互いに同電位であ
るものについては、上記行及び列方向に配置された電源
線が互いに重畳する所定の位置においてスルーホールに
よって接続されるものとする。

【００２５】また、この発明に係る半導体記憶装置の、
センスアンプブロック内に形成され、行方向に配置され
た電源線のいずれか一方と接続されたドライバトランジ
スタ、このドライバトランジスタを介して行方向に配置
された電源線と接続される複数個のセンスアンプ、この
複数個のセンスアンプの内、他のセンスアンプと同時書
き込みされるセンスアンプは一個とするものである。

【００２６】さらに、この発明に係る半導体記憶装置
の、センスアンプブロック内に形成されたセンスアンプ
ドライブ線、このセンスアンプドライブ線に接続された
複数個のセンスアンプの内、他のセンスアンプと同時書
き込みされるセンスアンプは一個とするものである。

【００２７】また、この発明に係る半導体記憶装置は、
複数のメモリセルが行及び列方向に配置されたメモリセ
ルサブアレイ、この複数のメモリセルサブアレイの集合
体であり、複数個の同時に活性化されるメモリセルサブ
アレイを含むメモリセル、上記メモリセルアレイ形成領
域上に列方向に形成され、第一の電位を給電する第一の
給電線と第二の電位を給電する第二の給電線を有し、行
方向に配置された電源線と列方向に配置された電源線と
を接続するスルーホールは同時に活性化されるメモリセ
ルサブアレイに対し最近傍であり、互いに同電位である
上記行及び列方向に配置された電源線の重畳部に形成す
るものである。

【００２８】さらに、この発明に係る半導体記憶装置
は、複数のメモリセルが行及び列方向に配置されたメモ
リセルブロック、複数のメモリセルブロックからなるメ
モリセルサブアレイ、複数のメモリセルサブアレイの集
合体であるメモリセルアレイ、このメモリセルアレイ形
成領域上のメモリセルサブアレイ間に行方向に配置され
た電源線、このメモリセルアレイ形成領域上に列方向に
形成され、第一の給電線を挟んで第二の電位を給電する
第二の給電線を配置した電源線を有するものとし、行方
向に配置された電源線と列方向に配置された電源線とを
接続するスルーホールは同時に活性化されるメモリセル
サブアレイに対し最近傍であり、互いに同電位である上
記行及び列方向に配置された電源線の重畳部に形成する
ものとする。

【００２９】さらに、この発明に係る半導体記憶装置
は、複数個のメモリセルが行及び列方向に配置されたメ
モリセルサブアレイ、上記複数のメモリセルサブアレイ
からなる複数のバンク、上記バンク毎にそれぞれ異なる
アドレスを指定し、メモリセルを活性化させる手段を有
する複数のバンクからなるメモリセルアレイ、上記バン
ク内の複数のメモリセルサブアレイ間に行方向に配置さ
れ、所定の電位を給電する複数本の第三の給電線、上記
複数のメモリセルアレイの列方向に配置され、所定の電
位を給電する複数本の第四の給電線を有し、少なくとも
一本の上記第四の給電線は所定の一個のバンク上の第三
の給電線に接続され、所定の一個のバンクに対して給電
を行うものである。

【００３０】また、この発明に係る半導体記憶装置の、
列方向に配置され、隣接する二本の第四の給電線は、そ
れぞれ異なるバンクに給電するものである。

【００３１】さらに、この発明に係る半導体記憶装置の
複数本の第四の給電線は、それぞれ別の電源供給用パッ
ドに接続されているか、若しくは特定の一個のパッドに
接続された一本の第四の給電線から分岐して複数本の第
四の給電線が形成されるものとする。

【００３２】また、この発明に係る半導体記憶装置のバ
ンクは、少なくとも第一のバンクと第二のバンクの複数
のバンクからなり、上記第一、第二のバンクを構成する
複数の第一のメモリセルブロックが均等に交互配置され
るものである。

【００３３】さらに、この発明に係る半導体記憶装置
は、複数個のメモリセルが行及び列方向に配置されたメ
モリセルアレイ上に形成され、行方向に並んだ少なくと
も２種類の長さを持つ主ワード線、上記主ワード線に隣
接して形成されたスペア主ワード線を有し、上記スペア
主ワード線は上記主ワード線の内、最も長い主ワード線
と同じ長さとするものである。

【００３４】また、この発明に係る半導体記憶装置は、
複数個のメモリセルが行及び列方向に配置されたメモリ
セルアレイ上に形成され、行方向に並んだ少なくとも２
種類の長さを持つ主ワード線、上記主ワード線と同一方
向に配置形成されたスペア主ワード線を備え、上記スペ
ア主ワード線は上記主ワード線の内、最も長い主ワード
線と同じ長さとするものである。

【００３５】さらに、この発明に係る半導体記憶装置
は、主ワード線及びスペア主ワード線の所定の一端に形
成されるワード線ドライバ回路及びスペアワード線ドラ
イバ回路を備え、上記ワード線ドライバ回路は、列方向
に少なくとも２列に配置されており、上記スペアワード
線ドライバ回路は、上記ワード線ドライバ回路の並んだ
列の内、少なくともメモリセルアレイから最も遠い列に
配置されたものである。

【００３６】また、この発明に係る半導体記憶装置は、
メモリセルアレイ上の行方向に配置され、選択的に複数
本の内の１本が活性化される主ワード線、上記主ワード
線から分岐して形成される少なくとも１本のサブワード
線、スペア主ワード線から分岐して形成される少なくと
も１本のスペアサブワード線を有し、スペア主ワード線
は主ワード線の内、最も長いワード線と同じ長さとする
ものである。

【００３７】さらに、この発明に係る半導体記憶装置
は、メモリセルアレイ上の行方向に配置され、選択的に
複数本の内の１本が活性化され、少なくとも一本のサブ
ワード線が分岐して形成される主ワード線及びスペア主
ワード線の所定の一端に形成されるワード線ドライバ回
路とスペアワード線ドライバ回路を備え、上記ワード線
ドライバ回路は、列方向に少なくとも２列に配置されて
おり、上記スペアワード線ドライバ回路は、上記ワード
線ドライバ回路の並んだ列の内、少なくともメモリセル
アレイから最も遠い列に配置されたものである。

【００３８】また、この発明に係る半導体記憶装置は、
複数個のメモリセルが行及び列方向に配置されたメモリ
セルサブアレイ、複数個の上記メモリセルサブアレイか
らなるメモリセルアレイ、上記メモリセルサブアレイ上
の行方向に配置され、選択的に一本が活性化される複数
本の主ワード線と少なくとも同じメモリセルサブアレイ
内の主ワード線が活性化されると同時に活性化される一
本のダミー主ワード線、上記ダミー主ワード線から分岐
して形成される一本のダミーサブワード線、上記ダミー
サブワード線端部に形成されたセンスアンプ信号発生回
路、上記メモリセルアレイの列方向に配置され、ダミー
サブワード線との交差部に上記メモリセルが形成された
ビット線、上記ビット線端部に形成されたセンスアンプ
を有し、ダミーサブワード線端部が活性化されるタイミ
ングでセンスアンプ活性化信号を発生し、メモリセルの
情報の読み出しを行うものである。

【００３９】さらに、この発明に係る半導体記憶装置
は、複数個のメモリセルが行及び列方向に配置されたメ
モリセルアレイ上に形成され、行方向に並んだ主ワード
線、上記主ワード線に対して平行に配置され、一本のス
ペア主ワード線から分岐して形成された複数本のスペア
サブワード線の内、少なくともいずれか一本のスペアサ
ブワード線と平行に、スペア主ワード線から分岐して形
成されたワード線遅延を感知するためのダミーサブワー
ド線を有するものである。

【００４０】また、この発明に係る半導体記憶装置は、
複数のメモリセルが行及び列方向に配置されたメモリセ
ルサブアレイ、複数の上記メモリセルサブアレイからな
る複数のバンク、上記バンク毎にそれぞれ異なるアドレ
スを指定し、メモリセルを活性化させる手段を有する複
数のバンクからなるメモリセルアレイ、上記バンク上に
形成され、行方向に並んだ主ワード線、上記主ワード線
から分岐して形成された複数本のスペアサブワード線の
内、少なくともいずれか１本のスペアサブワード線と平
行に、スペア主ワード線から分岐して形成されたワード
線遅延を感知するためのダミーサブワード線を有するも
のである。

【００４１】

【発明の実施の形態】

実施の形態１．この発明の一実施の形態について説明す
る。図１はダイナミック型ランダムアクセスメモリ（Ｄ
ＲＡＭ）を概略的に示した図であり、図において１は行
及び列方向に配置された複数のメモリセルを有するメモ
リセルアレイ、２は外部からのアドレス信号Ａ０〜Ａｎ
を受けて内部アドレス信号を発生するアドレスバッフ
ァ、３はアドレスバッファ２からの内部アドレス信号を
デコードしてメモリセルアレイ１の対応の行を選択する
ロウデコーダ、４はアドレスバッファ２からのアドレス
信号をデコードし、メモリセルアレイ１の対応の列を選
択するための列選択信号を発生するコラムデコーダ、５
はメモリセルアレイ１のロウデコーダ３により選択され
た行に接続されるメモリセルの情報を検知し増幅し且つ
ラッチするセンスアンプの形成領域であり、このセンス
アンプ形成領域５は、メモリセルアレイ１の各列に対応
して設けられるセンスアンプを含んだ領域である。また
６はコラムデコーダ４からの列選択信号に応答してメモ
リセルアレイ１の対応の列を内部データ伝達信号に応答
してメモリセルアレイ１の対応の列を内部データ伝達線
（Ｉ／Ｏ線）へ接続するＩ／Ｏゲートである。

【００４２】アドレスバッファ２へは、行アドレス信号
と列アドレス信号とが時分割多重化されて与えられる。
また、ロウデコーダ３はアドレスバッファ２からの行ア
ドレス信号をデコードし、コラムデコーダ４はアドレス
バッファ２からの列アドレス信号をデコードする。ま
た、この半導体記憶装置はさらに、外部から与えられる
制御クロック信号、すなわちロウアドレスストローブ信
号（以下／ＲＡＳ信号と略す。）とカラムアドレススト
ローブ信号（以下／ＣＡＳ信号と略す。）とライトイネ
ーブル信号（以下／ＷＥ信号と略す。）等の信号を受
け、各種の内部制御信号を発生するコントロール回路７
と、コントロール回路７からの内部制御信号に対応して
センスアンプ形成領域５に含まれるセンスアンプを活性
化するための信号を発生するセンスアンプ活性化回路８
と、センスアンプ活性化回路８からのセンスアンプ活性
化信号に応答してセンスアンプ形成領域５に含まれるセ
ンスアンプをドライブするセンスアンプドライブ回路９
を含んでいる。

【００４３】制御信号の一つである／ＲＡＳ信号はアド
レスバッファ２が外部アドレス信号Ａ０〜Ａｎを行アド
レス信号として受け付けて内部行アドレス信号を発生す
るタイミング信号を与えるとともに、この半導体記憶装
置のメモリサイクル期間を決定する。また、／ＣＡＳ信
号はアドレスバッファ２が内部アドレス信号Ａ０〜Ａｎ
を列アドレス信号として受けて、内部列アドレス信号を
発生するタイミング信号を与える。また、／ＷＥ信号は
この半導体記憶装置がデータ書き込み動作モードである
かデータ読み出しモードであるかを示す信号である。ま
た、１０はＩ／Ｏゲート６を介してメモリセルアレイ１
における選択されたメモリセルとデータの授受を行う入
出力回路である。

【００４４】この入出力回路１０はデータ書き込み動作
モード時には外部からの書き込みデータＤＱを受けて内
部書き込みデータを生成し、内部データ伝達線及びＩ／
Ｏゲート６を介して選択されたメモリセルへ内部書き込
みデータを伝達する。データ読み出し時においては、入
出力回路１０はＩ／Ｏゲート６を介して内部データ伝達
線へ伝達された選択メモリセルのデータから外部読みだ
しデータを生成する。さらにセンスアンプ活性化回路８
は、コントロール回路７から生成される内部／ＲＡＳ信
号を所定時間遅延させて、センスアンプ活性化信号を発
生し、センスアンプ活性化信号に対応してセンスアンプ
形成領域５に含まれるセンスアンプを駆動する。

【００４５】さらに、この半導体記憶装置は動作電源電
位Ｖｃｃを受ける電源パッド１１に接続される動作電源
電位供給線１２と、接地電位Ｖｓｓを受ける接地パッド
１３に接続される接地線１４を含んでいる。これら動作
電源電位供給線１２と、接地線１４はともに幅の広い配
線からなっており、記憶装置に対して安定な電源電位Ｖ
ｃｃまたは接地電位Ｖｓｓを供給するためにチップ外周
に沿って記憶装置を取り囲むように配置されている。

【００４６】この図１のメモリセルアレイ１、カラムデ
コーダ４、センスアンプ形成領域５等が含まれる部分を
メモリ部とすると、このメモリ部は従来の技術において
説明したメモリ部１０９ａないし１０９ｄに相当し、こ
のメモリ部とロウデコーダ３及びカラムデコーダ４は図
４８に示されたようなロウデコーダ形成領域とカラムデ
コーダ形成領域が直角に交差するような配置となってい
る。また、図２に示すように、メモリ部に含まれるセン
スアンプ形成領域５とメモリセルアレイ１はそれぞれが
帯状になっており、従来の技術とほぼ同様に、センスア
ンプ形成領域５ａとメモリセルサブアレイ１ａが交互に
配置されている状態となっている。

【００４７】次に、図３に図２中に破線で囲った領域Ｙ
の拡大図を示す。この図において、メモリセルサブアレ
イ１ａ上及びセンスアンプ形成領域５ａ上にはメモリセ
ルの配列の列方向に複数本の第一の給電線である電源線
２２と第二の給電線である接地線２３を配置しており、
この電源線２２と接地線２３に挟まれた領域にカラムデ
コーダ４から活性化信号を受けて活性化されるカラム選
択信号線２４を配置している。また、センスアンプ形成
領域５ａにメモリセルの行方向に伸びるように配置され
た電源線１９及び接地線２０とそれぞれ交差部分におい
て接続されており、また、メモリセルサブアレイ１ａは
各々一行のメモリセルＭＣが接続される複数のワード線
１５（図３には一本のみを代表的に示す）と各々一列の
メモリセルＭＣが接続される複数対のビット線１６ａと
相補ビット線１６ｂからなるビット線対１６を含んでい
る。

【００４８】このビット線１６ａと相補ビット線１６ｂ
とは対をなし、互いに相補したデータが伝達される。ビ
ット線１６ａと相補ビット線１６ｂとは、センス動作時
において一方が他方の電位に対する基準電位を与える。
メモリセルＭＣは、ワード線１５とビット線１６ａまた
は１６ｂとの交差部に配置される。すなわち、一対のビ
ット線１６との交差部に一つのメモリセルＭＣが配置さ
れている。メモリセルサブアレイ１ａの一辺においてワ
ード線１５と平行にセンスアンプ形成領域５ａに含まれ
るセンスアンプ１７が配置される。このセンスアンプ１
７はビット線１６ａ及び１６ｂの各対に対応して配置さ
れる。センスアンプ形成領域５に含まれる複数個のセン
スアンプ１７を接続するようにセンスアンプドライブ信
号線ＳＰ１（又はＳＰ２）及びＳＮ１（又はＳＮ２）２
本が存在しているのは、センスアンプ１７は、ビット線
１６ａ及び１６ｂの対において一方のビット線の電位を
動作電源電位Ｖｃｃレベルに増幅し、他方のビット線を
接地電位Ｖｓｓレベルへ増幅するためである。

【００４９】また、このセンスアンプドライブ信号線Ｓ
Ｐ１又はＳＰ２及びＳＮ１又はＳＮ２に対して、両者の
電位をイコライズするためのイコライズ回路１８ａ、１
８ｂが設けられる。センスアンプ活性化信号ＳＯ、／Ｓ
Ｏ、ＳＯＦを受けて、導通、非導通状態となり、メモリ
セルの行方向に伸びる電源線１９又は接地線２０とセン
スアンプドライブ信号線を接続、非接続状態とするスイ
ッチング素子を含むセンスアンプドライブ回路２１は、
センスアンプ形成領域５ａ内に配置されており、例えば
イコライズ回路１８ａが接続されているセンスアンプド
ライブ信号線ＳＮ１、ＳＰ１とセンスアンプ活性化信号
ＳＯ、／ＳＯ、ＳＯＦが導電される配線を接続するもの
であり、センスアンプ活性化信号線／ＳＯに応答してセ
ンスアンプドライブ信号線ＳＰ１を電源線１９に接続す
るＰチャネルＭＯＳトランジスタＰ１と、センスアンプ
活性化信号ＳＯＦに対応してセンスアンプドライブ信号
線ＳＮ１を接地線２０へ接続するＮチャネルＭＯＳトラ
ンジスタＮ２と、センスアンプ活性化信号ＳＯに応答し
てセンスアンプドライブ信号線ＳＮ１を接地線２０へ接
続するＮチャネルトランジスタＮ１を含むものである。
このＮチャネルＭＯＳトランジスタＮ２は比較的小さな
駆動能力を備え、ＮチャネルＭＯＳトランジスタＮ１は
比較的大きな駆動能力を有する。始めにＮチャネルＭＯ
ＳトランジスタＮ１が導通状態となり、センスアンプド
ライブ信号線ＳＮ１を高速で接地電位Ｖｓｓへと放電す
る。

【００５０】このように２段階でセンスアンプドライブ
信号線ＳＮ１をドライブするのはセンスアンプの感度を
改善するためである。すなわち、センスアンプドライブ
信号線ＳＮ１を穏やかに接地電位Ｖｓｓレベルへと放電
し、センスアンプ１７により各ビット線対１６の電位差
がある程度増幅された後に、高速で接地電位Ｖｓｓへと
放電する。これにより、センスアンプ１７の感度を損な
うことなく高速でセンス動作を実行することができる。
図４は、図３に示すメモリセルＭＣ（ダイナミック型）
の構成を具体的に示す図である。図３においては、ワー
ド線１５ａとビット線１６ａとの交差部に配置されるメ
モリセルＭＣ１と、ワード線１５ｂとビット線１６ｂと
の交差部に配置されるメモリセルＭＣ２は、情報を電荷
の形態で格納するメモリセルキャパシタＣ１の一方の電
極（ストレージノード）に接続されるＮチャネルＭＯＳ
トランジスタからなるトランスファーゲートＭＴ１を含
む。メモリセルＭＣ２も同様に、メモリキャパシタＣ２
と、トランスファーゲートＭＴ２を含んでいる。

【００５１】図５は、図３に示すセンスアンプ１７の具
体的構成を示す図である。図５において、センスアンプ
１７は、クロスカップルされたＮチャネルＭＯＳトラン
ジスタＮ３およびＮ４を含む。トランジスタＰ３は、そ
のゲートが相補ビット線１６ｂに接続され、そのドレイ
ンがビット線１６ａに接続されている。トランジスタＰ
４は、そのゲートがビット線１６ａに接続される。トラ
ンジスタＰ３及びＰ４のソースは共通にセンスアンプド
ライブ信号線ＳＮ１に接続されている。また、このＮチ
ャネルＭＯＳトランジスタＮ３は、そのゲートが相補ビ
ット線１６ｂに接続され、そのドレインがビット線１６
ａに接続される。トランジスタＮ４はそのゲートがビッ
ト線１６ａに接続され、そのドレインが相補ビット線１
６ｂに接続される。トランジスタＮ３及びＮ４のソース
は共通にセンスアンプドライブ信号線ＳＮ１に接続され
る。トランジスタＰ３及びＰ４はＰチャネルセンスアン
プを構成し、ビット線１６ａ及び１６ｂのうち電位の低
い方のビット線を接地電位Ｖｓｓレベレへ増幅する。

【００５２】図６は、図３に示すイコライズ回路１８ａ
の構成を示す図である。イコライズ回路１８ａは、その
ゲートがイコライズ信号線ＥＱＳを受けるように接続さ
れ、そのドレインがセンスアンプドライブ信号線ＳＰ１
に接続され、そのソースがセンスアンプドライブ信号線
ＳＮ１に接続されるＮチャネルＭＯＳトランジスタＮ５
と、そのドレインがセンスアンプドライブ信号線ＳＮ１
に接続され、そのソースが所定のプリチャージ電位ＶＢ
Ｌ（通常Ｖｓｓ／２のレベル）の電位を受けるように結
合されるＮチャネルＭＯＳトランジスタＮ６と、そのゲ
ートがイコライズ信号ＥＱＳを受けるように結合され、
そのソースがドライブ信号線ＳＰ１に接続され、そのド
レインがプリチャージ電位ＶＢＬを受けるように接続さ
れるＮチャネルＭＯＳトランジスタＮ７を含んでいる。

【００５３】このトランジスタＮ５は、イコライズ信号
線ＥＱＳに応答してドライブ信号線ＳＮ１及びＳＰ１を
短絡し、トランジスタＮ６及びＮ７はイコライズ信号Ｅ
ＱＳに応答して導通状態となり、ドライブ信号線ＳＮ１
及ＳＰ２をプリチャージ電位ＶＢＬの電位レベルに維持
するものである。通常、この図６に示すイコライズ回路
１８ａと同様の構成の回路がビット線１６ａ、１６ｂの
対に対応して設けられており、ビット線１６ａ及び１６
ｂの対に対応して設けられており、ビット線１６ａ及び
１６ｂはそれぞれスタンバイ時においては中間電位Ｖｃ
ｃ／２レベルのプリチャージ電位にプリチャージされ
る。次に、図３ないし図６に示す回路の動作をその動作
波形図である図７を参照して説明する。

【００５４】／ＲＡＳ信号が“Ｈ”のとき、メモリディ
バイスはスタンバイ状態にあり、センスアンプドライブ
信号線ＳＰ１及びＳＮ１は所定のプリチャージ電位ＶＢ
Ｌにプリチャージされており、また同様にビット線１６
ａ（ＢＬ）及び１６ｂ（／ＢＬ）も中間電位Ｖｃｃ／２
にプリチャージされる。／ＲＡＳ信号が“Ｌ”に立下が
るとメモリサイクルが始まる。／ＲＡＳ信号の立下がり
に応答して、アドレスバッファ２（図１参照）は内部行
アドレス信号を生成してロウデコーダ３へ与える。ロウ
デコーダ３は与えられた内部アドレス信号をデコード
し、メモリセルサブアレイ１ａにおける対応のワード線
１５（ＷＬ）を選択し、図４に示す選択ワード線１５ａ
（ＷＬ）の電位を“Ｈ”へ立上げる。

【００５５】選択ワード線１５ａ（ＷＬ）の電位上昇に
対応して、この選択ワード線に接続されるメモリセルの
トランスファーゲートＭＴ（図４におけるゲートＭＴ１
またはＭＴ２）が導通状態となる。それにより、選択ワ
ード線１５ａ（ＷＬ）に接続されるメモリセルＭＣの記
憶情報に応じた電荷がビット線１６ａ（ＢＬ）（または
１６ｂ（／ＢＬ））の電位が変化する。図７において
は、選択されたメモリセルが情報“０”を記憶してお
り、ビット線１６ａ（ＢＬ）の電位が低下した状態を示
す。他方のビット線（図７においてはビット線１６ｂ
（／ＢＬ））には電荷の流出は生じていないため、その
電位は所定のプリチャージ電位レベルにある。ここで、
各ビット線１６ａ（ＢＬ）、１６ｂ（／ＢＬ）は／ＲＡ
Ｓ信号の立下がりに応答してプリチャージ／イコライズ
状態から解放されており、フローティング状態となって
いる。これは、センスアンプドライブ信号線ＳＰ１及び
ＳＮ１に設けられたイコライズ回路１８ａにおいても同
様である。

【００５６】次いで、被選択ワード線ＷＬｎの電位が上
昇し、所定時間が経過した後、まずセンスアンプ活性化
信号ＳＯＦが“Ｌ”から“Ｈ”へ立上がり、トランジス
タＮ３が導通状態となる。これによりセンスアンプドラ
イブ信号線ＳＮ１の電位がプリチャージ電位ＶＢＬから
緩やかに接地電位Ｖｓｓレベルへと低下する。これに対
応してセンスアンプ１７におけるＮチャネルセンスアン
プが動作し、ビット線１６ａ（ＢＬ）及び１６ｂ（／Ｂ
Ｌ）の間の微小電位差が増幅される。このとき、ビット
線１６ａ（ＢＬ）及び１６ｂ（／ＢＬ）の微小電位差は
緩やかに増幅されるため、センスアンプ１７の感度が改
善され、正確にビット線１６ａ（ＢＬ）及び１６ｂ（／
ＢＬ）の間ので電位差が増幅される。

【００５７】次いで、ビット線１６ａ（ＢＬ）及び１６
ｂ（／ＢＬ）の間の電位差がある程度増幅された後、セ
ンスアンプ活性化信号線ＳＯが“Ｈ”となる。これによ
りトランジスタＮ４が導通状態となり、高速でセンスア
ンプ信号線ＳＮ１を接地電位Ｖｓｓへと放電する。この
トランジスタＮ４を導通させることにより、センスアン
プ１７におけるＮチャネルセンスアンプを駆動させ、ビ
ット線１６ａ（ＢＬ）及び１６ｂ（／ＢＬ）の電位差を
増幅する。このように２段階でＮチャネルセンスアンプ
を駆動することにより、ビット線１６ａ（ＢＬ）及び１
６ｂ（／ＢＬ）のうち電位の低い方のビット線の電位を
高感度かつ高速で接地電位レベルは放電することができ
る。

【００５８】次に、センスアンプ活性化信号／ＳＯが
“Ｈ”から“Ｌ”へ立下がり、センスアンプドライブ信
号線ＳＰ１がドライブトランジスタＰ３を介して電源線
Ｖｃｃに接続される。これによりセンスアンプ１７に含
まれるＰチャネルセンスアンプが活性化され、ビット線
１６ａ（ＢＬ）及び１６ｂ（／ＢＬ）のうちの電位の高
い方のビット線が電源電位Ｖｃｃレベルにまで立上げら
れる（図７においては相補ビット線１６ｂ（／ＢＬ）が
“Ｈ”に充電され、ビット線１６ａ（ＢＬ）が“Ｌ”レ
ベルに放電される状態が示される）。

【００５９】次いで、カラムアドレスストローブ信号
（／ＣＡＳ信号）が“Ｌ”に立下がり、内部列アドレス
信号がアドレスバッファ２から発生される。カラムコラ
ムデコーダ４がこの発生された内部列アドレス信号をデ
コードする。この時点では、ビット線１６ａ（ＢＬ）及
び１６ｂ（／ＢＬ）の電位が“Ｌ”及び“Ｈ”に安定し
ている。これにより、対応の列（すなわちビット線対）
が内部データ伝達線へ接続される。データの書き込みが
行われ、／ＷＥ信号が“Ｈ”にあればデータの読み出し
が行われ、／ＷＥ信号が“Ｌ”にあればデータの書き込
みが行われる。データの書き込み読み出しが行われる
と、ダイナミック型半導体記憶装置は次のアクセスサイ
クルに備えてスタンバイ状態に復帰する。すなわち、／
ＲＡＳ信号及び／ＣＡＳ信号がそれぞれ順次“Ｈ”に立
ち上がる。

【００６０】これに対応して、被選択ワード線ＷＬｎの
電位が“Ｌ”に立ち上がり、またセンスアンプ活性化信
号ＳＯ、ＳＯＦ及び／ＳＯも不活性状態の“Ｌ”及び
“Ｈ”へそれぞれ復帰する。これと平行して、イコライ
ズ信号ＥＱＳが“Ｈ”に立ち上がる。イコライズ回路Ｅ
Ｑ１８ａが活性化され、イコライズ回路１８ａに含まれ
るトランジスタＮ５、Ｎ６及びＮ７（図６参照）がすべ
て導通状態となる。それまで“Ｈ”及び“Ｌ”レベルに
あったセンスアンプドライブ信号線ＳＰ１及びＳＰ２が
短絡されてそれらの電位は中間電位Ｖｃｃ／２となる。

【００６１】また、同時にトランジスタＮ６及びＮ７を
介して、別のＶＢＬ発生回路（図示せず）で生成された
プリチャージ電位ＶＢＬ（Ｖｃｃ／２レベル）がセンス
アンプドライブ信号線ＳＰ１及びＳＮ１はプリチャージ
電位レベルに固定され、次のセンス動作に備える。セン
スアンプドライブ信号線をＶｃｃ／２のプリチャージレ
ベルに保持するのは、ビット線１６ａ（ＢＬ）及び１６
ｂ（／ＢＬ）を中間電位Ｖｃｃ／２にプリチャージする
のと同様の理由により、消費電力の低減及びセンス動作
を高速化させるためである。

【００６２】さらに、この実施の形態ではメモリセルの
列方向に配置された複数本の電源線２２及び接地線２３
がセンスアンプ形成領域において、それぞれメモリセル
の行方向に配置された電源線１９と接地線２０にスルー
ホール２５によって接続されているためセンスアンプド
ライブ信号線ＳＰ１及びＳＮ１（若しくはＳＮ２、ＳＰ
２）への給電が速やかに行われ、このセンスアンプドラ
イブ信号線の充電に要する時間を小さくできセンス動作
の高速化が可能となる。

【００６３】次に、電源線２２（２２ａ、２２ｂ）及び
接地線２３（２３ａ、２３ｂ）に着目した電源配置図を
図８に示す。図において既に用いた符号と同一符号は同
一、若しくは相当する部分を示している。従来では、メ
モリセルの列方向と平行に配置する電源線と接地線を交
互配置としていたために同一工程において、同一平面上
に、これらの配線を形成した場合に、複数本の配線をま
とめることは困難であったが、この実施例では、図８に
示すように、例えば電源線２２ａと２２ｂを隣接して配
置することによって、カラムデコーダ４とセンスアンプ
形成領域５ａの境界部近傍において電源線同士を一本の
比較的幅の広い一本の電源線２２にまとめ、カラムデコ
ーダ４を列方向に横切る配線数を減少させることが可能
である。

【００６４】また、これに伴って、カラムデコーダ４を
横切る配線数を減少させ、実効的なカラムデコーダ形成
領域を従来よりも広げることができ、カラムデコーダ内
に形成できる素子数を増加させることが可能となり、よ
り信頼性の高いカラムデコーダを形成することが可能と
なる。さらに、同様に接地線２３についても、電源線２
２と同様に配置することができ、複数本の電源線２２と
複数本の接地線２３が交互配置された状態としても、カ
ラムデコーダ４を横切る配線数をより減少させ、実効的
なカラムデコーダ形成領域を広げることが可能となる。

【００６５】この実施の形態１ではカラムデコーダ４と
センスアンプ形成領域５ａ（若しくはメモリセルサブア
レイ１ａ）との境界部近傍において複数本の電源線（２
２ａ、２２ｂ）、又は接地線（２３ａ、２３ｂ）をまと
めた例を挙げたが、メモリセルサブアレイ１ａ及びセン
スアンプ形成領域５ａ上の配線を延長した状態でカラム
デコーダ上に配置しても、センスアンプドライブ信号線
（ＳＮ１、ＳＮ２、ＳＰ１、ＳＰ２）への給電は高速に
行うことが可能である。

【００６６】また、図３ではカラムデコーダ４に隣接し
てメモリセルサブアレイ１ａが形成されているのに対
し、図８ではセンスアンプ形成領域５ａが配置されてい
るが、この配置の相異による効果の違いはなく全く同様
の効果を持っているためどちらの配置を取っても構わな
い。さらに、図３に示した半導体記憶装置の拡大図で
は、センスアンプ１７がメモリセルの行方向に一列に並
んで配置されていたが、例えば図９に示すように、一つ
の帯状のメモリセルサブアレイ１ａを介して２列のセン
スアンプ形成領域５ａ、５ｂを形成することも可能であ
り、これによってメモリセルの行方向の素子形成領域の
縮小を行うことができる。

【００６７】さらに、カラム選択信号線２４は図３、
８、９に示すように電源線（２２ａ、２２ｂ）及び接地
線（２３ａ、２３ｂ）の隣接する２本の配線間に１本ず
つ配置することが可能であるが、図１０（ａ）に示すよ
うに、２本の電源線（２２ａ、２２ｂ）又は２本の接地
線（２３ａ、２３ｂ）を介してその両端にカラム選択信
号線２４を配置することも可能であるし、また、図１０
（ｂ）に示すように隣接する電源線２２と接地線２３を
介してカラム選択信号線２４を配置することも可能であ
る。この場合は、互いに隣接する電源線２２と接地線２
３がカラムデコーダ４上において、可能な限り近い位置
となるように配置することによって実効的なカラムデコ
ーダ形成領域を広くすることができる。

【００６８】さらに、この実施の形態ではメモリセルの
列方向に配置された複数本の電源線２２及び接地線２３
がセンスアンプ形成領域において、それぞれメモリセル
の行方向に配置された電源線１９と接地線２０にスルー
ホール２５によって接続されているためセンスアンプド
ライブ信号線ＳＰ１及びＳＮ１（若しくはＳＮ２、ＳＰ
２）への給電が速やかに行われ、このセンスアンプドラ
イブ信号線の充電に要する時間を小さくできセンス動作
の高速化が可能となる。

【００６９】実施の形態２．上記の実施の形態１では、
主にメモリセルの列方向に配置される電源線（２２ａ、
２２ｂ、２３ａ、２３ｂ）と接地線のメモリセルアレイ
上の配置について述べたが、本実施例では電源線及び接
地線がメモリセルサブアレイ１ａ内に含まれるメモリセ
ルブロック２６ａ、２６ｂ（図１１に示す）上にどのよ
うに配置されるかについて述べる。この図１１に示すメ
モリセルブロック２６ａ、２６ｂはワード線シャント領
域２６によって区切られたメモリセルサブアレイ１ａの
一つの領域を指しており、このメモリセルブロック２６
ａ、２６ｂ内はメモリセルが行及び列方向に整列配置さ
れた状態となっている、また、上述のワード線シャント
領域２６とは、一般的にワード線杭打ち領域とも呼ばれ
ている領域であり、これはワード線の低抵抗化のために
用いられている、金属配線と多結晶シリコンからなる配
線の接続部が形成される領域である。この接続部を形成
しなくてはならないためにこのワード線シャント領域２
６にはメモリセルが形成されていない。従ってメモリセ
ルサブアレイ１ａ内に配置されているメモリセルが不連
続になっている領域であるということが言える。

【００７０】この実施の形態２に示す発明の特徴は、上
記のメモリセルブロック２６ａ上に、メモリセルの列方
向に配置する配線が、例えば信号線（ここではカラム選
択信号線２４）と電源線（２２ａ、２２ｂ）とか、別の
例では信号線（２４）と接地線（２３ａ、２３ｂ）とい
うように、一つのメモリセルブロック上には電源線か接
地線のいずれか一方しか配置されていないという点であ
る。図１１に示す例では、メモリセルブロック２６ａ上
には電源線２２ａと２２ｂが配置され、カラム選択信号
線２４は、この電源線と一本ずつの交互配置とされてお
り、メモリセルブロック２６ｂ上には接地線２３ａと２
３ｂが配置され、カラム選択信号線２４は、この接地線
と一本ずつの交互配置とされている。

【００７１】このように電源線（２２ａ、２２ｂ）及び
接地線（２３ａ、２３ｂ）を配置しても、実施の形態１
と同様に、カラムデコーダ４とセンスアンプ形成領域５
ａ若しくはメモリセルサブアレイ１ａとの境界部近傍に
おいてそれぞれ同電位である配線同士を一本の比較的幅
の広い配線層（この例においては電源線２２、接地線２
３）とすることによって、カラムデコーダ４をメモリセ
ルの列方向に横切る配線数を減少させることができ、実
効的なカラムデコーダ４の形成領域を広くすることが可
能となる。また、図１１では電源線若しくは接地線と信
号線（カラム選択信号線）を一本ずつの交互配置として
いるが、図１２に示すように、例えば二本の電源線若し
くは二本の接地線と二本の信号線（カラム選択信号線）
を交互に配置するというように、複数本の電源線（接地
線）と複数本の信号線を交互に配置しても図１１に示し
た装置と同様の効果が得られる。

【００７２】また、別の例として二本の電源線２２ａと
２２ｂを介してその両端にカラム選択信号線２４を一本
ずつ配置しても図１１に示した装置と同様の効果を得る
ことがきる（図示せず）。また、さらに別の例として、
メモリセルの列方向に配置する電源線と接地線は図１
１、図１２ではカラムデコーダ４上においてそれぞれ電
源線２２ａ、２２ｂをまとめて一本の電源線２２とし、
接地線２３ａ、２３ｂをまとめて一本の接地線２３とし
ていたが、電源線２２ａ、２２ｂ、接地線２３ａ、２３
ｂをまとめずにカラムデコーダ４上にそれぞれ異なる配
線として配置しても、図１１、図１２と全く同様の電源
供給能力を持つ半導体記憶装置を得ることができる。

【００７３】実施の形態３．次に、その他の発明の実施
の形態について説明する。実施の形態１、２において示
したように、メモリセルアレイは複数のメモリセルサブ
アレイ１ａを含んでおり、このメモリセルサブアレイ１
ａは複数のメモリセルブロック２６ａ、２６ｂを含んだ
構成となっている。一続きのメモリセルブロック２６
ａ、２６ｂはそれぞれ図１３に示すようにワード線シャ
ント領域２６によって区切られている。このワード線シ
ャント領域２６とは、実施の形態２の説明において述べ
たように、ワード線の金属配線と多結晶シリコンからな
る配線の接続部が形成される領域であり、この接続部を
形成しなくてはならないためにこのワード線シャント領
域２６にはメモリセルを形成することが困難であった。

【００７４】しかしながら、メモリセルの形成が困難で
あっても、接続部上に絶縁層を介して配線をメモリセル
の列方向に配置することは可能である。そこで、本実施
例では実施の形態１、２で示した半導体記憶装置に加え
て、隣接するメモリセルブロック間のワード線シャント
領域２６に例えばカラム選択信号線２７や電源電位を供
給する電源線、または接地電位を供給する接地線等の電
源線２８を配置した半導体記憶装置を図１３に示し、こ
れについて説明する。

【００７５】この図１３において、実施の形態１、２の
説明に用いた符号と同一符号は同一、若しくは相当部分
を示している。ワード線シャント領域２６には、この図
では一本の信号線２７と一本の電源線２８を一例として
配置したが、メモリセルアレイの所定の部分に対して電
源を強化する必要がある場合には、電源線だけを複数本
配置してもよい。また、カラム選択信号線等の信号線を
複数本配置してもよい。また、一つのワード線シャント
領域２６に配置する信号線若しくは電源線は、比較的広
い幅をもつ単数本の配線としてもよく、必要とされる部
分でこの配線を比較的幅の狭い複数本の配線に分割して
もよい。

【００７６】このように、従来では単にワード線を構成
する金属配線と多結晶シリコンからなる配線を接続する
スルーホールの形成領域としてのみ用いられていたワー
ド線シャント領域２６上に信号線２７や電源線２８を配
置することによってより信頼性の高い半導体記憶装置を
得ることができる。

【００７７】実施の形態４．次に、その他の実施の形態
について図１４、図１５を参照して説明する。この実施
の形態の特徴は、メモリセルの列方向に配置された信号
線の配置にある。まず図１４に示すように、２本のカラ
ム選択信号線２４を挟んで電源線２２と接地線２３をそ
れぞれ隣接するように配置している。例えば、電源線ま
たは接地線と信号線をそれぞれ１本ずつの交互に配置し
た場合、信号線等の配線の歪みや配線を形成する上で生
じる欠陥などによって、隣接する配線間同士がショート
した場合を考えると、カラム選択信号線２４と電源線２
２がショートしたときには、電源線２２側から電流がカ
ラム選択信号線２４に流れ込み、消費電流は増大し、ま
たカラム選択信号線２４の電位は本来あるべき電位では
ない電位をもつことになる。

【００７８】そこで、図１４のように電源線２２と接地
線２３の間に２本のカラム選択信号線２４を配置したこ
とによって、この互いに隣接するカラム選択信号線２４
が、配線の形成時に生じたゆがみや突起などによってシ
ョートした場合においても、電源線２２や接地線２３と
ショートした場合と比較して、消費電流が増大すること
が抑制でき、電源線２２及び接地線２３の電圧の変動に
よる装置の誤動作等、配線間のショートによる影響を極
力小さくできるという効果がある。さらに、この発明で
は先述の実施例と同様に電源線２２と接地線２３とがメ
モリセルアレイの列方向に均等に配置されており、セン
スアンプ形成領域５ａに配置された行方向に均等に配置
された電源線１９と接地線２０とがスルーホールによっ
て接続されているために、メモリセルアレイ内に形成さ
れたセンスアンプに対して十分に電源を供給することが
可能である。

【００７９】また、図１５に示すように、メモリセルの
列方向に配置する信号線を２本隣接して配置し、さらに
同じ電位であり、互いに隣接する電源線をこの信号線に
隣接して配置することでカラムデコーダ４とセンスアン
プ形成領域５ａ（若しくはメモリセルサブアレイ１ａ）
との境界部近傍においてメモリセルアレイ上に配置した
電源線２２ａ、２２ｂ（または接地線２３ａ、２３ｂ）
をまとめて１本の電源線２２（または接地線２３）とす
ることによって、実効的にカラムデコーダの素子形成領
域を広くすることが可能となり、より多機能なカラムデ
コーダを形成することが容易になるという効果がある。
さらに、この図１５においては、メモリセルアレイに配
置される電源線を２２ａと２２ｂとの２本として示した
が、複数本であれば同様の効果を得ることができる。

【００８０】実施の形態５．次に、発明の実施の形態５
について、図１６を参照して説明する。図１６におい
て、符号２９ａ、２９ｂ、２９ｃはそれぞれメモリセル
アレイの構成要素であり、メモリセルの集合体であるメ
モリセルサブアレイを示しており、３０ａはメモリセル
サブアレイ２９ａ内に形成されるメモリセルに接続され
るセンスアンプ形成領域、３０ｂはメモリセルアレイ２
９ｂ内に形成されるメモリセルに接続されるセンスアン
プ形成領域、３０ｃはメモリセルアレイ２９ｃ内に形成
されるメモリセルに接続されるセンスアンプ形成領域を
示している（３０ｄについても同様）。さらに、３４
ａ、３４ｂは電源線２２ａ、２２ｂとメモリセルの行方
向に配置された電源線１９ａを接続するスルーホールを
それぞれ指している。

【００８１】また、３５ａ、３５ｂは接地線２３ａ、２
３ｂとメモリセルの行方向に配置された接地線２０ｂを
接続するスルーホールを、３４ｃ、３４ｄは電源線２２
ａ、２２ｂとメモリセルの行方向に配置された電源線１
９ｃを接続するスルーホールを、３５ｃ、３５ｄは接地
線２３ａ、２３ｂとメモリセルの行方向に配置された接
地線２０ｄを接続するスルーホールをそれぞれ示してい
る。また、メモリセルサブアレイ２９ａはワード線シャ
ント領域２６によって複数個のメモリセルブロックに区
切られており、ここでは一例としてメモリセルブロック
が行方向に２個並んでいる場合を考える。符号３１ａ、
３１ｂはメモリセルサブアレイ２９ａ内に含まれるメモ
リセルブロック、同様に３２ａ、３２ｂはメモリセルサ
ブアレイ２９ｂ内に含まれるメモリセルブロック、３３
ａ、３３ｂはメモリセルアレイ２９ｃ内に含まれるメモ
リセルブロックをそれぞれ示している。その他、実施の
形態１ないし４において説明に用いた符号と同一符号は
同一、若しくは相当部分を示している。

【００８２】この実施の形態の特徴となる点は、メモリ
セルの行方向に配置された電源線と列方向に配置された
電源線とを接続するために形成されるスルーホールの形
成位置にあり、例えばメモリセルサブアレイ２９ａに接
続されるセンスアンプ（このセンスアンプはセンスアン
プ形成領域３０ａに含まれる）に対してはスルーホール
３４ａ及び３４ｂによって互いに接続された電源線１９
ａ、２２ａ、２２ｂから電源電位（Ｖｃｃ）を供給して
いる。また、メモリセルサブアレイ２９ｂに接続される
センスアンプ（このセンスアンプはセンスアンプ形成領
域３０ｂに含まれる）に対してはスルーホール３５ａ、
３５ｂによって互いに接続された接地線２０ｂ、２３
ａ、２３ｂから接地電位（Ｖｓｓ）を供給している。

【００８３】実施の形態１ないし４の説明の為に用いた
図面、例えば実施の形態１の図８に示したように、メモ
リセルの列方向に配置された電源線２２ａ、２２ｂ、接
地線２３ａ、２３ｂと同電位である、行方向に配置され
た電源線１９及び接地線２０がそれぞれ同電位である電
源線同士がメモリセルアレイ上において重畳する毎にス
ルーホール２５によって２本の配線を電気的に接続し、
これによって電源電位若しくは接地電位を強化してい
る。このように行及び列方向に配置された電源線が重畳
する毎にスルーホールによって電源線同士を接続すると
メモリセルアレイ全体に均一に電源供給能力を強化でき
る。

【００８４】しかし、メモリセルアレイにおいて特に活
性化される頻度の高いメモリセルの集合体（メモリセル
サブアレイ、さらに小さくはメモリセルブロック）に対
して所定の電源の供給能力を特に高くする必要があった
場合においては、図１６に示すような選択的なスルーホ
ールの形成が有効となる。例えば、この例ではセンスア
ンプ形成領域３０ａ、３０ｃに対しては電源電位（Ｖｃ
ｃ）の電源供給能力が強化されており、一方センスアン
プ形成領域３０ｂ、３０ｄには接地電位（Ｖｓｓ）の電
源供給能力が強化されている。この例では、電源線２２
ａ上に形成されるスルーホールは、この電源線２２ａが
行方向に配置された電源線１９とカラムデコーダ４に近
い側から奇数番目に重畳した位置に形成されている。接
地線２３ａについても同様のことが言える。このよう
に、所定回数重畳した位置においてスルーホールを形成
することによっても特定のメモリセル集合体に対して電
源供給能力を強化できるという効果がある。

【００８５】また、別の電源供給能力強化の例として、
図１７に示すようなスルーホールの配置が挙げられる。
この図において、３１ｃ、３１ｄはそれぞれメモリセル
ブロック３１ａ、３１ｂ内に形成されるメモリセルに接
続されるセンスアンプが形成される領域を示すセンスア
ンプブロックであり、３２ｃ、３２ｄ、３３ｃ、３３
ｄ、３３ｅ、３３ｆも同様にセンスアンプブロックを示
している。その他、既に説明に用いた符号と同一符号は
同一、若しくは相当部分を示している。

【００８６】この場合の同電位の電源線が互いに接続さ
れるスルーホールの位置は、メモリセルの列方向に配置
された電源線２２ａについては、行方向に配置された電
源線１９と奇数番目に重畳した位置においてスルーホー
ルを形成し、この電源線２２ａに隣接して列方向に配置
された電源線２２ｂについては、行方向に配置された電
源線１９と偶数番目に重畳した位置においてスルーホー
ルを形成しているものである。また、接地線に対するス
ルーホールの形成位置も電源線の場合と同様である。こ
のようにスルーホールの配置を行った場合においては、
例えばセンスアンプ形成領域３０ａには電源電位（Ｖｃ
ｃ）と接地電位（Ｖｓｓ）が共に供給されており、他の
センスアンプ形成領域についても同様に電源電位及び接
地電位が供給される。

【００８７】しかし、メモリセルサブアレイの単位で、
このメモリセルサブアレイにつながるセンスアンプブロ
ックに対する電源供給を考えると、例えばセンスアンプ
ブロック３１ｃにはスルーホール３６ａによって電源線
１９と２２ａが接続されており、電源電位（Ｖｃｃ）の
供給が強化されていると言える。また、センスアンプブ
ロック３１ｄに対してはスルーホール３７ａによって接
地線２０と２３ａが接続されており、接地電位の強化が
されていると言える。このように特に電源電位の供給を
必要とするメモリセルアレイの領域としての最小単位が
センスアンプブロックであった場合には、必要とする電
源電位（若しくは接地電位）をセンスアンプブロック毎
に供給するということも可能である。

【００８８】さらに、別の電源供給能力強化の例として
図１８に示すような場合がある。この図において、３８
ａ、３８ｂ、３８ｃ、３８ｄ及び３９ａ、３９ｂ、３９
ｃ、３９ｄはスルーホールを示しており、既に説明に用
いた符号と同一符号は同一、若しくは相当部分を示して
いる。この例と図１７に挙げた例との違いは、図１７に
した半導体記憶装置のメモリセルアレイの列方向に配置
された電源線及び接地線は、それぞれ同一電位の電源線
（接地線）複数本ずつ隣接して配置されていたが、この
例（図１８）においてはメモリセルの列方向に配置され
た電源線２２及び接地線２３がそれぞ１本ずつ交互配置
しているという点である。

【００８９】このように、電源線２２と接地線２３が交
互配置されたものについても、メモリセルブロック３１
ａにつながるセンスアンプが形成されるセンスアンプブ
ロック３１ｃとメモリセルブロック３１ｂにつながるセ
ンスアンプが形成されるセンスアンプブロック３１ｄを
比較した場合に、センスアンプブロック３１ｃの方がよ
り高い電源供給能力を必要としており、また上記のセン
スアンプブロック３１ｃとメモリセルブロック３２ａに
つながるセンスアンプが形成されるセンスアンプブロッ
ク３２ｃとを比較した場合にセンスアンプブロック３１
ｃの方がより高い電源供給能力を必要としていた場合で
は、センスアンプブロック３１ｃ上にスルーホール３８
ａ、３９ａを形成することで特にセンスアンプブロック
３１ｃに対する電源供給能力を強化することができる。
この図１８の場合ではセンスアンプブロック３１ｃ、３
２ｄ、３３ｃ、３３ｆの電源供給能力を特に強化してい
る。

【００９０】また、別の電源供給能力強化の例として図
１９に挙げるような場合がある。この図において、４０
ａ、４０ｂ、４０ｃ、４０ｄ及び４１ａ、４１ｂ、４１
ｃ、４１ｄはスルーホールを示しており、その他、既に
説明に用いた符号と同一符号は同一、若しくは相当部分
を示している。この例と図１８に挙げた例との違いは、
メモリセルの列方向に配置された接地線２３と行方向に
配置された接地線２０との接続部であるスルーホールの
形成位置にあり、図１８に示した場合では電源線２２上
に形成されたスルーホールと接地線２３上に形成された
スルーホールは、同一のセンスアンプブロック上に配置
していたが、この図１９の場合では、電源線２２上に形
成されるスルーホールと接地線２３上に形成されるスル
ーホールはそれぞれことなるセンスアンプブロック上に
形成されているという点である。この図１９のように、
例えばセンスアンプブロック３１ｃには電源電位（Ｖｃ
ｃ）を強化するためにスルーホール４０ａを形成する、
センスアンプブロック３１ｄには接地電位（Ｖｓｓ）を
強化するためにスルーホール４１ａを形成するというよ
うに、選択的にセンスアンプブロックに対して電源供給
能力を強化することが可能である。

【００９１】さらに、スルーホールは実際のデバイスで
は、例えば６４ＭＤＲＡＭにおいて０．５μｍ四方程度
の大きさに設計されるが、半導体基板の活性領域と配線
層とのコンタクトの大きさが０．３μｍ四方であるのに
対し、比較的大きな面積を占めるものであり、複数個を
同一平面上で互いに近い距離に形成することは、他の電
源線等の配線層の形成裕度を低下させることにつながる
恐れがあったが、実施例の図１７、１９に示したスルー
ホールの配置のように、隣接する電源線（接地線）の近
傍にスルーホールを形成しないことで、他の電源線等の
配線層の形成裕度を高くすることが可能となるという効
果がある。

【００９２】実施の形態６．上記の実施の形態２以降の
発明では、ワード線は低抵抗な金属配線と多結晶シリコ
ン配線等をワード線を平行に配置し、所定の箇所におい
て接続すること（ワード線シャント法という）で、全配
線を多結晶シリコンで形成する場合よりも配線抵抗を低
くしている方法を示している。上記の方法によっても立
ち上がり時定数を小さくすることが可能であったが、半
導体記憶装置の高集積化に伴う素子の微細化が進むに連
れ、金属配線の配線幅が比較的が大きいために、他の配
線の形成裕度が小さくなり、製造工程における歩留り低
下を招く可能性が高くなるということが考えられる。本
実施例は上記のようにワード線一本毎に金属配線を用い
ずにワード線の低抵抗化を図ることが可能な方法に基づ
く発明によるものである。

【００９３】次に、本実施例を説明するために、まずワ
ード線の低抵抗化の為に用いられている分割ワード線方
式について図２０（ａ）に基づいて説明する。この図２
０（ａ）は半導体記憶装置の全体ブロック図を示してお
り、この図において既に用いた符号と同一符号は同一、
若しくは相当部分を示している。この分割ワード線方式
とは主ロウデコーダ３ａによって選択された主ワード線
４２ａ（第一金属配線）とメモリセルサブアレイ１ａ内
に形成されたサブデコード帯４３において、デコードさ
れたサブデコード信号４３ａによってサブワード線４２
ｂを選択する。これにより、ワード線の負荷分散が可能
となり、高速にワード線を立ち上げることが可能にな
る。また、サブデコード信号４３ａは、図２０（ｂ）に
示すサブデコードバッファ帯４３ｂによって出力される
信号であり、またサブロウデコード回路４５は主ワード
線４２ａとサブデコード線４４とが交差する位置に形成
される回路である。

【００９４】この分割ワード線方式では、ワード線シャ
ント方式を用いた場合と比較して、第一金属配線（主ワ
ード線４２ａ）の配置間隔はサブデコード線４４のｗａ
ｙ数（分岐数）が多いほど緩和することが可能になり、
これに伴って、ワード線以外の配線の形成裕度が大きく
なり、製造工程における歩留りを向上させることが可能
となる。

【００９５】次に、この分割ワード線方式の一例を図２
１（ａ）に示す。この図においてサブワード線４２ｂは
主ワード線４２ａに対して平行に配置され、また、複数
本のサブワード線４２ｂがメモリセルの配置の行方向に
一列に並んで配置されている。また、この図では一本の
主ワード線４２ａに対して２行分のメモリセルに対する
サブワード線４２ｂが配置されているが、一般的にサブ
ワード線４２ａは一つのメモリセルサブアレイ１ａに対
して２５６行分配置されるため、一本の主ワード線４２
ａに対して４行分のサブワード線４２ｂを配置した場合
には、主ワード線が６４本、また一本の主ワード線４２
ａに対して、図に示すように２行分のサブワード線４２
ｂを配置させた場合には主ワード線が１２８本配置され
る構成となる。

【００９６】その他の構成要素として、メモリセルの配
置の列方向にサブデコード信号の相補信号をそれぞれ伝
達する２本のサブデコード線４４が所定間隔を隔ててメ
モリセルアレイ上に配置されており、このサブデコード
線４４と一本のサブワード線４２ｂが交差する位置にサ
ブデコード回路４５が形成されている。このサブデコー
ド回路４５は一組のサブデコード線４４に着目した場合
に、メモリセルアレイの列方向に所定間隔を隔てて連続
的に形成されており、このサブデコード回路が形成され
ている部分を、ここではサブデコード帯４３として表
す。また、このサブデコード回路４５の具体的な構成は
図２１（ｂ）に示すとおりであり、主ワード線４２ａに
導電される電位の逆相の電位（／ＭＷＬの電位）と、サ
ブデコード信号の相補信号（／ＳＤ、ＳＤ）の電位の相
互関係によって選択的にサブワード線４２ｂが立ち上が
る構造となっている。

【００９７】このような分割ワード線方式の半導体記憶
装置のメモリセルアレイ（メモリセルサブアレイ１ａ）
には、サブデコード回路４５を形成するためのサブデコ
ード帯４３にはメモリセルの形成は困難であり、高集積
化の妨げとなっている。しかし、このサブデコード帯４
３の領域をワード線シャント方式の半導体記憶装置のシ
ャント領域と同じように考えた場合に、この領域上に、
電源供給能力強化のためのメモリセルの列方向に伸びる
電源線（接地線）や信号線（カラム選択信号線）を配置
することが可能である。

【００９８】さらに、先述の実施の形態１ないし５と同
様に、メモリセルの列方向に配置する電源線と接地線の
配置についても、この分割ワード線方式の半導体記憶装
置に対して適応することが可能である。図２２に、この
分割ワード線方式を用いた半導体記憶装置の配線概略図
を示す。図のようにサブデコード帯４３に信号線２７ま
たは電源線（接地線）２８等を配置し、所定の位置にお
いて、重畳するメモリセルの行方向の電源線１９または
接地線２０とスルーホールを介して接続することでこの
電源線につながる回路に対して電源供給能力を強化させ
ることができる。

【００９９】実施の形態７．次に、他の実施例について
図２３ないし２６を参照して説明する。図２３において
４６ａ、４６ｂはいずれも同時に情報が書き込まれるセ
ンスアンプを示しており、その他、既に用いた符号と同
一符号は同一、若しくは相当部分を示すものである。こ
の図において、複数のセンスアンプを電気的に接続する
センスアンプドライブ線ＳＮ１とメモリセルの行方向に
配置された接地線２０とを電気的に接続するＰチャネル
トラジスタＰ１が形成されており、このＰチャネルトラ
ンジスタＰ１が導通することによって、電源電位を供給
され得るセンスアンプは１７ｃ、１７ｄの２個のセンス
アンプである。

【０１００】メモリセル内に情報を書き込む場合、セン
スアンプにデータを書き込むことが必要となるが、同時
にセンスアンプ１７ｃと１７ｄがデータ書き込みされる
と仮定すると、センスアンプ１個のみに情報を書き込む
場合の２倍程度の電力が必要となるため、このセンスア
ンプに共通して接続されているＰチャネルトランジスタ
Ｐ１に供給されている電源線１９、及び２３の電源供給
能力が小さい場合に、供給すべき電位よりも小さい電位
しか供給できなくなるという問題がある。

【０１０１】そこで、本実施の形態では、あらかじめ回
路設計の段階において、センスアンプドライブ回路２１
ａ、２１ｂの構成要素であるスイッチング素子が導通す
ることによって、共通に電源電位が供給され得る複数の
センスアンプ（例えば図において２３の場合であれば、
符号１７ａと１７ｂ、１７ｃと１７ｄ、１７ｅと１７
ｆ、１７ｇと１７ｈ）は、互いに、同時に活性化しない
メモリセル同士としている。このような同時に活性化さ
れ得るかどうかを考慮することによって電源線の配置を
決めることによって、これらのセンスアンプに供給する
電源電位が局部的に電源供給能力を失うことを抑制でき
る。つまり、電力を消費する部分をメモリセルアレイ内
の広範囲な領域に分散することで、書き変えのために必
要な電力を供給する電源線（接地線）の電位の変動を抑
制することが可能となる。

【０１０２】例えばセンスアンプ１７ａないし１７ｈの
うち、同じタイミングによって書き込みされるセンスア
ンプは１７ｂ、１７ｃの二つであり、この二つのセンス
アンプへの電源供給はそれぞれ異なるスイッチング素子
（センスアンプドライブ回路の構成要素）を通じて行わ
れる。これによって、一つのスッイチング素子に接続さ
れる複数個のセンスアンプが同時に活性化する場合より
も、電源線（接地線）の電位の変動を抑制することがで
きる。

【０１０３】次に、図２４に基づいて、複数個の同時書
き込みされるセンスアンプが存在する場合の他の実施例
について説明する。この図２４において、既に用いた符
号については、同一符号は同一、若しくは相当部分を示
している。先述の図２３に基づく発明では、同じスイッ
チング素子（センスアンプドライブ回路の構成要素であ
り、電源線若しくは接地線とセンスアンプを電気的に接
続する）によって電源電位を供給されるセンスアンプは
互いに同時に書き込みされないセンスアンプとすること
を特徴としていたが、図２４の場合は、例えば同時に書
き込みされるセンスアンプ１７ｄはそれぞれ同一のセン
スアンプドライブ線ＳＰ１、ＳＮ１によって接続された
複数個のセンスアンプ１７ａないし１７ｄが互いに同時
に書き込みされないように、回路設計の段階において配
置するという点を特徴としている。

【０１０４】このように、一続きのセンスアンプドライ
ブ線ＳＰ１、ＳＮ１に接続される複数個のセンスアンプ
の中では同時に書き込みされるセンスアンプをメモリセ
ルアレイ内に分散して配置することによって、特定の部
分での消費電力が大きくなり、電源線（接地線）の電位
が変動してしまうことを抑制することが可能である。

【０１０５】上記の図２３、２４において、メモリセル
の列方向に配置された電源線２２と接地線２３は実施の
形態１ないし６に示したような配置とし、一例としては
図２３のように電源線２２と接地線２３を交互配置し、
行方向に配置された電源線１９及び接地線２０と重畳す
る所定の位置においてスルーホールを形成することで、
この半導体記憶装置の電源供給能力を強化することが可
能となる。また、この場合では、一本のセンスアンプド
ライブ線ＳＰ１またはＳＮ１上に、メモリセルの列方向
に伸びる電源線２２と接地線２３を少なくとも一本ずつ
配置し、所定位置においてスルーホールによって互いを
接続し、センスアンプ形成領域５ａに対して電源電位
（Ｖｃｃ）と接地電位（Ｖｓｓ）の両方の電位を均等な
大きさでメモリセルアレイの全面に供給することができ
る。

【０１０６】さらに、同時書き込みされるセンスアンプ
に対する電源供給能力の強化を考慮した例として、図２
５のような半導体記憶装置が挙げられる。この半導体記
憶装置は実施例の図９に示した半導体記憶装置とセンス
アンプの配置が同一であり、一つのメモリセルサブアレ
イ１ａに対して、センスアンプ形成領域５ａと５ｂが両
側に形成された場合を示している。この場合も一つのセ
ンスアンプドライブ線ＳＰ１、ＳＮ１に接続された複数
個のセンスアンプは互いに同時には書き込みされないセ
ンスアンプである。このようなレイアウトの半導体記憶
装置においても図２３、２４に示した装置と同様の効果
を有する。

【０１０７】また、図２６に示す例では、図２３ないし
図２５に示した効果に加え、さらにメモリセルの列方向
に伸びるカラム選択線２４と電源線（接地線を含む）を
２本毎の交互配置とすることで、少なくとも、いずれの
カラム選択信号線２４の片側にも信号線（カラム選択信
号線）が配置されるようにし、カラム選択信号線２４
と、電源線（接地線を含む）間がショートする確率を低
減させ、これによって電源線または接地線に対する電源
供給能力の低下を抑制することが可能となる。

【０１０８】実施の形態８．次に、さらに別の実施の形
態について図２７ないし３０を参照して説明する。図２
７ないし３０は半導体記憶装置のメモリセルアレイの一
部であり、図２７において４６ａと４６ｂは同じタイミ
ングで活性化されるメモリセルサブアレイ（同時活性化
されるメモリセルサブアレイ）、４７は上記のメモリセ
ルサブアレイ４６ａ、４６ｂが活性化される時に非活性
となるメモリセルサブアレイを示しており、その他、既
に説明のために用いた符号と同一符号は同一、若しくは
相当部分を示している。

【０１０９】通常、所定のメモリセルに対して書き込
み、読み出し動作を行う場合、目的とするメモリセルが
接続されるワード線に接続されている他のメモリセルも
同時に活性化される。この活性化されるメモリセルの集
合体は分割ワード線方式の半導体記憶装置であれば、所
定のサブワード線が配置されている領域であり、分割ワ
ード線方式ではない半導体記憶装置であれば所定のメモ
リセルサブアレイの単位のメモリセルの集合体である。
この例では一個の同時活性化されるメモリセルサブアレ
イと２個の非活性メモリセルサブアレイが繰り返し配置
されている。また、上記の隣接する２個のメモリセルサ
ブアレイ間またはカラムデコーダ４間にセンスアンプ形
成領域４８ａないし４８ｅがそれぞれ配置されている。

【０１１０】さらに、このメモリセルアレイ上には既に
説明した実施の形態と同様に、メモリセルの列方向に電
源線２２（２２ａ、２２ｂ）及び接地線２３（２３ａ、
２３ｂ）が配置されており、センスアンプ形成領域にメ
モリセルの行方向に配置された電源線１９及び接地線２
０と互いに同電位のものについては重畳する位置におい
てスルーホール４９を形成し、行及び列方向に配置され
る電源線を接続し、センスアンプ形成領域４８ａないし
４８ｅ、及びメモリセルサブサレイに対しての電源供給
能力を強化している。

【０１１１】このようにレイアウトされた半導体記憶装
置において、この実施の形態の特徴となる点は、行方向
に配置された電源線１９と列方向に配置された電源線２
２ａ、２２ｂとを接続するスルーホール４９の形成位
置、及び行方向に配置された接地線２０と列方向に配置
された接地線２３ａ、２３ｂとを接続するスルーホール
４９の形成位置にある。

【０１１２】通常の半導体記憶装置の回路設計の段階に
おいて、少なくとも同時に活性化され得る頻度が高いメ
モリセルを知ることが可能である。これを利用して、同
時に活性化される頻度が高いメモリセルを含むメモリセ
ルの集合体が図２７のメモリセルサブアレイ４６ａ、４
６ｂである場合を考える。このメモリセルサブアレイ４
６ａ、４６ｂに隣接して形成されているメモリセル形成
領域４８ａ、４８ｂ及び４８ｄ、４８ｅ上に配置される
電源線１９及び接地線２０と列方向に配置した電源線
（接地線を含む）を接続するように、活性化メモリセル
サブアレイの最近傍にスルーホール４９を形成する。こ
のように、同時に複数のメモリセルサブブロックが活性
化される場合、多くの電力を必要とするため、同時に活
性化されるメモリセルアレイの最近傍においてスルーホ
ールを形成し、電源からの給電を行うことで電源供給能
力の強化を図っている。

【０１１３】さらに、図２７では、電源線２２ａ上にス
ルーホール４９を形成するのと同様に電源線２２ｂにも
同数のスルーホール４９を形成していたが、図２８に示
すように、行方向に配置された電源線１９ａには電源線
２２ａ（列方向に配置）を接続し、電源線１９ｂには電
源線２２ｂを配置するというように、スルーホール４９
を接続する箇所を少なくしても、図２７に示した半導体
記憶装置と同様に電源供給能力を強化することが可能で
ある。

【０１１４】また、図２９、３０のようにメモリセルの
列方向に配置した電源線２２と接地線２３を交互に配置
したような場合においても、同様に、同時に活性化され
るメモリセルサブブロック４６ａ、４６ｂの近傍に電源
線（接地線）同士を接続するスルーホール４９を形成す
ることで電源供給能力を強化することが可能となる。ま
た、カラム選択信号線２４の配置については、隣接する
電源線（接地線）間に一本ずつ配置しても、複数本配置
しても電源供給能力は同様である。さらに、ワード線シ
ャント領域（分割ワード線方式ではサブデコード帯とな
る領域）２５上に他の信号線、電源線を配置しても、全
く同じ電源供給能力を持つ半導体記憶装置となる。

【０１１５】実施の形態９．次に、図３１ないし３４を
参照して、メモリセルの列方向に配置される電源線２２
と接地線２３、カラム選択信号線２４、及び行方向に配
置されるカラムデコーダ４上に行方向に配置される電源
線５０ａ、５０ｂ、センスアンプ形成領域５ａ上に形成
される電源線１９、接地線２０の構成を説明する。従来
では、上記の配線のうち、メモリセルの行方向に配置す
る電源線１９及び接地線２０が第一層目（この順序は形
成が早い順に第一層、第二層とする）のアルミニウム配
線で形成されており、カラムデコーダ４上に形成される
電源線５０ａ及び接地線５０ｂと、カラム選択信号線２
４と列方向に伸びる電源線２２と接地線２３は第二層目
のアルミニウム配線で形成していた。

【０１１６】このためにカラムデコーダ４内に形成され
る電源線５０ａ、５０ｂと列方向に配置する電源線２
２、２３とがショートすることを抑制するために、カラ
ムデコーダ４内では電源線２２、２３は第一層目のアル
ミニウム配線に切り換えて配置していた。しかし、カラ
ムデコーダ４内の電源線２２、２３を第一層目のアルミ
ニウム配線で形成したことで、カラムデコーダ４の構成
に必要な第一層目のアルミニウム配線形成できなくな
る、若しくは電源線２２、２３として形成するアルミニ
ウム配線の為に、他の配線層を形成する際の裕度が小さ
くなる、素子の構造が複雑化する等という問題も生じて
いた。

【０１１７】そこで、この実施の形態９では、センスア
ンプ形成領域５ａ上に、行方向に配置する電源線１９、
２０は、従来と同様に、第一層目のアルミニウム配線で
形成し、カラムデコーダ４上に配置する電源線５０ａ、
５０ｂは第一層目のアルミニウム配線で、カラムデコー
ダの構成回路５１を挟んだ状態で形成し、列方向の電源
線２２、２３とカラム選択信号線２４を第二層目のアル
ミニウム配線で形成する。このように、行方向に配置す
る電源線１９、２０、５０ａ、５０ｂを第一層目のアル
ミニウム配線で形成し、列方向に配置する電源線２２、
２３、及び信号線２４を第二層目のアルミニウム配線で
形成することによって、容易に列方向の電源線２２、２
３を形成することができる。

【０１１８】さらに、図３１のようにメモリセルの列方
向に配置する電源線２２と接地線２３を複数本ずつの交
互配置とし、メモリセルアレイに対する電源供給能力の
向上を図ることが可能であり、また図３２に示すように
列方向に配置する電源線の繰り返しパターンを一本ずつ
の交互配置としても同様の電源供給能力が得られる。

【０１１９】また、メモリセルサブアレイ１ａ内に形成
されたワード線シャント領域２６（分割ワード線方式の
半導体記憶装置ならサブデコード帯）に、図３３に示す
ように、別の電源線２８を配置し、カラムデコーダ４内
において電源線５０ａ、５０ｂとそれぞれ重畳した箇所
においてスルーホールによってそれぞれ互いに接続し、
カラムデコーダ４に対する電源供給能力を大きくするこ
とが可能である。また、メモリセルアレイ内の電源線と
接続することで、さらにセンスアンプ形成領域、若しく
はメモリセルに対する電源供給能力を大きくすることが
できる。また、図３４に示すように、この電源線２８と
同様に、ワード線シャント領域２６上に別の信号線２７
を配置することもでき、半導体記憶装置の性能を向上さ
せることができる。

【０１２０】実施の形態１０．図３５にシンクロナスＤ
ＲＡＭの概略を示す。この図に示すように、メモリセル
アレイが第一のバンク２０１ａ、第二のバンク２０１ｂ
を含んでおり、これら第一、第二のバンク２０１ａ、２
０１ｂはそれぞれ独立にそれぞれ独立のアドレスのメモ
リセルのデータのアクセスを行うという特性を持ってお
り、また、外部から与えられる制御クロック信号／Ｃ
Ｓ、ロウアドレスストローブ信号（以下、／ＲＡＳ信号
と略す）、カラムアドレスストローブ信号（／ＣＡＳ信
号）、ライトイネーブル信号（／ＷＥ信号）とを受け、
また、バンク選択信号（ＢＳ信号）に従って一つのバン
クを選択する。

【０１２１】また、コマンドデコーダ２０２、初期設定
回路２０３、制御タイミング回路２０４を含み、内部制
御信号を発生させるコントロール回路７と、コントロー
ル回路７からの内部制御信号に対応しているセンスアン
プ形成領域５内のセンスアンプを活性化するための信号
を発生するセンスアンプ活性化回路８と、センスアンプ
活性化回路からのセンスアンプ活性化信号に対応してセ
ンスアンプ形成領域５に含まれるセンスアンプをドライ
ブするセンスアンプドライブ回路９を含んでいる。ま
た、２ａ、２ｂは行アドレスバッファ、列アドレスバッ
ファをそれぞれ示している。その他、既に説明に用いた
符号と同一符号は同一、若しくは相当部分を示すもので
ある。このような構成のシンクロナスＤＲＡＭにおい
て、第一のバンク２０１ａの内部構造と動作は、既に図
９を用いて説明したＤＲＡＭと同様であり、また、第二
のバンク２０１ｂも同様の内部構造であり、動作をする
ものである。

【０１２２】次に、メモリセルアレイを構成する第一の
バンク２０１ａ、第二のバンク２０１ｂと第一のバンク
２０１ａ、第二のバンク２０１ｂ上に形成される配線の
配置を図３６に示す。図において、２０５ないし２０８
は行及び列方向に配置された複数個のメモリセルの集合
体であるメモリセルサブアレイ、２０５ａないし２０８
ａは隣接するメモリセルサブアレイの専用センスアン
プ、２０９、２１０は隣接する２つのメモリセルサブア
レイの共用センスアンプを示しており、第一のバンク２
０１ａはメモリセルサブアレイ２０５、２０６、センス
アンプ形成領域２０５ａ、２０６ａ、２０９を含んでお
り、同様に、第二のバンク２０１ｂはメモリセルサブア
レイ２０７、２０８、センスアンプ形成領域２０７ａ、
２０８ａ、２１０を含んでいることを示している。

【０１２３】また、メモリセルアレイの一辺方向に、カ
ラムデコーダ４に対して垂直に、メモリセルアレイの列
方向のバンク上に電源線２１１、２１２が規則的に等間
隔で配置されており、電源線２１１、２１２と平行に、
電源線から等間隔隔てた位置に接地線２１３、２１４が
配置され、さらに、電源線２１１、２１２、接地線２１
３、２１４の配線間にカラム選択信号線に２１５が配置
されている。加えて、センスアンプ形成領域２０５ａに
は、メモリセルアレイの行方向に電源線２２１、接地線
２３１が配置され、同様に、他のセンスアンプ形成領域
２０９、２０６ａ、２０７ａ、２１０、２０８ａ上にも
電源線２２２ないし２２６、接地線２３２ないし２３６
が配置された状態となっている。

【０１２４】さらに、メモリセルアレイの列方向に配置
された電源線２１１と、行方向に配置された電源線１４
１が交差する位置において、半導体基板の一主面からの
高さが異なる位置に形成された、これら２本の電源線は
スルーホール２４１ａによって接続されており、同様に
接地線２１３と接地線２３１が交差する位置において
も、２本の接地線はスルーホール２５１ａによって接続
されている。その他、２４２ａないし２４６ａ、２５２
ａないし２５６ｂも行方向に配置された２本の電源線若
しくは接地線を電気的に接続するスルーホールを示して
いる。

【０１２５】このようにシンクロナスＤＲＡＭのメモリ
セルアレイの列方向に電源線、及び接地線を所定間隔で
配置し、センスアンプ形成領域に配置された行方向の電
源線、若しくは接地線とスルーホールで電気的に接続す
ることで、電源電位を安定化でき、電源の強化を図るこ
とが可能となる。また、隣接する列方向の電源線２１
１、２１２、または接地線２１３、２１４はそれぞれ互
いに異なるバンク内の電源線、若しくは接地線とスルー
ホールによって接続されているため、第一のバンク２０
１ａと第二のバンク２０１ｂの同時動作の場合において
も、一方のバンク内での電源低下に伴って、他のバンク
もこの影響のため電源が低下する等の問題がなく、効果
的に電源を強化することが可能となる。

【０１２６】また、ここに示したシンクロナスＤＲＡＭ
のように複数バンクの同時動作が可能な半導体記憶装置
においてはバンク毎のデータの入出力は、コラムデコー
ダ及びデータ入出力線を介して行われる。そのため、コ
ラムデコーダ４は複数個のバンクの中央部に形成される
ことで、チップ内の電気特性の平均化を行うことが可能
である。

【０１２７】また、図３７に示すように、符号２６１な
いし２６４は、電源線及び接地線２１１ないし２１４が
それぞれ接続されているボンディングパッドを示してお
り、また、符号２７１ないし２７４は電源線及び接地線
２１１ないし２１４と、この電源線及び接地線に垂直に
交差する電源線、接地線（図面には記載していない）と
を電気的に接続するスルーホールを示している。その
他、既に説明に用いた符号と同一符号は同一、若しくは
相当部分を示すものである。

【０１２８】図３７に示したように、メモリセルの列方
向に伸びて配置され、一本の配線が複数のバンク上にま
たがって配置されるような電源線及び接地線２１１ない
し２１４は、それぞれボンディングパッド２６１ないし
２６４に一本ずつ接続されているため、列方向に配置さ
れた電源線及び接地線２１１ないし２１４に電源の供給
を十分に行うことができ、複数のバンクの同時動作時に
おいても、電源線、接地線同士の干渉を抑制でき、効果
的に電源供給を行うことが可能である。

【０１２９】さらに、図３８に示すように、ボンディン
グパッド２６１とメモリセルの列方向に伸びるように配
置された電源線２１１との間に電源電圧降圧回路２８１
を形成し、同様に、他の電源線２１２の電位もボンディ
ングパッド２６２との間に形成された電源電圧降圧回路
２８２を形成する。このように形成された半導体記憶装
置においては、メモリセルの列方向に形成された電源線
２１１、２１２に、それぞれ独立に電源電圧降圧回路２
８１、２８２を形成したので、電源線同士の電気的干渉
を抑制できる。また、図３９に示すように、電源線２１
１、２１２を電源電圧降圧回路２８１、２８２を介して
１つのボンディングパッド２６１に接続することも考え
られる。ボンディングパッドに複数本の電源線を接続し
電源を供給することで、ボンディングパッドの数を少な
くすることが可能であり、半導体記憶装置の小型化、若
しくは空いたスペースに機能を付加するなどすることも
可能である。

【０１３０】また、実際の半導体記憶装置においては、
実施の形態１ないし９において説明したように、メモリ
セルの列方向に伸びた状態に形成された電源線と接地
線、カラム選択信号線は、２本の電源線、若しくは接地
線を挟んで接地線を配置する場合も、同様に電源電位、
接地電位の十分な供給が可能であり、さらに、２本の隣
接するカラム選択信号線の間に他の配線が平行に配置さ
れないようにする構造を用いても、同様に十分な電源電
位、接地電位の供給が可能になる。

【０１３１】実施の形態１１．次に、シンクロナスＤＲ
ＡＭなどの異なるアドレスを同時選択できる半導体記憶
装置に適応可能な、別の実施の形態について説明する。
図４０において、符号２１１ａ、２１２ａ、２１１ｂ、
２１２ｂはメモリセルの列方向に伸びて形成された電源
線、符号２１３ａ、２１４ａ、２１３ｂ、２１４ｂはメ
モリセルの列方向に伸びて形成された接地線であり、こ
の電源線と接地線は互いに交互に配置されている。ま
た、センスアンプ形成領域２０５ａ、２０９、２０６
ａ、２０７ａ、２１０、２０８ａ内に配置された電源線
及び接地線と、これらの配線と垂直に交差する位置に形
成された上記の電源線及び接地線との電気的接続に用い
られるスルーホールを符号２４１ｂないし２４６ｂ、２
５１ｂないし２５６ｂで示す。

【０１３２】図４０のように、電源線２１１ａを第一の
バンク２０１ａに、この電源線２１１ａに隣接して形成
される電源線２１２ａを第二のバンク２０１ｂにそれぞ
れスルーホール２４１ａ、２４４ａで接続し、供給する
電源の強化を行い、この電源線２１１ａ、２１２ａ、接
地線２１３ａ、２１４ａの配置パターンを列方向に繰り
返し形成することで２１１ｂ、２１２ｂ、２１３ｂ、２
１４ｂを形成する。このように形成された列方向の電源
線、接地線は、隣接する電源線同士、若しくは接地線同
士が同じバンクに接続されないようにし、例えばバンク
が図４０のように２つ形成された場合では交互に第一の
バンク２０１ａ、第二のバンク２０１ｂに接続され、均
一に電源を供給するものである。また、例えば電源線２
１１ａは第一のバンク２０１ａにのみ接続され、電源線
２１２ａは第二のバンク２０１ｂにのみ接続されるよう
に配線しているため、二つのバンクが同時動作する場合
においても、十分に電源の供給を行うことが可能であ
り、特定の電源線の電位が極端に低下するという問題を
解決でき、バンク毎の独立した動作が可能となる。

【０１３３】また、実施の形態１０において、図３８に
示したように、例えばメモリセルの列方向に配置されて
いる電源線２１１ａ、２１２ａ、２１１ｂ、２１２ｂ
と、これら電源線に電位を供給するボンディングパッド
との間に電源電圧降圧回路をそれぞれ一個ずつ形成する
ことで、低電圧を供給することが可能となり、また、ボ
ンディングパッドをメモリセルの列方向に配置されてい
る電源線及び接地線のそれぞれ一本ずつに対応して一個
ずつ形成すると、電源供給能力がさらに増大し、それぞ
れのバンクに供給される電源を独立に確保することがで
きる。さらに、図３９に示したように、１つのボンディ
ングパッドに２本の電源線を接続することで、ボングィ
ングパッドの形成個数を減少させることができ、装置自
体の小型化と、空いたスペースを利用して、さらに装置
の機能を充実させることも可能となる。

【０１３４】また、実施の形態１ないし９に示したよう
に、メモリセルの列方向に平行に配置する電源線、若し
くは接地線を、例えば隣接する電源線２本を挟んで接地
線を配置するなどしても、それぞれのバンクに十分に電
源を供給することが可能になる。

【０１３５】実施の形態１２．次に、別の実施の形態を
図４１を用いて説明する。実施の形態１０、実施の形態
１１に示したシンクロナスＤＲＡＭの構造では、バンク
は２つ形成され、それぞれのバンクは１つのまとまった
メモリセルの集合体として構成されていた。しかし、こ
の実施の形態では、２つのバンクが形成される場合にお
いても、それぞれ１つのバンクを複数個に分けて、サブ
バンクを形成し、第一のバンクに属する第一のサブバン
ク２９０ａ、２９１ａと第二のバンクに属する第二のサ
ブバンク２９０ｂ、２９１ｂを例えば、第一のバンクと
第二のバンクが交互に配置されるようにすることで、バ
ンク毎のメモリセルアレイ配置を均等にすることが可能
となる。

【０１３６】メモリセルの列方向に配置する１本の電源
線が第一のサブバンク２９０ａ、２９１ａのいずれかに
接続されている場合、この電源線に隣接して形成されて
いる電源線は第二のサブバンク２９０ｂ、２９１ｂのい
ずれかにぞれぞれスルーホールによって電気的に接続さ
れるように、電源の供給を行うため、電源の供給もメモ
リセルアレイの配置同様、均等に行うことが可能であ
る。

【０１３７】さらに、図３８、図３９に示したように、
電源電位降圧回路をボンディングパッドと電源線の間に
形成し、降圧電位を供給することが可能であり、また、
一本のボンディングパッドに複数本の電源線を接続し、
それぞれのバンクに給電することも可能である。加え
て、実施の形態１ないし９で示したように、メモリセル
の列方向に平行に配置する電源線、若しくは接地線を、
例えば隣接する電源線２本を挟んで接地線を配置するな
どしても、それぞれのバンクに十分に電源を供給するこ
とが可能になる。

【０１３８】実施の形態１３．また、通常のワード線シ
ャント方式及び分割ワード線方式に関する他の実施の形
態について説明する。メモリセルアレイ上に形成したワ
ード線の内、欠陥が生じたものについては、その欠陥ワ
ード線の救済のため、欠陥ワード線を断線させ、スペア
ワード線に配線し直す技術が用いられている。図４２
（ａ）に示すように、あらかじめワード線３００ａ、３
００ｂ形成時にスペアワード線３０１ａ、３０１ｂを通
常のワード線３００ａ、３００ｂと平行に形成し、通常
のワード線３００ａ、３００ｂの所定の一端にはワード
線ドライバ回路３０２ａ、３０２ｂが、スペアワード線
３０１ａ、３０１ｂの所定の一端にはスペアワード線ド
ライバ回路３０２が形成される。このワード線ドライバ
回路３０２ａ、３０２ｂは、通常のワード線３００ａ、
３００ｂの端部に形成される場合は、ワード線３００
ａ、３００ｂが伸びる方向と垂直に、一列目、二列目に
位置するスペアワード線ドライバ回路３０２に規則的に
接続されている。従ってスペアワード線ドライバ回路３
０２の配置上、長短二種類のスペアワード線３０１ａ、
３０１ｂが形成されており、従来のスペアワード線３０
１ａは、通常のワード線の短いもの（３００ｂ）と同じ
長さに形成されていた。

【０１３９】この発明の一実施の形態として示す図４２
（ｂ）では、通常のワード線の長い方のワード線３００
ａ、短い方のワード線３００ｂが交互に配置され、ワー
ド線３００ａ、３００ｂの配線の一端にはワード線ドラ
イバ回路３０２ａ、３０２ｂがそれぞれ形成され、ワー
ド線ドライバ回路３０２ａは複数個がワード線が伸びる
方向と垂直に交わる方向に並んで配置され、長い方のワ
ード線３００ａに接続されるワード線ドライバ回路３０
２ｂは、短い方のワード線３００ｂに接続されるワード
線ドライバ回路３０２ｂが並んだ位置に隣接して配置さ
れている。

【０１４０】スペアワード線３０１の一端に形成される
スペアワード線ドライバ回路３０２ｃが並ぶ方向に続け
て配置された状態となる。このように構成されたスペア
ワード線３０１の配線は長い方のワード線３００ａと同
じ長さであるため、長い方のワード線３００ａ及びスペ
アワード線３０１の他端に形成されるメモリセルから各
ドライバ回路までの距離はいずれも最大距離となり、ス
ペアワード線ドライバ回路３０２ｃとこれにつながるメ
モリセルとの距離を隔てたメモリセルアレイからの最遠
点での動作と同じになる。よって回路設計段階におい
て、タイミング設定が容易となり、通常のワード線とス
ペアワード線の選択、非選択タイミングのズレによる誤
動作を防ぐことが可能となる。

【０１４１】実施の形態１４．図４３（ａ）に、分割ワ
ード線方式の場合のダミーワード線に関する実施の形態
を示す。図４３（ａ）において、符号３０３は主ワード
線４５ａと同様にメモリセルサブアレイ１ａ内に形成さ
れたダミー主ワード線を示すものであり、符号３０３ａ
はダミー主ワード線３０３に形成されたサブデコード回
路３０４において、ダミー主ワード線３０３から分岐し
て形成されたダミーサブワード線を示すものである。ま
た、その他、既に用いた符号と同一符号は同一、若しく
は相当部分を示すものである。

【０１４２】メモリセルアレイ動作において、センスア
ンプを活性化させるタイミングをワード線構造に関連さ
せずに独立に決定する場合があったが、通常このような
場合においては、プロセスのばらつきによってワード線
の遅延もばらつき、センスタイミングが早すぎたり、遅
すぎたりする現象が生じていた。特に、ＤＲＡＭの場合
においては、センスタイミングが早すぎると、誤動作に
つながるため、問題となっていた。

【０１４３】そこで、図４３（ａ）に示すように、セン
スアンプ活性化のタイミング発生用のダミー主ワード線
３０３を通常の主ワード線４５と同様に形成し、ダミー
主ワード線３０３上に形成されたサブデコード回路３０
４において、ダミー主ワード線３０３から分岐させてダ
ミーサブワード線３０３ａを配置し、このダミーサブワ
ード線３０３ａは、同じメモリセルサブアレイ１ａ内の
いずれかのメモリセルが活性化された場合、同時に活性
化されるように設定する。また、このダミーサブワード
線３０３ａの端部に形成されたセンス信号発生回路３０
６（図４６（ｂ）に示す）においてワード線信号遅延を
モニタし、これによりセンスアンプ活性化信号を発生さ
せる。

【０１４４】図４３（ｂ）において、３０５はサブデコ
ード信号を伝達するサブデコード信号線を示している。
このセンス信号発生回路３０６からのセンスアンプ活性
化信号を受けて、指定されたアドレスに位置するメモリ
セルにつながるセンスアンプを活性化させることが可能
となる。よって、センスアンプ活性化のタイミングをワ
ード線の特性とは独立に設定した従来のＤＲＡＭの動作
において生じていたセンスタイミングの問題、特にセン
スタイミングが早すぎるという問題を解消し、常に最適
なタイミングでセンス動作を行うことが可能となる。

【０１４５】実施の形態１５．図４４（ａ）に、行及び
列方向に配置されたメモリセルの集合体であるメモリセ
ルサブアレイ１ａの行方向に主ワード線４５ａと同様に
形成、配置された１本のスペア主ワード線３０７と、こ
のスペア主ワード線３０７上に設けられた複数個のサブ
デコーダ回路３０８から分岐された複数本のスペアサブ
ワード線３０７ａ、及び所定のサブデコーダ回路３０８
から分岐され、スペアサブワード線３０７ａと平行に配
置されたダミーサブワード線３０９を有する半導体記憶
装置の概略図を示す。また、サブデコーダ回路３０８の
構成は図４４（ｂ）に示す構造となっており、この図に
おいて、３１０はサブデコード信号を伝達するサブデコ
ード信号線を示しており、その他、図面に付した符号の
内、既に説明に用いた符号と同一符号は同一、若しくは
相当部分を示すものである。

【０１４６】この半導体記憶装置において、スペア主ワ
ード線３０７は１チップの中に複数本あり、図４５に示
すように、そのうちの１本のスペア主ワード線３０７か
ら分岐してスペアサブワード線３０７ａが複数本形成さ
れ、その内の１本のスペアサブワード線３０７ａと平行
に１本のダミーサブワード線３０９が伸びているという
状態であり、１チップ内にダミーザブワード線３０７ａ
は少なくとも１本形成されている。このダミーサブワー
ド線３０７ａはチップ内のいずれのメモリセルにも直接
つながっておらず、チップ内のいずれかのメモリセルが
選択された場合に、常に同時に活性化され、このダミー
サブワード線３０７ａ端部に形成されたセンス信号発生
回路３１１においてワード線信号遅延をモニタし、ワー
ド線が活性化されたことを確認後、センスアンプを活性
化させるためのセンス信号を発生させる。このように、
１本のスペア主ワード線３０７に、ワード線遅延をモニ
タするためのダミーサブワード線３０７ａを１本形成す
ることで、スペアのワード線とダミーワード線を兼ねる
ワード線とすることができ、より少ない構成で、半導体
記憶装置の精度を向上させることが可能となる。

【０１４７】また、例えばシンクロナスＤＲＡＭのよう
に、複数個の同時動作可能なバンクをもつ半導体記憶装
置であれば、バンク毎にワード線の遅延をモニタするた
め、１バンクに１本のダミーサブワード線を形成するこ
とが必要となる。このように複数の独立動作が可能なバ
ンクをもつ半導体記憶装置においても、スペアのワード
線とダミーワード線を兼ねるワード線とすることがで
き、より少ない構成で、半導体記憶装置の精度を向上さ
せることが可能となる。

【図面の簡単な説明】

【図１】この発明の実施の形態１の半導体記憶装置を
示す図。

【図２】この発明の実施の形態１の半導体記憶装置を
示す図。

【図３】この発明の実施の形態１の半導体記憶装置を
示す図。

【図４】この発明の実施の形態１の半導体記憶装置を
示す図。

【図５】この発明の実施の形態１の半導体記憶装置を
示す図。

【図６】この発明の実施の形態１の半導体記憶装置を
示す図。

【図７】この発明の実施の形態１の半導体記憶装置を
示す図。

【図８】この発明の実施の形態１の半導体記憶装置を
示す図。

【図９】この発明の実施の形態１の半導体記憶装置を
示す図。

【図１０】この発明の実施の形態１の半導体記憶装置
を示す図。

【図１１】この発明の実施の形態２の半導体記憶装置
を示す図。

【図１２】この発明の実施の形態２の半導体記憶装置
を示す図。

【図１３】この発明の実施の形態３の半導体記憶装置
を示す図。

【図１４】この発明の実施の形態４の半導体記憶装置
を示す図。

【図１５】この発明の実施の形態４の半導体記憶装置
を示す図。

【図１６】この発明の実施の形態５の半導体記憶装置
を示す図。

【図１７】この発明の実施の形態５の半導体記憶装置
を示す図。

【図１８】この発明の実施の形態５の半導体記憶装置
を示す図。

【図１９】この発明の実施の形態５の半導体記憶装置
を示す図。

【図２０】この発明の実施の形態６の半導体記憶装置
を示す図。

【図２１】この発明の実施の形態６の半導体記憶装置
を示す図。

【図２２】この発明の実施の形態６の半導体記憶装置
を示す図。

【図２３】この発明の実施の形態７の半導体記憶装置
を示す図。

【図２４】この発明の実施の形態７の半導体記憶装置
を示す図。

【図２５】この発明の実施の形態７の半導体記憶装置
を示す図。

【図２６】この発明の実施の形態７の半導体記憶装置
を示す図。

【図２７】この発明の実施の形態８の半導体記憶装置
を示す図。

【図２８】この発明の実施の形態８の半導体記憶装置
を示す図。

【図２９】この発明の実施の形態８の半導体記憶装置
を示す図。

【図３０】この発明の実施の形態８の半導体記憶装置
を示す図。

【図３１】この発明の実施の形態９の半導体記憶装置
を示す図。

【図３２】この発明の実施の形態９の半導体記憶装置
を示す図。

【図３３】この発明の実施の形態９の半導体記憶装置
を示す図。

【図３４】この発明の実施の形態９の半導体記憶装置
を示す図。

【図３５】この発明の実施の形態１０の説明に必要な
図。

【図３６】この発明の実施の形態１０の半導体記憶装
置を示す図。

【図３７】この発明の実施の形態１０の半導体記憶装
置を示す図。

【図３８】この発明の実施の形態１０の半導体記憶装
置を示す図。

【図３９】この発明の実施の形態１０の半導体記憶装
置を示す図。

【図４０】この発明の実施の形態１１の半導体記憶装
置を示す図。

【図４１】この発明の実施の形態１２の半導体記憶装
置を示す図。

【図４２】この発明の実施の形態１３の半導体記憶装
置を示す図。

【図４３】この発明の実施の形態１４の半導体記憶装
置を示す図。

【図４４】この発明の実施の形態１５の半導体記憶装
置を示す図。

【図４５】この発明の実施の形態１５の半導体記憶装
置を示す図。

【図４６】従来の半導体記憶装置を示す図。

【図４７】従来の半導体記憶装置を示す図。

【図４８】従来の半導体記憶装置を示す図。

【図４９】従来の半導体記憶装置を示す図。

【符号の説明】

１、１ａ．メモリセルアレイ、２．アドレスバッファ、
３．ロウデコーダ、４．コラムデコーダ、５．センスア
ンプ形成領域、６．Ｉ／Ｏゲート、７．コントロール回
路、８．センスアンプ活性化回路、９．センスアンプド
ライブ回路、１０．入出力回路、１１．電源パッド、１
２．電源電位供給線、１３．接地パッド、１４．接地
線、１５．ワード線、１６ａ〜１６ｃ．ビット線、１８
ａ、１８ｂ．イコライズ回路、１９．電源線、２０．接
地線、２１．センスアンプドライブ回路、２２、２２
ａ、２２ｂ．電源線、２３、２３ａ、２３ｂ．接地線、
２４．カラム選択信号線、２５．ワード線シャント領
域、２６ａ、２６ｂ．メモリセルブロック、２７．カラ
ム選択信号線、２８．電源線、２９ａ〜２９ｃ．メモリ
セルサブアレイ、３０ａ〜３０ｄ．センスアンプ形成領
域、３１ａ〜３１ｄ、３２ａ〜３２ｄ、３３ａ〜３３
ｄ．スルーホール、３４ａ〜３４ｄ、３５ａ〜３５ｄ、
３６ａ、３７ａ．スルーホール、３８ａ〜３８ｄ、３９
ａ〜３９ｄ、４０ａ〜４０ｄ．スルーホール、４１ａ〜
４１ｄ．スルーホール、４２ａ．主ワード線、４２ｂ．
サブワード線、４３．サブデコード帯、４３ａ．サブデ
コード信号、４４．サブデコード線、４５．サブデコー
ド回路、４６ａ〜４６ｂ、４７．メモリセルサブアレ
イ、４８ａ〜４８ｅ．センスアンプ形成領域、４９．ス
ルーホール、５０ａ、５０ｂ．電源線、５１．カラムデ
コーダ構成回路、１０１．センスアンプ形成領域、１０
２．メモリセルアレイ、１０３．配線、１０４．ワード
線裏打ち領域、１０５．電源線、１０６．接地線、１０
７、１０８．スルーホール、１０９ａ〜１０９ｄ．メモ
リ部、１１０ａ、１１０ｂ．ロウデコーダ、１１１ａ、
１１１ｂ．カラムデコーダ．

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルが行及び列方向に配置
されたメモリセルサブアレイ、複数の上記メモリセルサ
ブアレイの集合体であるメモリセルアレイ、上記メモリ
セルアレイ形成領域上のメモリセルサブアレイ間に行方
向に配置された電源線、上記メモリセルアレイ形成領域
上に列方向に形成され、第一の電位を給電する第一の給
電線と第二の電位を給電する第二の給電線を有し、互い
に隣接する複数本の第一の給電線を挟んで第二の給電線
を配置した電源線を備えたことを特徴とする半導体記憶
装置。
【請求項２】複数のメモリセルが行及び列方向に配置
されたメモリセルサブアレイ、複数の上記メモリセルサ
ブアレイの集合体であるメモリセルアレイ、上記メモリ
セルアレイ形成領域上のメモリセルサブアレイ間に行方
向に配置された電源線、上記メモリセルアレイ形成領域
上に列方向に形成され、第一の電位を給電する第一の給
電線と第二の電位を給電する第二の給電線を有し、互い
に隣接する複数本の第一の給電線と互いに隣接する複数
本の第二の給電線を交互に配置した電源線を備えたこと
を特徴とする半導体記憶装置。
【請求項３】複数のメモリセルが行及び列方向に配置
されたメモリセルサブアレイ、複数の上記メモリセルサ
ブアレイの集合体であるメモリセルアレイ、上記メモリ
セルアレイ形成領域上のメモリセルサブアレイ間に行方
向に配置された電源線、上記メモリセルアレイ形成領域
上に列方向に形成され、互いに交互配置された状態であ
る第一の電位を給電する第一の給電線と第二の電位を給
電する第二の給電線を有し、少なくとも第一の給電線若
しくは第二の給電線のいずれか一方はメモリセルアレイ
の一端において複数本の配線に分岐し、分岐した配線が
メモリセルアレイ上に配置された状態にある電源線を備
えたことを特徴とする半導体記憶装置。
【請求項４】複数のメモリセルが行及び列方向に配置
されたメモリセルサブアレイ、複数の上記メモリセルサ
ブアレイの集合体であるメモリセルアレイ、上記メモリ
セルアレイ形成領域上のメモリセルサブアレイ間に行方
向に配置された電源線、上記メモリセルアレイ形成領域
上に列方向に形成され、互いに交互配置された状態であ
る第一の電位を給電する第一の給電線と第二の電位を給
電する第二の給電線を有し、少なくとも第一の給電線及
び第二の給電線のいずれか一方はメモリセルアレイの一
端において複数本の配線に分岐し、分岐した配線がメモ
リセルアレイ上に配置された状態にある電源線を備えた
ことを特徴とする半導体記憶装置。
【請求項５】列方向に配置され、分岐した電源線は、
メモリセルアレイ上において互いに隣接することを特徴
とする請求項３、４のいずれか一項記載の半導体記憶装
置。
【請求項６】複数のメモリセルが行及び列方向に配置
されたメモリセルブロック、複数の上記メモリセルブロ
ックを有するメモリセルサブアレイ、複数の上記メモリ
セルサブアレイの集合体であるメモリセルアレイ、上記
メモリセルアレイ形成領域上のメモリセルサブアレイ間
に行方向に配置された電源線、上記メモリセルアレイ形
成領域上に列方向に形成され、互いに交互配置された状
態である第一の電位を給電する第一の給電線と第二の電
位を給電する第二の給電線を有し、上記第一の給電線及
び第二の給電線のいずれか一方が一つのメモリセルブロ
ック上に列方向に配置された電源線を備えたことを特徴
とする半導体記憶装置。
【請求項７】複数のメモリセルが行及び列方向に配置
されたメモリセルブロック、複数の上記メモリセルブロ
ックを有するメモリセルサブアレイ、複数の上記メモリ
セルサブアレイの集合体であるメモリセルアレイ、上記
メモリセルアレイ形成領域上のメモリセルサブアレイ間
に行方向に配置された電源線、上記メモリセルアレイ形
成領域上に列方向に形成され、互いに交互配置された状
態である第一の電位を給電する第一の給電線と第二の電
位を給電する第二の給電線を有し、少なくとも第一の給
電線及び第二の給電線のいずれか一方はメモリセルアレ
イの一端において複数本の配線に分岐し、分岐した配線
が互いに隣接する状態で少なくとも一つのメモリセルブ
ロック上に列方向に配置された電源線を備えたことを特
徴とする半導体記憶装置。
【請求項８】メモリセルアレイの形成領域においてメ
モリセルブロックが形成された領域以外の領域に列方向
に配置された信号線と他の電源線の少なくともいずれか
一方を配置したことを特徴とする請求項６、７のいずれ
か一項に記載の半導体記憶装置。
【請求項９】複数のメモリセルが行及び列方向に配置
されたメモリセルサブアレイ、複数の上記メモリセルサ
ブアレイの集合体であるメモリセルアレイ、上記メモリ
セルアレイ形成領域上のメモリセルサブアレイ間に行方
向に配置された電源線、上記メモリセルアレイ形成領域
上に形成された複数本の互いに隣接する列方向に配置さ
れた電源線、上記列方向に配置された複数の隣接する電
源線を挟んで配置された信号線を備えたことを特徴とす
る半導体記憶装置。
【請求項１０】複数のメモリセルが行及び列方向に配
置されたメモリセルサブアレイ、複数の上記メモリセル
サブアレイの集合体であるメモリセルアレイ、上記メモ
リセルアレイ形成領域上のメモリセルサブアレイ間に行
方向に配置された電源線、上記メモリセルアレイ形成領
域上に列方向に配置され、第一の電位を給電する第一の
給電線と第二の電位を給電する第二の給電線からなり、
互いに隣接する複数本の第一の給電線を挟んで第二の給
電線を配置した電源線、上記列方向に配置した電源線間
に配置した信号線を備えたことを特徴とする半導体記憶
装置。
【請求項１１】複数のメモリセルが行及び列方向に配
置されたメモリセルサブアレイ、複数の上記メモリセル
サブアレイの集合体であるメモリセルアレイ、上記メモ
リセルアレイ形成領域上のメモリセルサブアレイ間に行
方向に配置された電源線、上記メモリセルアレイ形成領
域上に列方向に配置され、第一の電位を給電する第一の
給電線と第二の電位を給電する第二の給電線を有し、互
いに隣接する複数本の第一の給電線を挟んで第二の給電
線を配置した電源線、上記列方向に配置した複数本の電
源線を挟んで配置された複数本の信号線を備えたことを
特徴とする半導体記憶装置。
【請求項１２】複数のメモリセルが行及び列方向に配
置されたメモリセルサブアレイ、複数の上記メモリセル
サブアレイの集合体であるメモリセルアレイ、上記メモ
リセルアレイ形成領域上のメモリセルサブアレイ間に行
方向に配置された電源線、上記メモリセルアレイ形成領
域上に列方向に配置され、第一の電位を給電する第一の
給電線と第二の電位を給電する第二の給電線を有し、互
いに隣接する複数本の第一の給電線を挟んで第二の給電
線を配置した電源線、上記列方向に配置された電源線か
ら電位を供給されるセンスアンプを含むセンスアンプ形
成領域を備えたことを特徴とする半導体記憶装置。
【請求項１３】センスアンプ形成領域はメモリセルの
配列の行方向に広がりをもつ領域であり、メモリセルア
レイの両端に形成されていることを特徴とする請求項１
２記載の半導体記憶装置。
【請求項１４】行及び列方向に配置された電源線は、
互いに同電位であるものについては、上記行及び列方向
に配置された電源線が互いに重畳する所定の位置におい
てスルーホールによって接続されることを特徴とする請
求項１ないし４、６ないし７、９ないし１２のいずれか
一項に記載の半導体記憶装置。
【請求項１５】複数のメモリセルが行及び列方向に配
置されたメモリセルアレイ、上記メモリセル内の状態を
感知するセンスアンプ、上記センスアンプの集合体であ
り同時に書き込みされるセンスアンプを含むセンスアン
プブロック、上記センスアンプブロック内に形成され、
行方向に配置された電源線のいずれか一方と接続された
ドライバトランジスタ、上記ドライバトランジスタを介
して行方向に配置された電源線と接続される複数個のセ
ンスアンプの内、他のセンスアンプと同時に書き込みさ
れるセンスアンプは一個であることを特徴とする半導体
記憶装置。
【請求項１６】センスアンプブロック内に配置された
センスアンプドライブ線、上記センスアンプドライブ線
に接続された複数個のセンスアンプの内、他のセンスア
ンプと同時書き込みされるセンスアンプは一個であるこ
とを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】複数のメモリセルが行及び列方向に配
置されたメモリセルサブアレイ、複数の上記メモリセル
サブアレイの集合体であり、複数個の同時に活性化され
るメモリセルサブアレイを含むメモリセルアレイ、上記
メモリセルアレイ形成領域上のメモリセルサブアレイ間
に行方向に配置された電源線、上記メモリセルアレイ形
成領域上に列方向に形成され、第一の電位を給電する第
一の給電線と第二の電位を給電する第二の給電線を有
し、上記行方向に配置された電源線と列方向に配置され
た電源線とを接続するスルーホールは同時に活性化され
るメモリセルサブアレイに対し最近傍であり、互いに同
電位である上記行及び列方向に配置された電源線の重畳
部に形成することを特徴とする半導体記憶装置。
【請求項１８】複数本の第一の給電線を挟んで第二の
給電線を配置することを特徴とする請求項１７記載の半
導体記憶装置。
【請求項１９】複数個のメモリセルが行及び列方向に
配置されたメモリセルサブアレイ、上記複数のメモリセ
ルサブアレイからなる複数のバンク、上記バンク毎にそ
れぞれ異なるアドレスを指定し、メモリセルを活性化さ
せる手段を有する複数のバンクからなるメモリセルアレ
イ、上記バンク内の複数のメモリセルサブアレイ間に行
方向に配置され、所定の電位を給電する複数本の第三の
給電線、上記複数のメモリセルアレイの列方向に配置さ
れ、所定の電位を給電する複数本の第四の給電線、少な
くとも一本の上記第四の給電線は所定の一個のバンク上
の第三の給電線に接続され、所定の一個のバンクに対し
て給電を行うことを特徴とする半導体記憶装置。
【請求項２０】列方向に配置され、隣接する二本の第
四の給電線は、それぞれ異なるバンクに給電することを
特徴とする請求項１９記載の半導体記憶装置。
【請求項２１】複数本の第四の給電線は、それぞれ別
の電源供給用パッドに接続されているか、若しくは特定
の一個のパッドに接続された一本の第四の給電線から分
岐して複数本の第四の給電線が形成されていることを特
徴とする請求項１９記載の半導体記憶装置。
【請求項２２】バンクは、少なくとも第一のバンクと
第二のバンクの複数のバンクからなり、上記第一、第二
のバンクを構成する複数の第一のメモリセルブロックが
均等に交互配置されることを特徴とする請求項１９記載
の半導体記憶装置。
【請求項２３】複数個のメモリセルが行及び列方向に
配置されたメモリセルアレイ上に形成され、行方向に並
んだ少なくとも２種類の長さを持つ主ワード線、上記主
ワード線と同一方向に配置形成されたスペア主ワード線
を備え、上記スペア主ワード線は上記主ワード線の内、
最も長い主ワード線と同じ長さであることを特徴とする
半導体記憶装置。
【請求項２４】主ワード線及びスペア主ワード線の所
定の一端に形成されるワード線ドライバ回路及びスペア
ワード線ドライバ回路を備え、上記ワード線ドライバ回
路は、列方向に少なくとも２列に配置されており、上記
スペアワード線ドライバ回路は、上記ワード線ドライバ
回路の並んだ列の内、少なくともメモリセルアレイから
最も遠い列に配置されたことを特徴とする請求項２３記
載の半導体記憶装置。
【請求項２５】メモリセルアレイ上の行方向に配置さ
れ、選択的に複数本の内の１本が活性化される主ワード
線、上記主ワード線から分岐して形成される少なくとも
１本のサブワード線、スペア主ワード線から分岐して形
成される少なくとも１本のスペアサブワード線を有し、
スペア主ワード線は主ワード線の内、最も長いワード線
と同じ長さであることを特徴とする請求項２９記載の半
導体記憶装置。
【請求項２６】メモリセルアレイ上の行方向に配置さ
れ、選択的に複数本の内の１本が活性化され、少なくと
も１本のサブワード線が分岐して形成される主ワード線
及び少なくとも１本のスペアサブワード線が分岐して形
成されるスペア主ワード線の所定の一端に形成されるワ
ード線ドライバ回路とスペアワード線ドライバ回路を備
え、上記ワード線ドライバ回路は、列方向に少なくとも
２列に配置されており、上記スペアワード線ドライバ回
路は、上記ワード線ドライバ回路の並んだ列の内、少な
くともメモリセルアレイから最も遠い列に配置されたこ
とを特徴とする請求項２３記載の半導体記憶装置。
【請求項２７】複数個のメモリセルが行及び列方向に
配置されたメモリセルサブアレイ、複数個の上記メモリ
セルサブアレイからなるメモリセルアレイ、上記メモリ
セルサブアレイ上の行方向に配置され、選択的に一本が
活性化される複数本の主ワード線と少なくとも同じメモ
リセルサブアレイ内の主ワード線が活性化されると同時
に活性化される一本のダミー主ワード線、上記ダミー主
ワード線から分岐して形成される一本のダミーサブワー
ド線、上記ダミーサブワード線端部に形成されたセンス
アンプ信号発生回路、上記メモリセルアレイの列方向に
配置され、ダミーサブワード線との交差部に上記メモリ
セルが形成されたビット線、上記ビット線端部に形成さ
れたセンスアンプを有し、ダミーサブワード線端部が活
性化されるタイミングでセンスアンプ活性化信号を発生
し、メモリセルの情報の読み出しを行うことを特徴とす
る半導体記憶装置。
【請求項２８】複数個のメモリセルが行及び列方向に
配置されたメモリセルアレイ上に形成され、行方向に並
んだ主ワード線、上記主ワード線に対して平行に配置さ
れ、一本のスペア主ワード線から分岐して形成された複
数本のスペアサブワード線の内、少なくともいずれか一
本のスペアサブワード線と平行に、スペア主ワード線か
ら分岐して形成されたワード線遅延を感知するためのダ
ミーサブワード線を有することを特徴とする半導体記憶
装置。
【請求項２９】複数のメモリセルが行及び列方向に配
置されたメモリセルサブアレイ、複数の上記メモリセル
サブアレイからなる複数のバンク、上記バンク毎にそれ
ぞれ異なるアドレスを指定し、メモリセルを活性化させ
る手段を有する複数のバンクからなるメモリセルアレ
イ、上記バンク上に形成され、行方向に並んだ主ワード
線、上記主ワード線から分岐して形成された複数本のス
ペアサブワード線の内、少なくともいずれか１本のスペ
アサブワード線と平行に、スペア主ワード線から分岐し
て形成されたワード線遅延を感知するためのダミーサブ
ワード線を有することを特徴とする半導体記憶装置。