JPH10275469A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で製品歩留りの向上を実現した半
導体記憶装置を提供する。 【解決手段】 メインワード線の延長方向に対して分割
された長さとされ、かつ、上記メインワード線と交差す
るビット線方向に対して複数配置され、複数からなるメ
モリセルが接続されてなるサブワード線を設け、上記メ
インワード線と平行するように設けられる第１のサブワ
ード選択線を上記メインワード線と同一の金属配線層を
用いて延長し、それに１つのメインワード線に割り当て
られた複数のサブワード線の中の１つを選択する選択信
号を伝えるとともに、その非選択レベルを上記メインワ
ード線の非選択レベルと同じ電位に設定する。上記第１
のサブワード選択線に接続されて上記メインワード線と
直交するように延長される第２のサブワード選択線を通
して上記選択信号をサブワード線駆動回路に供給すると
ともに、上記メインワード線の選択信号との組み合わせ
により１つのサブワード線の選択動作を行わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、例えばメインワード線とサブワード線とを備え
た分割ワード線方式のダイナミック型ＲＡＭ（ランダム
・アクセス・メモリ）に利用して有効な技術に関するも
のである。

【０００２】

【従来の技術】選択されるメモリセルが設けられる必要
なブロックのみを動作させ、動作させるメモリエリアを
できるだけ少なくして低消費電力を図ること、及びメモ
リセルが接続されるサブワード線の選択動作の高速化を
図るために、メインワード線に対してメモリセルが接続
される複数のサブワード線を設けるようにした分割ワー
ド線方式が提案されている。このような分割ワード線方
式の例としては、特開平２−１５８９９５号公報があ
る。なお、上記公報ではメインワード線を前置ワード線
と称し、サブワード線をワード線と称している。

【０００３】

【発明が解決しようとする課題】従来の分割ワード線方
式においは、専ら低消費電力化や高速動作化に向けられ
ており、メインワード線と、それに平行に延長されるサ
ブワード選択線との間において発生するリーク電流には
配慮がなさていないという問題がある。つまり、上記メ
インワード線とサブワード選択線とを同一金属配線層で
構成し、隣接して平行に延長させるように配置する必要
があるが、非選択時において上記２つの配線が別電位に
なっているため、絶縁不良が発生すると定常的にリーク
電流が流れてスタンバイ電流を増加させてしまうという
問題が生じる。

【０００４】この発明の目的は、簡単な構成で製品歩留
りの向上を実現した半導体記憶装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、メインワード線の延長方向
に対して分割された長さとされ、かつ、上記メインワー
ド線と交差するビット線方向に対して複数配置され、複
数からなるメモリセルが接続されてなるサブワード線を
設け、上記メインワード線と平行するように設けられる
第１のサブワード選択線を上記メインワード線と同一の
金属配線層を用いて延長し、それに１つのメインワード
線に割り当てられた複数のサブワード線の中の１つを選
択する選択信号を伝えるとともに、その非選択レベルを
上記メインワード線の非選択レベルと同じ電位に設定す
る。上記第１のサブワード選択線に接続されて上記メイ
ンワード線と直交するように延長される第２のサブワー
ド選択線を通して上記選択信号をサブワード線駆動回路
に供給するとともに、上記メインワード線の選択信号と
の組み合わせにより１つのサブワード線の選択動作を行
わせる。

【０００６】

【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭの一実施例の概略レイアウト図が示され
ている。同図においては、ダイナミック型ＲＡＭを構成
する各回路ブロックのうち、この発明に関連する部分が
判るように示されており、それが公知の半導体集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板上において形成される。

【０００７】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に２個ずつのメモリアレイ
が分けられて、中央部分１４にアドレス入力回路、デー
タ入出力回路及びボンディングパッド列からなる入出力
インターフェイス回路及び電源発生回路等が設けられ
る。これら中央部分１４の両側のメモリアレイに接する
部分には、カラムデコーダ領域１３が配置される。

【０００８】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域が形成されて、上記上下に分けられたメモリアレイ
のメインワード線をそれぞれが駆動するようにされる。
以下、メモリセルアレイは、その拡大図に示すように、
メモリセルアレイ１５を挟んでセンスアンプ領域１６、
サブワードドライバ領域１７が形成されるものである。
上記センスアンプアンプ領域と、上記サブワードドライ
バ領域の交差部は、交差領域１８とされる。上記センス
アンプ領域に設けられるセンスアンプは、シェアードセ
ンス方式により構成され、メモリセルアレイの両端に配
置されるセンスアンプを除いて、センスアンプを中心に
して左右に相補ビット線が設けられ、左右いずれかのメ
モリセルアレイの相補ビット線に選択的に接続される。

【０００９】この実施例のダイナミック型ＲＡＭは、特
に制限されないが、約６４Ｍ（メガ）ビットの記憶容量
を持つようにされる。上記のように半導体チップの長手
方向に対して左右に４個ずつのメモリアレイが分けられ
て、中央部分に同図では省略されているが、上記のよう
なアドレス入力回路、データ入出力回路等の入出力イン
ターフェイス回路等が設けられる。

【００１０】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
メインワードドライバ１１が配置される。このメインワ
ードドライバ１１は、それを中心にして上下に振り分け
られた２個のメモリアレイに対応して設けられる。メイ
ンワードドライバ１１は、上記１つのメモリアレイを貫
通するように延長されるメインワード線の選択信号を形
成する。

【００１１】拡大図として示された１つのメモリセルア
レイ１５は、図示しないがサブワード線が２５６本と、
それと直交する相補ビット線（又はデータ線）が２５６
対とされる。上記１つのメモリアレイにおいて、上記メ
モリセルアレイ１５がワードビット線方向に１６個設け
られるから、全体としての上記サブワード線は約４Ｋ分
設けられ、ワード線方向に８個設けられるから、相補ビ
ット線は全体として約２Ｋ分設けられる。このようなメ
モリアレイが全体で８個設けられるから、全体では８×
２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つよ
うにされる。

【００１２】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリセルアレイ１５毎にサブワードドライバ（サブワー
ド線駆動回路）１７が設けられる。サブワードドライバ
１７は、メインワード線に対して１／８の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に４本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して４本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１３】これにより、上記１つのメモリアレイに着
目すると、１つのメインワード線に割り当てられる８個
のメモリセルアレイのうち選択すべきメモリセルが含ま
れる１つのメモリセルアレイに対応したサブワードドラ
イバにおいて、１本のサブワード選択線が選択される結
果、１本のメインワード線に属する８×４＝３２本のサ
ブワード線の中から１つのサブワード線が選択される。
上記のようにメインワード線方向に２Ｋ（２０４８）の
メモリセルが設けられるので、１つのサブワード線に
は、２０４８／８＝２５６個のメモリセルが接続される
こととなる。なお、特に制限されないが、リフレッシュ
動作（例えばセルフリフレッシュモード）においては、
１本のメインワード線に対応する８本のサブワード線が
選択状態とされる。

【００１４】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても１６分割される。つまり、
太い黒線で示されたセンスアンプ１６により 相補ビッ
ト線が１６分割に分割される。特に制限されないが、セ
ンスアンプ１６は、シェアードセンス方式により構成さ
れ、メモリアレイの両端に配置されるセンスアンプ１６
を除いて、センスアンプ１６を中心にして左右に相補ビ
ット線が設けられ、左右いずれかの相補ビット線に選択
的に接続される。

【００１５】図２には、上記メモリアレイのメインワー
ド線とサブワード線との関係を説明するための要部ブロ
ック図が示されている。同図は、サブワード線の選択動
作を説明するために２本のメインワード線ＭＷＬ０とＭ
ＷＬ１が代表として示されている。これらのメインワー
ド線ＭＷＬ０は、メインワードドライバＭＷＤ０により
選択される。他のメインワード線ＭＷＬ１は、上記同様
なメインワードドライバにより同様に選択される。

【００１６】上記１つのメインワード線ＭＷＬ０には、
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線は、偶数０〜
６と奇数１〜７の合計８本のサブワード線が１つのメモ
リセルアレイに交互に配置される。メインワードドライ
バに隣接する偶数０〜６と、メインワード線の遠端側
（ワードドライバの反対側）に配置される奇数１〜７を
除いて、メモリセルアレイ間に配置されるサブワードド
ライバは、それを中心にした左右のメモリセルアレイの
サブワード線の選択信号を形成する。

【００１７】これにより、前記のようにメモリセルアレ
イとしては、８ブロックに分けられるが、上記のように
実質的にサブワードドライバＳＷＤにより２つのメモリ
セルアレイに対応したサブワード線が同時に選択される
ので、実質的には上記メモリアレイが４ブロックに分け
られることとなる。上記のようにサブワード線ＳＷＬを
偶数０〜６と偶数１〜７に分け、それぞれメモリブロッ
クの両側にサブワードドライバＳＷＤを配置する構成で
は、メモリセルの配置に合わせて高密度に配置されるサ
ブワード線ＳＷＬの実質的なピッチがサブワードドライ
バＳＷＤの中で２倍に緩和でき、サブワードドライバＳ
ＷＤとサブワード線ＳＷＬとを効率よく半導体チップ上
にレイアウトすることができる。

【００１８】この実施例では、上記サブワードドライバ
ＳＷＤは、４本のサブワード線０〜６（１〜７）に対し
て共通にメインワード線ＭＷＬから選択信号を供給す
る。上記４つのサブワード線の中から１つのサブワード
線を選択するためのサブワード選択線ＦＸＢが設けられ
る。サブワード選択線は、ＦＸＢ０〜ＦＸＢ７の８本か
ら構成され、そのうちの偶数ＦＸＢ０〜ＦＸＢ６が上記
偶数列のサブワードドライバ０〜６に供給され、そのう
ち奇数ＦＸＢ１〜ＦＸＢ７が上記奇数列のサブワードド
ライバ１〜７に供給される。

【００１９】サブワード選択線ＦＸＢ０〜ＦＸＢ７は、
アレイの周辺部では第２層目の金属配線層Ｍ２により形
成され、同じく第２層目の金属配線層Ｍ２により構成さ
れるメインワード線ＭＷＬ０〜ＭＷＬｎと平行に延長さ
れる第１サブワード選択線と、そこから直交する方向に
延長される第２のサブワード選択線からなる。特に制限
されないが、上記第２のサブワード選択線は、メインワ
ード線ＭＷＬとの交差するために第３層目の金属配線層
Ｍ３により構成される。

【００２０】サブワードドライバＳＷＤは、そのうちの
１つが例示的に示されているように、メインワード線Ｍ
ＷＬに入力端子が接続され、出力端子にサブワード線Ｓ
ＷＬが接続されたＰチャンネル型ＭＯＳＦＥＴＱ１とＮ
チャンネル型ＭＯＳＦＥＴＱ２からなる第１のＣＭＯＳ
インバータ回路と、上記サブワード線ＳＷＬと回路の接
地電位との間に設けられ、上記サブワード選択信号ＦＸ
Ｂを受けるスイッチＭＯＳＦＥＴＱ３から構成される。
また、上記サブワード選択信号ＦＸＢの反転信号を形成
する第２のＣＭＯＳインバータ回路Ｎ１が設けられ、そ
の出力信号を上記第１のＣＭＯＳインバータ回路の動作
電圧端子であるＰチャンネル型ＭＯＳＦＥＴＱ１のソー
ス端子に供給する。この第２のＣＭＯＳインバータ回路
Ｎ１は、後述するように前記図１の交差エリアに形成
し、複数の上記サブワードドライバＳＷＤに対応して共
通に用いられるようにしてもよい。

【００２１】上記構成においては、メインワード線ＭＷ
Ｌがワード線の選択レベルに対応した高電圧ＶＰＰのよ
うなハイレベルのとき、上記第１のＣＭＯＳインバータ
回路のＮチャンネル型ＭＯＳＦＥＴＱ２がオン状態とな
り、サブワード線ＳＷＬを回路の接地電位のようなロウ
レベルにする。このとき、サブワード選択信号ＦＸＢが
回路の接地電位に対応したロウレベルの選択レベルとな
り、第２のＣＭＯＳインバータ回路Ｎ１の出力信号が上
記ＶＰＰに対応した選択レベルにされても、上記メイン
ワード線ＭＷＬの非選択レベルにより、Ｐチャンネル型
ＭＯＳＦＥＴＱ１がオフ状態であるので、上記サブワー
ド線ＳＷＬは上記Ｎチャンネル型ＭＯＳＦＥＴＱ２のオ
ン状態による非選択状態にされる。

【００２２】上記メインワード線ＭＷＬがワード線の非
選択レベルに対応した回路の接地電位のようなロウレベ
ルのとき、上記第１のＣＭＯＳインバータ回路のＮチャ
ンネル型ＭＯＳＦＥＴＱ２がオフ状態となり、Ｐチャン
ネル型ＭＯＳＦＥＴＱ２がオン状態になる。このとき、
サブワード選択信号ＦＸＢが上記回路の接地電位に対応
したロウレベルの選択レベルなら、第２のＣＭＯＳイン
バータ回路Ｎ１の出力信号が上記ＶＰＰに対応した選択
レベルにされて、上記特許請求の範囲にされたＰチャン
ネル型ＭＯＳＦＥＴＱ２を通してサブワード線ＳＷＬを
昇圧電圧ＶＰＰのような選択レベルにする。もしも、サ
ブワード選択信号ＦＸＢが昇圧電圧ＶＰＰのようなハイ
レベルの非選択レベルなら、上記第２のＣＭＯＳインバ
ータ回路Ｎ２の出力信号がロウレベルとなり、これとと
もに上記Ｎチャンネル型ＭＯＳＦＥＴＱ３がオン状態に
なってサブワード線ＳＷＬをロウレベルの非選択レベル
にする。

【００２３】上記メインワード線ＭＷＬ及びそれと平行
に配置されるサブワード選択線ＦＸＢは、上記のように
非選択レベルが共にＶＰＰのようなハイレベルにされて
いる。それ故、ＲＡＭが非選択状態（スタンバイ）状態
のときに上記平行に配置されるメインワード線ＭＷＬと
サブワード選択線ＦＸＢとの間に絶縁不良が発生して
も、リーク電流が流れることがない。この結果、メイン
ワード線ＭＷＬとサブワード選択線ＦＸＢとを比較的隣
接させてメモリアレイ上に配置させることができ、メイ
ンワード線ＭＷＬとサブワード選択線ＦＸＢとのレアウ
トを高密度化としても、上記リーク電流による直流不良
を回避することができ高信頼性となるものである。

【００２４】図３には、上記メモリアレイのメインワー
ド線とセンスアンプとの関係を説明するための要部ブロ
ック図が示されている。同図においては、代表として１
本のメインワード線ＭＷＬが示されている。このメイン
ワード線ＭＷＬは、メインワードドライバＭＷＤにより
選択される。上記メインワードドライバに隣接して、上
記偶数サブワード線に対応したサブワードドライバＳＷ
Ｄが設けられる。

【００２５】同図では、省略されてるが上記メインワー
ド線ＭＷＬと平行に配置されるサブワード線と直交する
ように相補ビット線（Pair Bit Line)が設けられる。こ
の実施例では、特に制限されないが、相補ビット線も偶
数列と奇数列に分けられ、それぞれに対応してメモリブ
ロック（メモリアレイ）を中心にして左右にセンスアン
プＳＡが振り分けられる。センスアンプＳＡは、前記の
ようにシェアードセンス方式とされるが、端部のセンス
アンプＳＡでは、実質的に片方にした相補ビット線が設
けられないが、後述するようなシェアードスイッチＭＯ
ＳＦＥＴを介して相補ビット線と接続される。

【００２６】上記のようにメモリブロックの両側にセン
スアンプＳＡを分散して配置する構成では、奇数列と偶
数列に相補ビット線が振り分けられるために、センスア
ンプ列のピッチを緩やかにすることができる。逆にいう
ならば、高密度に相補ビット線を配置しつつ、センスア
ンプＳＡを形成する素子エリアを確保することができる
ものとなる。上記センスアンプＳＡの配列に沿って入出
力線が配置される。この入出力線は、カラムスイッチを
介して上記相補ビット線に接続される。カラムスイッチ
は、スイッチＭＯＳＦＥＴから構成される。このスイッ
チＭＯＳＦＥＴのゲートは、カラムデコーダCOLUMN DEC
ORDER の選択信号が伝えられるカラム選択線ＹＳに接続
される。

【００２７】図４には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部の一実施例の要部回路図が示さ
れている。同図においては、メモリマット（前記メモリ
ブロックと同じ）ＭＡＴ０とＭＡＴ１に挟まれて配置さ
れたセンスアンプＳＡ１とそれに関連した回路が例示的
に示されている。メモリマットＭＡＴ１はブラックボッ
クスとして示され、端部に設けられるセンスアンプＳＡ
０もブラックボックスとして示されている。

【００２８】ダイナミック型メモリセルは、メモリマッ
トＭＭＡＴ０に設けられたサブワード線ＳＷＬに対応し
て４個が代表として例示的に示されている。ダイナミッ
ク型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと情
報記憶キャパシタＣｓから構成される。アドレス選択Ｍ
ＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続
され、このＭＯＳＦＥＴＱｍのドレインがビット線に接
続され、ソースに情報記憶キャパシタＣｓが接続され
る。情報記憶キャパシタＣｓの他方の電極は共通化され
てプレート電圧が与えられる。上記サブワード線ＳＷＬ
の選択レベルは、上記ビット線のハイレベルに対して上
記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ
高くされた高電圧ＶＰＰとされる。例えば、後述するセ
ンスアンプの電源電圧ＶＣＣで動作させるようにした場
合、上記ビット線に与えられるハイレベルは電源電圧Ｖ
ＣＣに対応したレベルにされるから、上記ワード線の選
択レベルに対応した高電圧ＶＰＰはＶＣＣ＋Ｖthにされ
る。

【００２９】一対の相補ビット線は、同図に示すように
平行に配置され、ビット線の容量バランス等をとるため
に必要に応じて適宜に交差させられる。かかる相補ビッ
ト線は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２に
よりセンスアンプの単位回路の入出力ノードと接続され
る。センスアンプの単位回路は、ゲートとドレインとが
交差接続されてラッチ形態にされたＮチャンネル型ＭＯ
ＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ
７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ５とＱ６のソースは、共通ソース線ＣＳＮに接続され
る。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソース
は、共通ソース線ＣＳＰに接続される。上記共通ソース
線ＣＳＮとＣＳＰには、Ｎチャンネル型ＭＯＳＦＥＴと
Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦ
ＥＴがそれぞれ設けられて、センスアンプの活性化信号
により上記パワースイッチＭＯＳＦＥＴがオン状態にな
り、センスアンプの動作に必要な電圧供給、例えばＶＣ
ＣとＶＳＳを供給する。

【００３０】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１
と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供
給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリ
チャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９
〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが
供給される。

【００３１】ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選
択信号ＹＳによりスイッチ制御されるカラムスイッチを
構成する。この実施例では、１つのカラム選択信号ＹＳ
により４対のビット線を選択できるようにされる。つま
り、ブラックボックスで示されたセンスアンプＳＡ０に
おいても、同様なカラムスイッチが設けられている。こ
のようにメモリマットＭＭＡＴ０を挟んで２つのセンス
アンプＳＡ０とＳＡ１により、相補ビット線のうち、偶
数列のビット線と奇数列のビット線とに分けて上記セン
スアンプＳＡ０とＳＡ１を対応させるものである。それ
故、上記カラム選択信号ＹＳは、センスアンプＳＡ１側
で例示的に示されている２対のビット線と、センスアン
プＳＡ０側に設けられる図示しない残り２対のビット線
とに対応した合計４対の相補ビット線を選択できるよう
にされる。これらの２対ずつの相補ビット線対は、上記
カラムスイッチを介して２対ずつの共通入出力線Ｉ／Ｏ
に接続される。

【００３２】センスアンプＳＡ１は、シェアードスイッ
チＭＯＳＦＥＴＱ３とＱ４を介してメモリマットＭＭＡ
Ｔ１の同様な奇数列の相補ビット線に接続される。メモ
リマットＭＭＡＴ１の偶数列の相補ビット線は、メモリ
マットＭＭＡＴ１の右側に配置される図示しないセンス
アンプＳＡ２に、前記シェアードスイッチＭＯＳＦＥＴ
Ｑ１とＱ２に対応したシェアードスイッチＭＯＳＦＥＴ
を介して接続される。このような繰り返しパターンによ
り、メモリアレイが分割されてなるメモリマット（前記
メモリブロック）間に設けられるセンスアンプに接続さ
れる。例えば、メモリマットＭＭＡＴ０のサブワード線
ＳＷＬが選択されたときには、センスアンプＳＡ０の右
側シェアードスイッチＭＯＳＦＥＴと、センスアンプＳ
Ａ１の左側シェアードスイッチＭＯＳＦＥＴとがオン状
態にされる。ただし、上記端部のセンスアンプＳＡ０で
は、上記右側シェアードスイッチＭＯＳＦＥＴのみが設
けられるものである。信号ＳＨＲＬは、左側シェアード
選択信号であり、ＳＨＲＲ右側シェアード選択信号であ
る。

【００３３】図５には、この発明に係るダイナミック型
ＲＡＭの周辺部分の一実施例の概略ブロック図が示され
ている。タイミング制御回路ＴＧは、外部端子から供給
されるロウアドレスストローブ信号／ＲＡＳ、カラムア
ドレスストローブ信号／ＣＡＳ、ライトイネーブル信号
／ＷＥ及びアウトプットイネーブル信号／ＯＥを受け
て、動作モードの判定、それに対応して内部回路の動作
に必要な各種のタイミング信号を形成する。この明細書
及び図面では、／はロウレベルがアクティブレベルであ
ることを意味するのに用いている。

【００３４】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、ロウ系の選択動作のために使用される。
タイミング信号φＸＬは、ロウ系アドレスを取り込んで
保持させる信号であり、ロウアドレスバッファＲＡＢに
供給される。すなわち、ロウアドレスバッファＲＡＢ
は、上記タイミング信号φＸＬによりアドレス端子Ａ０
〜Ａｉから入力されたアドレスを取り込んでラッチ回路
に保持させる。タイミング信号φＹＬは、カラムウ系ア
ドレスを取り込んで保持させる信号であり、カラムアド
レスバッファＣＡＢに供給される。すなわち、カラムア
ドレスバッファＲＡＢは、上記タイミング信号φＹＬに
よりアドレス端子Ａ０〜Ａｉから入力されたアドレスを
取り込んでラッチ回路に保持させる。

【００３５】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
では後述するようなオートリフレッシュとセルフリフレ
ッシュを持つようにされる。タイミング信号φＸは、ワ
ード線選択タイミング信号であり、デコーダＸＩＢに供
給されて、下位２ビットのアドレス信号の解読された信
号に基づいて４通りのワード線選択タイミング信号Ｘｉ
Ｂが形成される。タイミング信号φＹはカラム選択タイ
ミング信号であり、カラム系プリデコーダＹＰＤに供給
されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力さ
れる。

【００３６】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。タイミング信号φＭ
Ｓは、特に制限されないが、メモリアレイ選択動作を指
示する信号であり、ロウアドレスバッファＲＡＢに供給
され、このタイミングに同期して選択信号ＭＳｉが出力
される。タイミング信号φＳＡは、センスアンプの動作
を指示する信号である。このタイミング信号φＳＡに基
づいて、センスアンプの活性化パルスが形成される。

【００３７】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良メインワード線の選択動作を禁止させるとともに、信
号ＸＥＢをハイレベルにして、１つの予備メインワード
線を選択する選択信号ＸＲｉＢを出力させる。

【００３８】図６には、この発明に係るダイナミック型
ＲＡＭを説明するための素子構造断面図が示されてい
る。この実施例では、上記のようなメモリセル部の素子
構造が代表として例示的に示されている。メモリセルの
記憶キャパシタは、２層目のポリシリコン層をストレー
ジノードＳＮとして用い、アドレス選択用ＭＯＳＦＥＴ
の一方のソース，ドレインＳＤと接続される。上記２層
目ポリシリコン層からなるストレージノードＳＮは王冠
構造とされ、薄いゲート絶縁膜を介して３層目ポリシリ
コン層からなるプレート電極ＰＬが形成されて構成され
る。アドレス選択用ＭＯＳＦＥＴのゲートは、サブワー
ド線ＳＷＬと一体的に構成され、１層目ポリシリコン層
とその上部に形成されたタングステンシリサイド（ＷＳ
ｉ）とにより形成される。アドレス選択用ＭＯＳＦＥＴ
の他方のソース，ドレインは、ポリシリコン層とその上
部設けられた上記同様なタングステンシリサイドから構
成されたビット線ＢＬに接続される。上記メモリセルの
上部には、第２層目のメタル層Ｍ２からなるメインワー
ド線ＭＷＢ、サブワード選択線ＦＸＢが形成され、その
上部には第３層目からなるメタル層Ｍ３からなるＹ選択
線ＹＳや、サブワード選択線ＦＸが形成される。

【００３９】同図では省略されているが、メモリセル部
の周辺部には、サブワードドライバＳＷＤ等を構成する
ようなＮチャンネル型ＭＯＳＦＥＴやＰチャンネル型Ｍ
ＯＳＦＥＴが形成される。これらの周辺回路を構成する
ために、図示しいが１層目メタル層が形成されている。
例えば、上記ＣＭＯＳインバータ回路を構成するために
Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦ
ＥＴとのゲートを接続する配線は、上記１層目のメタル
層Ｍ１が用いられる。上記ＣＭＯＳインバータ回路回路
の入力端子と２層目メタル層Ｍ２からなるメインワード
線ＭＷＢとの接続には、スルーホールを介してダミーと
しての第１層目メタル層Ｍ１に落とし、この第１層目の
配線層Ｍ１とコンタクトを介してゲート電極に接続され
る。

【００４０】３層目のメタル層Ｍ３で形成されたＹ選択
線ＹＳをカラム選択スイッチＭＯＳＦＥＴのゲートに接
続させる場合、あるいは上記メタル層Ｍ３で形成された
サブワード線選択線ＦＸとサブワードドライバのＰチャ
ンネル型ＭＯＳＦＥＴのソース，ドレインとの接続に
は、スルーホールを介して上記ダミーとしてのメタル層
Ｍ２、メタル層Ｍ１に落とし上記カラムスイッチＭＯＳ
ＦＥＴのゲートや、Ｐチャンネル型ＭＯＳＦＥＴのソー
ス，ドレインと接続される。

【００４１】この実施例のような素子構造を採るとき、
前記のようにメインワード線を構成する第２層目のメタ
ル層Ｍ２に対して、それと平行に延長される第２層目の
メタル層Ｍ２の部分又は上記メインワード線のメタル層
Ｍ２と交差する第３層目のメタル層Ｍ３の部分からなる
サブワード選択線との間の絶縁膜に欠陥が生じることに
より、無視できないリーク電流が流れてしまう。このよ
うなリーク電流それ自体は、メモリセルの読み出し／書
き込み動作には影響を及ぼさないなら実際上は問題ない
が、非選択状態での電流不良という問題を引き起こして
しまう。本願発明では、上記のようにメインワード線Ｍ
ＷＢとサブワード選択線ＦＸＢとが同じ電位で非選択状
態であるために上記リーク電流の発生が生じない。

【００４２】上記メインワード線ＭＷＢとサブワード選
択線ＦＸＢとの間のリーク電流の発生よりメモリセルの
読み出し／書き込み動作に不良が生じる場合には、予備
のメインワード線に置き換えられる。しかしながら、不
良のメインワード線ＭＷＢはそのまま残り、上記メイン
ワード線ＭＷＢに対してリーク電流が流れ続ける結果と
なる。上記のようなリーク電流の発生は、かかるメイン
ワード線ＭＷＢが予備のメインワード線に置き換えられ
る結果、メモリの読み出し、書き込み動作そのものには
何ら影響を与えない。しかしながら、直流電流が増加し
てしまい、製品としての性能の悪化につながり、最悪の
場合には直流不良にされるので上記欠陥救済回路が生か
されなくなるが、この発明の適用によってそれを回避す
ることができる。

【００４３】図７には、この発明の他の一実施例の概略
構成図が示されている。同図（Ａ）には、ワード線駆動
回路の回路が示され、同図（Ｂ）には、１つのサブアレ
イとその周辺回路の配置が示されている。

【００４４】同図（Ｂ）に示すように、サブアレイSub
array は、特に制限されないが、６４Ｋビットのような
記憶容量を持つようにされる。つまり、上記サブアレイ
Subarray の左右に配置された１２８個ずつのサブワー
ドドライバＳＷＤが設けられることに対応して、サブワ
ード線は２５６本から構成される。それに対してセンス
アンプＳＡが１２８個設けられ、かかる１２８個のセン
スアンプに対応して１２８対（２５６本）の相補ビット
線が設けられる。したがって、上記２５６本のワード線
と２５６本のビット線との交点のそれぞれにメモリセル
が配置されるために、サブアレイSub array としては、
２５６×２５６＝６５５３６（約６４Ｋ）のような記憶
容量を持つようにされる。

【００４５】上記サブアレイ（Sub array)のワード線方
向に対応した左右には、上記サブワードドラバＳＷＤが
配置され、それと直角方向にはセンスアンプＳＡが配置
される。この結果、上記サブアレイ（Sub array)の４隅
には前記交差エリア１８に対応したクロスエリア（cros
s area）が設けられる。この実施例では、このクロスエ
リア（cross area）を利用して、上記サブワード選択信
号ＦＸＢの反転信号ＦＸを形成するＣＭＯＳインバータ
回路Ｎ１（ＦＸドライバ）が配置される。

【００４６】つまり、前記図２の実施例のように、サブ
ワードドライバに２つのＣＭＯＳインバータ回路を設け
る構成に代え、上記１２８個並んで配置される。上記の
ように１つのメインワード線に対して４個ずつのサブワ
ードドライバを割り当てた場合には、１２８／４＝３２
個ずつのサブワードドライバＳＷＤに対して共通に上記
ＣＭＯＳインバータ回路Ｎ１を設けるようにするもので
ある。この構成では、サブワードドライバとしては、
（Ａ）のように、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮ
チャンネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳインバ
ータ回路と、サブワード線ＳＷＬをリセットさせるＮチ
ャンネル型ＭＯＳＦＥＴＱ３からなる３つのＭＯＳＦＥ
Ｔにより構成できる。

【００４７】しかしながら、上記のように非反転の選択
信号ＦＸを形成する場合には、上記スイッチＭＯＳＦＥ
ＴＱ３のゲートと接続される選択信号ＦＸＢをサブワー
ドドライバの配置に沿って延長させる必要がある。この
ため、メインワード線と平行に延長される第１のサブワ
ード選択線に対して、上記サブワードドライバが配置さ
れる部分でそれと直交する方向に延長される第２のサブ
ワード線の他に、上記共通化されたＣＭＯＳインバータ
回路Ｎ１により形成された反転信号ＦＸを伝える第３の
サブワード選択線が加わるために、上記サブワードドラ
イバ上に配置されるサブワード選択線の数が増加する。
つまり、サブワードドライバの素子数が減るという利点
が得られる反面、上記サブワード選択線の数が増加する
ものである。

【００４８】したがって、上記図２の実施例のようにサ
ブワードドライバの素子数を２つのＣＭＯＳインバータ
回路と１つのスイッチＭＯＳＦＥＴとして、上記サブワ
ード選択線を１回路当たり１本とする、図７の実施例の
ようにサブワードドライバの素子数を１つのＣＭＯＳイ
ンバータ回路と１つのスイッチＭＯＳＦＥＴで構成し、
上記サブワード選択線を１回路当たり２本とするかは、
それが適用されるダイナミック型ＲＡＭのアレイ配置構
成に応じて適宜に選択すればよい。

【００４９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） メインワード線の延長方向に対して分割された
長さとされ、かつ、上記メインワード線と交差するビッ
ト線方向に対して複数配置され、複数からなるメモリセ
ルが接続されてなるサブワード線を設け、上記メインワ
ード線と平行するように設けられる第１のサブワード選
択線を上記メインワード線と同一の金属配線層を用いて
延長し、それに１つのメインワード線に割り当てられた
複数のサブワード線の中の１つを選択する選択信号を伝
えるとともに、その非選択レベルを上記メインワード線
の非選択レベルと同じ電位に設定する。上記第１のサブ
ワード選択線に接続されて上記メインワード線と直交す
るように延長される第２のサブワード選択線を通して上
記選択信号をサブワード線駆動回路に供給するととも
に、上記メインワード線の選択信号との組み合わせによ
り１つのサブワード線の選択動作を行わせることによ
り、メインワード線と平行に配置されるサブワード選択
線において、絶縁不良が存在してもリーク電流が流れな
くできるから直流不良を救済することができるという効
果が得られる。

【００５０】（２） 上記サブワードドライバとして、
メインワード線に入力端子が接続され、その出力端子に
上記サブワード線が接続され、Ｐチャンネル型ＭＯＳＦ
ＥＴのソースが第１の端子に接続され、Ｎチャンネル型
ＭＯＳＦＥＴのソースが接地電位に接続された第１のＣ
ＭＯＳインバータ回路及び第２のサブワード選択線に入
力端子が接続され、その出力端子が上記第１のＣＭＯＳ
インバータ回路の第１の端子に接続された第２のＣＭＯ
Ｓインバータ回路と、上記第２のサブワード選択線にゲ
ートが接続され、上記サブワード線と回路の接地電位と
の間に設けられたＮチャンネル型ＭＯＳＦＥＴとを用い
ることにより、上記メインワード線とサブワード選択線
の非選択レベルを同じくできるとともに、上記２のサブ
ワード選択線を１回路当たり１本にすることができると
いう効果が得られる。

【００５１】（３） 上記サブワードドライバとして、
メインワード線に入力端子が接続され、その出力端子に
上記サブワード線が接続され、Ｐチャンネル型ＭＯＳＦ
ＥＴのソースが第１の端子に接続され、Ｎチャンネル型
ＭＯＳＦＥＴのソースが接地電位に接続された第１のＣ
ＭＯＳインバータ回路及び第２のサブワード選択線にゲ
ートが接続され、上記サブワード線と回路の接地電位と
の間に設けられたＮチャンネル型ＭＯＳＦＥＴとし、上
記複数のサブワード線駆動回路を構成する第１のＣＭＯ
Ｓインバータ回路の第１の端子には、上記第１のサブワ
ード選択信号を通して伝えられた選択信号を反転させる
第２のＣＭＯＳインバータ回路の出力端子が接続され、
上記第２のサブワード選択線と平行に延長されてなる第
３のサブワード選択線に接続することにより、メインワ
ード線とサブワード選択線の非選択レベルを同じくでき
るとともに、サブワードドライバの素子数を低減させる
ことができるという効果が得られる。

【００５２】（４） 上記メインワード線及び第１のサ
ブワード選択線は第２層目の金属配線層により形成し、
上記第２のサブワード選択線は、第３層目の金属配線
層、第２層目金属配線層及び第１層目の金属配線層を用
いて構成し、上記メインワード線と交差する部分では第
３層目の金属配線層が用い、上記サブワードドライバを
構成する回路素子に接続される部分では第１層目の金属
配線層が用いるようにすることにより、合理的な配線配
置ができるという効果が得られる。

【００５３】（５） 上記第１のサブワード選択線は、
上記メインワード線とともにメモリアレイ上を延長する
ように配置することにより、高感度のセンスアンプ上を
避けてアレイの配線配置を合理的に行うようにすること
ができるという効果が得られる。

【００５４】（６） 上記サブワード線に接続されるメ
モリセルは、サブワード線にゲートが接続され、一方の
ソース，ドレインがビット線に接続されたアドレス選択
ＭＯＳＦＥＴと、上記アドレス選択用ＭＯＳＦＥＴの他
方のソース，ドレインに一方の電極が接続され、他方の
電極が他のメモリセルと共通にプレート電圧が印加され
てなるキャパシタとからなるダイナミック型メモリセル
とすることにより、ダイナミック型ＲＡＭの大記憶容量
化を図ることができるという効果が得られる。

【００５５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイの構成、または半導体チップに搭載される複数
のメモリアレイの配置は、その記憶容量等に応じて種々
の実施形態を採ることができる。また、入出力インター
フェイスの部分は、クロック信号に同期して動作を行う
ようにされたシンクロナスダイナミック型ＲＡＭとして
もよい。１つのメインワード線に割り当てられるサブワ
ード線の数は、前記のように４本の他に８本等種々の実
施形態を採ることができる。この発明は、メインワード
線とサブワード線とを備えた分割ワード線方式のダイナ
ミック型ＲＡＭあるいはスタティック型ＲＡＭを代表と
するような各種の半導体記憶装置に広く利用できる。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メインワード線の延長方向
に対して分割された長さとされ、かつ、上記メインワー
ド線と交差するビット線方向に対して複数配置され、複
数からなるメモリセルが接続されてなるサブワード線を
設け、上記メインワード線と平行するように設けられる
第１のサブワード選択線を上記メインワード線と同一の
金属配線層を用いて延長し、それに１つのメインワード
線に割り当てられた複数のサブワード線の中の１つを選
択する選択信号を伝えるとともに、その非選択レベルを
上記メインワード線の非選択レベルと同じ電位に設定す
る。上記第１のサブワード選択線に接続されて上記メイ
ンワード線と直交するように延長される第２のサブワー
ド選択線を通して上記選択信号をサブワード線駆動回路
に供給するとともに、上記メインワード線の選択信号と
の組み合わせにより１つのサブワード線の選択動作を行
わせることにより、メインワード線と平行に配置される
サブワード選択線において、絶縁不良が存在してもリー
ク電流が流れなくできるから直流不良を救済することが
できる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示すレイアウト図である。

【図２】図１に示したメモリアレイのメインワード線と
サブワード線との関係を説明するための要部ブロック図
である。

【図３】図１のメモリアレイのメインワード線とセンス
アンプとの関係を説明するための要部ブロック図であ
る。

【図４】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部の一実施例を示す要部回路図である。

【図５】この発明に係るダイナミック型ＲＡＭの周辺部
分の一実施例を示す概略ブロック図である。

【図６】この発明に係るダイナミック型ＲＡＭを説明す
るための素子構造断面図である。

【図７】この発明の他の一実施例を示す概略構成図であ
る。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メモリセルアレイ、１６…センスアンプ領域、１７
…サブワードドライバ領域、１８…交差領域、ＳＡ，Ｓ
Ａ１，ＳＡ２…センスアンプ、ＳＷＤ…サブワードドラ
イバ、ＭＷＤ…メインワードドライバ、ＡＣＴＲＬ…メ
モリアレイ制御回路、ＭＷＬ０〜ＭＷＬｎ…メインワー
ド線、ＳＷＬ０…サブワード線、ＹＳ…カラム選択線、
ＭＭＡＴ０，ＭＭＡＴ１…メモリマット（メモリブロッ
ク）、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回
路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムア
ドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リ
フレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プ
リテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ
…デコーダ回路、Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、ＣＳ
Ｐ，ＣＳＮ…共通ソース線、ＹＳ…カラム選択信号、Ｈ
ＶＣ…ハーフプリチャージ電圧、ＳＨＲＬ，ＳＨＲＲ…
シェアード選択線、Ｉ／Ｏ…入出力線、Ｍ１〜Ｍ３…メ
タル層、ＳＮ…ストレージノード、ＰＬ…プレート電
極、ＢＬ…ビット線、ＳＤ…ソース，ドレイン、ＦＧ…
１層目ポリシリコン層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 公司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 ▲高▼橋 康 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 敦也 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 別所 真次 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 平 雅之 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 メインワード線と、 上記メインワード線の延長方向に対して分割された長さ
   とされ、かつ、上記メインワード線と交差するビット線
   方向に対して複数配置され、複数からなるメモリセルが
   接続されてなるサブワード線と、 上記メインワード線と平行するように延長され、上記１
   つのメインワード線に割り当てられた複数のサブワード
   線の中の１つを選択する選択信号が伝えられる第１のサ
   ブワード選択線と、 上記第１のサブワード選択線の対応するものと接続さ
   れ、上記メインワード線と直交するように延長される第
   ２のサブワード選択線と、 上記メインワード線の選択信号と上記第２のサブワード
   選択線を通して伝えられた選択信号とを受けて、上記サ
   ブワード線の選択信号を形成するサブワード線駆動回路
   とを備え、 上記メインワード線と上記第１のサブワード選択線とは
   同一の金属配線層により構成されるとともに、その非選
   択状態のレベルを同一の電位に設定してなることを特徴
   とする半導体記憶装置。
2. 【請求項２】 上記サブワード線駆動回路は、 上記メインワード線に入力端子が接続され、その出力端
   子に上記サブワード線が接続され、Ｐチャンネル型ＭＯ
   ＳＦＥＴのソースが第１の端子に接続され、Ｎチャンネ
   ル型ＭＯＳＦＥＴのソースが接地電位に接続された第１
   のＣＭＯＳインバータ回路と、 上記第２のサブワード選択線に入力端子が接続され、そ
   の出力端子が上記第１のＣＭＯＳインバータ回路の第１
   の端子に接続された第２のＣＭＯＳインバータ回路と、 上記第２のサブワード選択線にゲートが接続され、上記
   サブワード線と回路の接地電位との間に設けられたＮチ
   ャンネル型ＭＯＳＦＥＴとからなり、 上記非選択レベルはサブワード線の選択レベルと同じ電
   位にされるものであることを特徴とする請求項１の半導
   体記憶装置。
3. 【請求項３】 上記サブワード線駆動回路は、 上記メインワード線に入力端子が接続され、その出力端
   子に上記サブワード線が接続され、Ｐチャンネル型ＭＯ
   ＳＦＥＴのソースが第１の端子に接続され、Ｎチャンネ
   ル型ＭＯＳＦＥＴのソースが接地電位に接続された第１
   のＣＭＯＳインバータ回路と、 上記第２のサブワード選択線にゲートが接続され、上記
   サブワード線と回路の接地電位との間に設けられたＮチ
   ャンネル型ＭＯＳＦＥＴとからなり、 上記複数のサブワード線駆動回路を構成する第１のＣＭ
   ＯＳインバータ回路の第１の端子には、上記第１のサブ
   ワード選択信号を通して伝えられた選択信号を反転させ
   る第２のＣＭＯＳインバータ回路の出力端子に接続され
   てなり、上記第２のサブワード選択線と平行に延長され
   てなる第３のサブワード選択線に接続されるものである
   ことを特徴とする請求項１の半導体記憶装置。
4. 【請求項４】 上記メインワード線及び第１のサブワー
   ド選択線は第２層目の金属配線層により形成され、上記
   第２のサブワード選択線は、第３層目の金属配線層、第
   ２層目金属配線層及び第１層目の金属配線層を用いて構
   成され、上記メインワード線と交差する部分では第３層
   目の金属配線層が用いられ、上記サブワードドライバを
   構成する回路素子に接続される部分では第１層目の金属
   配線層が用いられてなることを特徴とする請求項１又は
   請求項２の半導体記憶装置。
5. 【請求項５】 上記メインワード線及び第１のサブワー
   ド選択線は第２層目の金属配線層により形成され、上記
   第２及び第３のサブワード選択線は、第３層目の金属配
   線層、第２層目金属配線層及び第１層目の金属配線層を
   用いて構成され、上記メインワード線と交差する部分で
   は第３層目の金属配線層が用いられ、上記サブワードド
   ライバを構成する回路素子に接続される部分では第１層
   目の金属配線層が用いられてなることを特徴とする請求
   項１又は請求項３の半導体記憶装置。
6. 【請求項６】 上記第１のサブワード選択線は、上記メ
   インワード線とともにメモリアレイ上を延長するように
   配置されるものであることを特徴とする請求項１、請求
   項２、請求項３、請求項４又は請求項５の半導体記憶装
   置。
7. 【請求項７】 上記サブワード線に接続されるメモリセ
   ルは、サブワード線にゲートが接続され、一方のソー
   ス，ドレインがビット線に接続されたアドレス選択ＭＯ
   ＳＦＥＴと、上記アドレス選択用ＭＯＳＦＥＴの他方の
   ソース，ドレインに一方の電極が接続され、他方の電極
   が他のメモリセルと共通にプレート電圧が印加されてな
   るキャパシタとからなるダイナミック型メモリセルであ
   ることを特徴とする請求項１、請求項２、請求項３、請
   求項４、請求項５又は請求項６の半導体記憶装置。