JPH0955508A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ｐ−ＳｉＴＦＴにおいて、ポリシリコンゲー
トのエッチング時にゲート絶縁膜へに欠陥が生じ、キャ
リアトラップからリーク電流やアバランシェ劣化などが
起こるのを防ぐ。 【解決手段】 高濃度のソース領域１１Ｓ及びドレイン
領域１１Ｄと、その内側に低濃度のＬＤ領域１１Ｌ、更
にその内側に極低濃度のＶＬＤ領域１１ＶＬを形成す
る。これにより、チャンネル両端部における電界が緩和
され、リーク電流やアバランシェ劣化が防がれる。この
ようなＶＬＤ領域１１ＶＬはゲート電極１３の側壁にス
ペーサ１４を被覆し、ＬＤ領域１１Ｌへ不純物のイオン
注入を行うことにより、スペーサ１４の影部分が極低濃
度にドーピングされて形成される。
トのエッチング時にゲート絶縁膜へに欠陥が生じ、キャ
リアトラップからリーク電流やアバランシェ劣化などが
起こるのを防ぐ。 【解決手段】 高濃度のソース領域１１Ｓ及びドレイン
領域１１Ｄと、その内側に低濃度のＬＤ領域１１Ｌ、更
にその内側に極低濃度のＶＬＤ領域１１ＶＬを形成す
る。これにより、チャンネル両端部における電界が緩和
され、リーク電流やアバランシェ劣化が防がれる。この
ようなＶＬＤ領域１１ＶＬはゲート電極１３の側壁にス
ペーサ１４を被覆し、ＬＤ領域１１Ｌへ不純物のイオン
注入を行うことにより、スペーサ１４の影部分が極低濃
度にドーピングされて形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置（Ｌ
ＣＤ：Liquid Crystal Display）に関し、特に、駆動回
路部を表示画素部と同様に基板上に一体形成した、駆動
回路一体型ＬＣＤに関する。
ＣＤ：Liquid Crystal Display）に関し、特に、駆動回
路部を表示画素部と同様に基板上に一体形成した、駆動
回路一体型ＬＣＤに関する。
【０００２】
【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ（ＴＦＴ：Thin Film Transistor）を用いたア
クティブマトリクス型は、原理的にデューティ比１００
％のスタティック駆動をマルチプレクス的に行うことが
でき、大画面、高精細な動画ディスプレイに使用されて
いる。
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ（ＴＦＴ：Thin Film Transistor）を用いたア
クティブマトリクス型は、原理的にデューティ比１００
％のスタティック駆動をマルチプレクス的に行うことが
でき、大画面、高精細な動画ディスプレイに使用されて
いる。
【０００３】アクティブマトリクスＬＣＤは、マトリク
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされて構成されている。表示
電極と共通電極の対向部分は液晶を誘電層とした画素容
量となっており、ＴＦＴにより選択された電圧が印加さ
れる。液晶は電気光学的に異方性を有しており、画素容
量により形成された電界の強度に対応して光を変調す
る。
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされて構成されている。表示
電極と共通電極の対向部分は液晶を誘電層とした画素容
量となっており、ＴＦＴにより選択された電圧が印加さ
れる。液晶は電気光学的に異方性を有しており、画素容
量により形成された電界の強度に対応して光を変調す
る。
【０００４】近年、ＴＦＴのチャンネル層として多結晶
（ポリ）シリコン（ｐ−Ｓｉ）を用いることによって、
マトリクス画素部と周辺駆動回路部を同一基板上に形成
した駆動回路一体型のＬＣＤが開発されている。一般
に、ｐ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて移
動度が高く、また、ゲートにもポリシリコンを用いたシ
リコンゲート構造、即ちゲートセルフアラインによる微
細化、寄生容量の縮小による高速化が達成され、ｎ−ｃ
ｈＴＦＴとｐ−ｃｈＴＦＴの相補構造を形成することに
より、高速駆動回路を構成することができる。このよう
に、駆動回路部をマトリクス画素部と一体形成すること
により、製造コストの削減、ＬＣＤモジュールの小型化
が実現される。
（ポリ）シリコン（ｐ−Ｓｉ）を用いることによって、
マトリクス画素部と周辺駆動回路部を同一基板上に形成
した駆動回路一体型のＬＣＤが開発されている。一般
に、ｐ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて移
動度が高く、また、ゲートにもポリシリコンを用いたシ
リコンゲート構造、即ちゲートセルフアラインによる微
細化、寄生容量の縮小による高速化が達成され、ｎ−ｃ
ｈＴＦＴとｐ−ｃｈＴＦＴの相補構造を形成することに
より、高速駆動回路を構成することができる。このよう
に、駆動回路部をマトリクス画素部と一体形成すること
により、製造コストの削減、ＬＣＤモジュールの小型化
が実現される。
【０００５】図１２にこのようなＬＣＤの構成を示す。
中央部の点線で囲まれた部分はマトリクス画素部であ
り、ＴＦＴのＯＮ／ＯＦＦを制御するゲートライン（Ｇ
１〜Ｇｍ）と画素信号用のドレインライン（Ｄ１〜Ｄ
ｎ）が交差して配置されている。各交点にはＴＦＴとこ
れに接続する表示電極（いずれも不図示）が形成されて
いる。画素部の左右にはゲートライン（Ｇ１〜Ｇｍ）を
選択するゲートドライバー（ＧＤ）が配置され、画素部
の上下には、映像信号をサンプリングしてホールドし、
ゲートドライバ（ＧＤ）の走査に同期して各ドレインラ
イン（Ｄ１〜Ｄｎ）に画素信号電圧を印加するドレイン
ドライバー（ＤＤ）が配置されている。これらのドライ
バー（ＧＤ，ＤＤ）は主としてシフトレジスタからな
り、これは、ｐ−ＳｉＴＦＴのｎ−ｃｈとｐ−ｃｈの相
補構造により構成されている。
中央部の点線で囲まれた部分はマトリクス画素部であ
り、ＴＦＴのＯＮ／ＯＦＦを制御するゲートライン（Ｇ
１〜Ｇｍ）と画素信号用のドレインライン（Ｄ１〜Ｄ
ｎ）が交差して配置されている。各交点にはＴＦＴとこ
れに接続する表示電極（いずれも不図示）が形成されて
いる。画素部の左右にはゲートライン（Ｇ１〜Ｇｍ）を
選択するゲートドライバー（ＧＤ）が配置され、画素部
の上下には、映像信号をサンプリングしてホールドし、
ゲートドライバ（ＧＤ）の走査に同期して各ドレインラ
イン（Ｄ１〜Ｄｎ）に画素信号電圧を印加するドレイン
ドライバー（ＤＤ）が配置されている。これらのドライ
バー（ＧＤ，ＤＤ）は主としてシフトレジスタからな
り、これは、ｐ−ＳｉＴＦＴのｎ−ｃｈとｐ−ｃｈの相
補構造により構成されている。
【０００６】図１３に、このようなｐ−ＳｉＴＦＴの構
造を示す。高耐熱性の石英ガラスなどの基板（１００）
上に、島状にパターニングされたｐ−Ｓｉ（１０１）が
形成され、ｐ−Ｓｉ（１０１）上には、ＳｉＯ2などの
ゲート絶縁膜（１０２）が被覆されている。ゲート絶縁
膜（１０２）上には、ドープドｐ−Ｓｉ（１０３ｐ）と
シリサイド（１０３ｓ）のポリサイド層からなるゲート
電極（１０３）が形成されている。また、ｐ−Ｓｉ（１
０１）は、ゲート電極（１０３）をマスクとしたセルフ
アライン構造で、ｎ型あるいはｐ型に高濃度にドーピン
グされたソース・ドレイン領域（１０１Ｓ，１０１Ｄ）
と、ノンドープのチャンネル領域（１０１Ｎ）が形成さ
れている。またソース及びドレイン領域（１０１Ｓ，１
０１Ｄ）にはそれぞれチャンネル領域（１０１Ｎ）に接
する部分で濃度の低い領域（１０１Ｌ）が介在されてい
る。このようなチャンネルの構造はＬＤＤ（lightlydop
ed drain）と呼ばれ、ｐ−ＳｉＴＦＴＬＣＤにあって
は、画素部のＯＦＦ電流抑制、ドライバー部の信頼性の
向上が達成される。これらｐ−Ｓｉ（１０１）とゲート
電極（１０３）を覆う全面にはＳｉＮXなどの層間絶縁
膜（１０４）が被覆され、層間絶縁膜（１０４）上に
は、Ａｌなどからなるソース及びドレイン電極（１０
５，１０６）が設けられ、コンタクトホール（ＣＴ）を
介して各々ソース・ドレイン領域（１０１Ｓ，１０１
Ｄ）に接続されている。更に図示は省いたが、画素部で
はＩＴＯからなる表示電極が形成されてソース電極（１
０５）へ接続され、ドレイン電極（１０６）は同一列に
ついて１本のドレインラインに接続される。また駆動回
路部では層間絶縁膜と導電膜により多層配線が形成され
て所定の結線が形成される。
造を示す。高耐熱性の石英ガラスなどの基板（１００）
上に、島状にパターニングされたｐ−Ｓｉ（１０１）が
形成され、ｐ−Ｓｉ（１０１）上には、ＳｉＯ2などの
ゲート絶縁膜（１０２）が被覆されている。ゲート絶縁
膜（１０２）上には、ドープドｐ−Ｓｉ（１０３ｐ）と
シリサイド（１０３ｓ）のポリサイド層からなるゲート
電極（１０３）が形成されている。また、ｐ−Ｓｉ（１
０１）は、ゲート電極（１０３）をマスクとしたセルフ
アライン構造で、ｎ型あるいはｐ型に高濃度にドーピン
グされたソース・ドレイン領域（１０１Ｓ，１０１Ｄ）
と、ノンドープのチャンネル領域（１０１Ｎ）が形成さ
れている。またソース及びドレイン領域（１０１Ｓ，１
０１Ｄ）にはそれぞれチャンネル領域（１０１Ｎ）に接
する部分で濃度の低い領域（１０１Ｌ）が介在されてい
る。このようなチャンネルの構造はＬＤＤ（lightlydop
ed drain）と呼ばれ、ｐ−ＳｉＴＦＴＬＣＤにあって
は、画素部のＯＦＦ電流抑制、ドライバー部の信頼性の
向上が達成される。これらｐ−Ｓｉ（１０１）とゲート
電極（１０３）を覆う全面にはＳｉＮXなどの層間絶縁
膜（１０４）が被覆され、層間絶縁膜（１０４）上に
は、Ａｌなどからなるソース及びドレイン電極（１０
５，１０６）が設けられ、コンタクトホール（ＣＴ）を
介して各々ソース・ドレイン領域（１０１Ｓ，１０１
Ｄ）に接続されている。更に図示は省いたが、画素部で
はＩＴＯからなる表示電極が形成されてソース電極（１
０５）へ接続され、ドレイン電極（１０６）は同一列に
ついて１本のドレインラインに接続される。また駆動回
路部では層間絶縁膜と導電膜により多層配線が形成され
て所定の結線が形成される。
【０００７】このようにゲート電極及びその配線層とし
て、下層がポリシリコン、上層がシリコンと高融点金属
の化合物合金層のシリサイドからなるポリサイドゲート
構造は、セルフアラインによるトランジスタサイズの小
型化、高速化とともに、ゲート絶縁膜との相性、配線抵
抗の点で有利である。このようなｐ−ＳｉＴＦＴは以下
のように製造している。まず基板（１００）上に、熱Ｃ
ＶＤによりｐ−Ｓｉ（１０１）膜を形成し、これを島状
にエッチングする。ｐ−Ｓｉ（１０１）上にはＣＶＤあ
るいは熱酸化により、ゲート絶縁膜（１０２）を形成
し、続いてポリシリコン（１０３ｐ）を形成し、燐の拡
散注入を行って低抵抗化した後、タングステンシリサイ
ド（１０３ｓ）を形成する。これらポリサイド層をエッ
チングしてゲート電極（１０３）を形成した後、ゲート
電極（１０３）をマスクにｐ−Ｓｉ（１０１）へ不純物
のイオン注入を低ドーズ量で行うことにより、ソース領
域（１０１Ｓ）及びドレイン領域（１０１Ｄ）を形成す
るとともに、ノンドープのチャンネル領域（１０１Ｎ）
を形成する。更に、ゲート電極（１０３）よりも大きな
サイズでマスキングレジストを施した後、高ドーズ量の
イオン注入を行って低濃度のＬＤ領域（１０１Ｌ）を残
しながら高濃度のソース・ドレイン領域（１０１ｓ，１
０１ｄ）を形成する。そして、層間絶縁膜（１０４）及
びコンタクトホール（ＣＴ）を形成した後、ソース電極
（１０５）及びドレイン電極（１０６）を形成してそれ
ぞれソース領域（１０１Ｓ）及びドレイン領域（１０１
Ｄ）に接続することによりＴＦＴが完成する。
て、下層がポリシリコン、上層がシリコンと高融点金属
の化合物合金層のシリサイドからなるポリサイドゲート
構造は、セルフアラインによるトランジスタサイズの小
型化、高速化とともに、ゲート絶縁膜との相性、配線抵
抗の点で有利である。このようなｐ−ＳｉＴＦＴは以下
のように製造している。まず基板（１００）上に、熱Ｃ
ＶＤによりｐ−Ｓｉ（１０１）膜を形成し、これを島状
にエッチングする。ｐ−Ｓｉ（１０１）上にはＣＶＤあ
るいは熱酸化により、ゲート絶縁膜（１０２）を形成
し、続いてポリシリコン（１０３ｐ）を形成し、燐の拡
散注入を行って低抵抗化した後、タングステンシリサイ
ド（１０３ｓ）を形成する。これらポリサイド層をエッ
チングしてゲート電極（１０３）を形成した後、ゲート
電極（１０３）をマスクにｐ−Ｓｉ（１０１）へ不純物
のイオン注入を低ドーズ量で行うことにより、ソース領
域（１０１Ｓ）及びドレイン領域（１０１Ｄ）を形成す
るとともに、ノンドープのチャンネル領域（１０１Ｎ）
を形成する。更に、ゲート電極（１０３）よりも大きな
サイズでマスキングレジストを施した後、高ドーズ量の
イオン注入を行って低濃度のＬＤ領域（１０１Ｌ）を残
しながら高濃度のソース・ドレイン領域（１０１ｓ，１
０１ｄ）を形成する。そして、層間絶縁膜（１０４）及
びコンタクトホール（ＣＴ）を形成した後、ソース電極
（１０５）及びドレイン電極（１０６）を形成してそれ
ぞれソース領域（１０１Ｓ）及びドレイン領域（１０１
Ｄ）に接続することによりＴＦＴが完成する。
【０００８】
【発明が解決しようとする課題】従来は、シリサイド
（１０３ｓ）とポリシリコン（１０３ｐ）のエッチング
は、微細加工をするためにドライエッチング、特に、反
応性イオンエッチング、即ち、ＲＩＥ（reactive ion e
tching）により行っている。ＲＩＥは、高周波放電プラ
ズマにより、反応ガスをイオン化して加速し、これを被
エッチング膜と反応させることでエッチングするもので
ある。このため、電気化学的反応のみならず物理的エネ
ルギーによっても反応が促進され、エッチングレートを
上げることができるが、その反面、ジャストエッチング
の制御が困難であり、オーバーエッチ量を大きくするこ
とが必要となることも加えて、下地へのダメージも大き
い。
（１０３ｓ）とポリシリコン（１０３ｐ）のエッチング
は、微細加工をするためにドライエッチング、特に、反
応性イオンエッチング、即ち、ＲＩＥ（reactive ion e
tching）により行っている。ＲＩＥは、高周波放電プラ
ズマにより、反応ガスをイオン化して加速し、これを被
エッチング膜と反応させることでエッチングするもので
ある。このため、電気化学的反応のみならず物理的エネ
ルギーによっても反応が促進され、エッチングレートを
上げることができるが、その反面、ジャストエッチング
の制御が困難であり、オーバーエッチ量を大きくするこ
とが必要となることも加えて、下地へのダメージも大き
い。
【０００９】ゲート電極（１０３）の完成後、ゲート絶
縁膜（１０２）へオーバーエッチがかかり、図１４に示
すようにゲート電極（１０３）の横のゲート絶縁膜（１
０２）表面がダメージを受け（ＤＭ）、膜中の欠陥が増
えると、キャリアトラップによりリーク電流が増大す
る。この結果、画素部にあっては、液晶への印加電圧の
保持率が低下し、コントラスト比が落ちるなのどの問題
を招いていた。特に、小型化が達成されたｐ−ＳｉＴＦ
Ｔでは、リーク電流の抑制が大きな課題となっている。
このようなリーク電流を招くような欠陥は、ソース・ド
レイン領域（１１Ｓ，１１Ｄ）の不純物イオン注入の際
にも生じやすくなっている。
縁膜（１０２）へオーバーエッチがかかり、図１４に示
すようにゲート電極（１０３）の横のゲート絶縁膜（１
０２）表面がダメージを受け（ＤＭ）、膜中の欠陥が増
えると、キャリアトラップによりリーク電流が増大す
る。この結果、画素部にあっては、液晶への印加電圧の
保持率が低下し、コントラスト比が落ちるなのどの問題
を招いていた。特に、小型化が達成されたｐ−ＳｉＴＦ
Ｔでは、リーク電流の抑制が大きな課題となっている。
このようなリーク電流を招くような欠陥は、ソース・ド
レイン領域（１１Ｓ，１１Ｄ）の不純物イオン注入の際
にも生じやすくなっている。
【００１０】また、ゲート絶縁膜（１０２）のオーバー
エッチがばらつくと、イオン注入の際に、ソース、ドレ
インあるいはＬＤ領域（１０１Ｓ，１０１Ｄ，１０１
Ｌ）の濃度が素子ごとに異なり、特性のばらつきが出る
などの問題もある。更に、駆動回路部においては、キャ
リアトラップをきっかけとしてアバランシェ現象が起こ
りやすく、相補構造において重要なソース・ドレイン間
電圧の飽和領域が縮小し、素子特性が劣化しやすくな
り、さらにはゲート・ソース間あるいはゲート・ドレイ
ン間の絶縁破壊等にもつながり、動作不良の原因となっ
ていた。
エッチがばらつくと、イオン注入の際に、ソース、ドレ
インあるいはＬＤ領域（１０１Ｓ，１０１Ｄ，１０１
Ｌ）の濃度が素子ごとに異なり、特性のばらつきが出る
などの問題もある。更に、駆動回路部においては、キャ
リアトラップをきっかけとしてアバランシェ現象が起こ
りやすく、相補構造において重要なソース・ドレイン間
電圧の飽和領域が縮小し、素子特性が劣化しやすくな
り、さらにはゲート・ソース間あるいはゲート・ドレイ
ン間の絶縁破壊等にもつながり、動作不良の原因となっ
ていた。
【００１１】
【課題を解決するための手段】本発明はこの課題を解決
するために成されたもので、基板上に島状に形成され不
純物を含有しないチャンネル領域と該チャンネル領域の
両側に不純物を高濃度に含有したソース及びドレイン領
域とからなる多結晶半導体島層と、該多結晶半導体島層
を覆うゲート絶縁膜と、該ゲート絶縁膜上の前記チャン
ネル領域上方に形成され少なくとも多結晶シリコン層か
らなるゲート電極と、前記ソース領域に接続するソース
電極と、前記ドレイン領域に接続するドレイン電極とか
らなる薄膜トランジスタにおいて、前記ソース領域及び
ドレイン領域と前記チャンネル領域との間には、不純物
を低濃度に含有した低濃度領域が介在され、この低濃度
領域は各々前記ソース及びドレイン領域の側から前記チ
ャンネル領域の側へ向かって低下する不純物の濃度勾配
を有する構成である。
するために成されたもので、基板上に島状に形成され不
純物を含有しないチャンネル領域と該チャンネル領域の
両側に不純物を高濃度に含有したソース及びドレイン領
域とからなる多結晶半導体島層と、該多結晶半導体島層
を覆うゲート絶縁膜と、該ゲート絶縁膜上の前記チャン
ネル領域上方に形成され少なくとも多結晶シリコン層か
らなるゲート電極と、前記ソース領域に接続するソース
電極と、前記ドレイン領域に接続するドレイン電極とか
らなる薄膜トランジスタにおいて、前記ソース領域及び
ドレイン領域と前記チャンネル領域との間には、不純物
を低濃度に含有した低濃度領域が介在され、この低濃度
領域は各々前記ソース及びドレイン領域の側から前記チ
ャンネル領域の側へ向かって低下する不純物の濃度勾配
を有する構成である。
【００１２】特に、前記低濃度領域は前記ソース及びド
レイン領域の側から前記チャンネル領域の側へ向かって
複数の中間段階の濃度を経て順次に不純物濃度が低下す
る構成である。また特に、前記ゲート電極の側壁には絶
縁性のスペーサが被覆され、このスペーサの直下には最
低の濃度の前記低濃度領域が形成されている構成であ
る。
レイン領域の側から前記チャンネル領域の側へ向かって
複数の中間段階の濃度を経て順次に不純物濃度が低下す
る構成である。また特に、前記ゲート電極の側壁には絶
縁性のスペーサが被覆され、このスペーサの直下には最
低の濃度の前記低濃度領域が形成されている構成であ
る。
【００１３】他に、前記ゲート電極の側壁はテーパー形
状に形成され、このテーパー部分の直下には、最低の濃
度の前記低濃度領域が形成されている構成である。この
ように高濃度のソース領域及びドレイン領域とノンドー
プのチャンネル領域との間に、段階的に不純物濃度の異
なる低濃度領域を複数介在させることにより、ソースあ
るいはドレイン領域近傍の強電界が緩和され、リーク電
流やアバランシェ劣化等が防がれる。
状に形成され、このテーパー部分の直下には、最低の濃
度の前記低濃度領域が形成されている構成である。この
ように高濃度のソース領域及びドレイン領域とノンドー
プのチャンネル領域との間に、段階的に不純物濃度の異
なる低濃度領域を複数介在させることにより、ソースあ
るいはドレイン領域近傍の強電界が緩和され、リーク電
流やアバランシェ劣化等が防がれる。
【００１４】また最低の濃度の低濃度領域は、ゲート電
極の側壁にスペーサをつける、あるいは、ゲート電極端
の断面をテーパー形状にすることにより、不純物のイオ
ン注入時に、スペーサあるいはテーパーを通じて注入さ
れる分と、横方向の拡散分などにより、真下に形成され
る。また本発明は、基板上に島状に形成され不純物を含
有しないチャンネル領域と該チャンネル領域の両側に不
純物を含有したソース及びドレイン領域とからなる多結
晶半導体島層と、該多結晶半導体島層を覆うゲート絶縁
膜と、該ゲート絶縁膜上の前記チャンネル領域上方に形
成され少なくとも多結晶シリコン層からなるゲート電極
と、前記ソース領域に接続するソース電極と、前記ドレ
イン領域に接続するドレイン電極とからなる薄膜トラン
ジスタの製造方法において、前記多結晶半導体島層と前
記ゲート絶縁膜が形成された前記基板上に、少なくとも
前記多結晶シリコン層を積層し、更にこの上にゲートパ
ターンを有したレジストを形成した後、放電プラズマの
生成雰囲気中で反応ガスを供給することによりドライエ
ッチングを行って前記ゲート電極を形成し、エッチング
終点において前記放電プラズマの高周波電力を低下し、
その後、オーバーエッチングを行う構成である。
極の側壁にスペーサをつける、あるいは、ゲート電極端
の断面をテーパー形状にすることにより、不純物のイオ
ン注入時に、スペーサあるいはテーパーを通じて注入さ
れる分と、横方向の拡散分などにより、真下に形成され
る。また本発明は、基板上に島状に形成され不純物を含
有しないチャンネル領域と該チャンネル領域の両側に不
純物を含有したソース及びドレイン領域とからなる多結
晶半導体島層と、該多結晶半導体島層を覆うゲート絶縁
膜と、該ゲート絶縁膜上の前記チャンネル領域上方に形
成され少なくとも多結晶シリコン層からなるゲート電極
と、前記ソース領域に接続するソース電極と、前記ドレ
イン領域に接続するドレイン電極とからなる薄膜トラン
ジスタの製造方法において、前記多結晶半導体島層と前
記ゲート絶縁膜が形成された前記基板上に、少なくとも
前記多結晶シリコン層を積層し、更にこの上にゲートパ
ターンを有したレジストを形成した後、放電プラズマの
生成雰囲気中で反応ガスを供給することによりドライエ
ッチングを行って前記ゲート電極を形成し、エッチング
終点において前記放電プラズマの高周波電力を低下し、
その後、オーバーエッチングを行う構成である。
【００１５】これにより、下地へのダメージの少ないオ
ーバーエッチがなされ、ゲート絶縁膜に生じる欠陥が減
り、キャリアトラップによるリーク電流やアバランシェ
劣化が防がれる。更に本発明は、基板上に島状に形成さ
れ不純物を含有しないチャンネル領域と該チャンネル領
域の両側に不純物を含有したソース及びドレイン領域と
からなる多結晶半導体島層と、該多結晶半導体島層を覆
うゲート絶縁膜と、該ゲート絶縁膜上の前記チャンネル
領域上方に形成され少なくとも多結晶シリコン層からな
るゲート電極と、前記ソース領域に接続するソース電極
と、前記ドレイン領域に接続するドレイン電極とからな
る薄膜トランジスタの製造方法において、前記多結晶半
導体島層と前記ゲート絶縁膜が形成された前記基板上
に、少なくとも前記多結晶シリコン層を積層し、更にこ
の上にゲートパターンを有したレジストを形成した後、
放電プラズマの生成雰囲気中でマグネトロン放電を行う
とともに反応ガスを供給することによりドライエッチン
グを行って前記ゲート電極を形成し、エッチング終点に
おいて前記マグネトロン放電を停止し、その後、オーバ
ーエッチングを行う構成である。
ーバーエッチがなされ、ゲート絶縁膜に生じる欠陥が減
り、キャリアトラップによるリーク電流やアバランシェ
劣化が防がれる。更に本発明は、基板上に島状に形成さ
れ不純物を含有しないチャンネル領域と該チャンネル領
域の両側に不純物を含有したソース及びドレイン領域と
からなる多結晶半導体島層と、該多結晶半導体島層を覆
うゲート絶縁膜と、該ゲート絶縁膜上の前記チャンネル
領域上方に形成され少なくとも多結晶シリコン層からな
るゲート電極と、前記ソース領域に接続するソース電極
と、前記ドレイン領域に接続するドレイン電極とからな
る薄膜トランジスタの製造方法において、前記多結晶半
導体島層と前記ゲート絶縁膜が形成された前記基板上
に、少なくとも前記多結晶シリコン層を積層し、更にこ
の上にゲートパターンを有したレジストを形成した後、
放電プラズマの生成雰囲気中でマグネトロン放電を行う
とともに反応ガスを供給することによりドライエッチン
グを行って前記ゲート電極を形成し、エッチング終点に
おいて前記マグネトロン放電を停止し、その後、オーバ
ーエッチングを行う構成である。
【００１６】これにより、下地へのダメージの少ないオ
ーバーエッチがなされ、ゲート絶縁膜に生じる欠陥が減
り、キャリアトラップによるリーク電流やアバランシェ
劣化が防がれる。
ーバーエッチがなされ、ゲート絶縁膜に生じる欠陥が減
り、キャリアトラップによるリーク電流やアバランシェ
劣化が防がれる。
【００１７】
【発明の実施の形態】図１は本発明の第１の実施形態に
かかる薄膜トランジスタ（ＴＦＴ）部の平面図であり、
図２はそのＡ−Ａ線に沿った断面図である。石英基板
（１０）上に、多結晶シリコン（ｐ−Ｓｉ）（１１）が
島状に形成され、ｐ−Ｓｉ（１１）上にはゲート絶縁膜
（１２）が被覆されている。ゲート絶縁膜（１２）上
の、ｐ−Ｓｉ（１１）島層の中央部に対応する領域に
は、ゲート電極（１３）が形成され、ゲート電極（１
３）の側壁には絶縁性のスペーサ（１４）が被覆されて
いる。このスペーサ（１４）を含んだゲート電極（１
３）をマスクとしたセルフアライン関係をもってｐ−Ｓ
ｉ（１１）中央部にチャンネル領域（１１Ｎ）、チャン
ネル領域（１１Ｎ）の両側にはそれぞれ低濃度のＬＤ領
域（１１Ｌ）と極低濃度のＶＬＤ領域（１１ＶＬ）を挟
んで高濃度のソース及びドレイン領域（１１Ｓ，１１
Ｄ）が形成されている。ゲート電極（１３）は下層がポ
リシリコン（１３ｐ）、上層がタングステンなどのシリ
サイド（１３ｓ）からなるポリサイド層により形成され
ている。これらゲート電極（１３）上には、層間絶縁膜
（１５）が全面に被覆され、ソース領域（１１Ｓ）及び
ドレイン領域（１１Ｄ）上には層間絶縁膜（１５）とゲ
ート絶縁膜（１２）にコンタクトホール（ＣＴ）が形成
され、各々のコンタクトホール（ＣＴ）を介して、それ
ぞれ、ソース電極（１６）及びドレイン電極（１７）が
接続形成されている。
かかる薄膜トランジスタ（ＴＦＴ）部の平面図であり、
図２はそのＡ−Ａ線に沿った断面図である。石英基板
（１０）上に、多結晶シリコン（ｐ−Ｓｉ）（１１）が
島状に形成され、ｐ−Ｓｉ（１１）上にはゲート絶縁膜
（１２）が被覆されている。ゲート絶縁膜（１２）上
の、ｐ−Ｓｉ（１１）島層の中央部に対応する領域に
は、ゲート電極（１３）が形成され、ゲート電極（１
３）の側壁には絶縁性のスペーサ（１４）が被覆されて
いる。このスペーサ（１４）を含んだゲート電極（１
３）をマスクとしたセルフアライン関係をもってｐ−Ｓ
ｉ（１１）中央部にチャンネル領域（１１Ｎ）、チャン
ネル領域（１１Ｎ）の両側にはそれぞれ低濃度のＬＤ領
域（１１Ｌ）と極低濃度のＶＬＤ領域（１１ＶＬ）を挟
んで高濃度のソース及びドレイン領域（１１Ｓ，１１
Ｄ）が形成されている。ゲート電極（１３）は下層がポ
リシリコン（１３ｐ）、上層がタングステンなどのシリ
サイド（１３ｓ）からなるポリサイド層により形成され
ている。これらゲート電極（１３）上には、層間絶縁膜
（１５）が全面に被覆され、ソース領域（１１Ｓ）及び
ドレイン領域（１１Ｄ）上には層間絶縁膜（１５）とゲ
ート絶縁膜（１２）にコンタクトホール（ＣＴ）が形成
され、各々のコンタクトホール（ＣＴ）を介して、それ
ぞれ、ソース電極（１６）及びドレイン電極（１７）が
接続形成されている。
【００１８】この構造では、ゲート電極（１３）は、そ
の配線と一体で、ポリシリコン（１３ｐ）とシリサイド
（１３ｓ）の積層構造からなるポリサイドにより形成さ
れ、低抵抗化が達成されているとともに、ゲートセルフ
アライン構造によるトランジスタサイズの縮小と高速化
が実現されている。また、ゲート電極（１３）の側壁に
被覆されたスペーサ（１４）は、ゲート電極（１３）を
マスクとしたＬＤ領域（１１Ｌ）への不純物イオン注入
の際に、ＬＤ領域（１１Ｌ）よりも更に濃度の低いＶＬ
Ｄ領域（１１ＶＬ）を形成する働きを有している。即
ち、スペーサ（１４）を通じて僅かのイオン注入が成さ
れるとともに、横方向の拡散もあって、その真下には極
低濃度のＶＬＤ領域（１１ＶＬ）形成され、低濃度のＬ
Ｄ領域（１１Ｌ）の更に内側に位置し、チャンネル領域
（１１Ｎ）に接している。これら低濃度のＬＤ領域（１
１Ｌ）及び極低濃度のＶＬＤ領域（１１ＶＬ）は、それ
ぞれスペーサ（１４）及びゲート電極（１３）に対して
セルフアライン関係をもって位置している。このように
ＶＬＤ領域（１１ＶＬ）の介在により、チャンネル領域
端部の強電界が更に緩和されるので、キャリアトラップ
の増加によって従来のＬＤＤ構造では防ぎきれなかった
リーク電流やアバランシェ劣化等が防がれるようになっ
た。
の配線と一体で、ポリシリコン（１３ｐ）とシリサイド
（１３ｓ）の積層構造からなるポリサイドにより形成さ
れ、低抵抗化が達成されているとともに、ゲートセルフ
アライン構造によるトランジスタサイズの縮小と高速化
が実現されている。また、ゲート電極（１３）の側壁に
被覆されたスペーサ（１４）は、ゲート電極（１３）を
マスクとしたＬＤ領域（１１Ｌ）への不純物イオン注入
の際に、ＬＤ領域（１１Ｌ）よりも更に濃度の低いＶＬ
Ｄ領域（１１ＶＬ）を形成する働きを有している。即
ち、スペーサ（１４）を通じて僅かのイオン注入が成さ
れるとともに、横方向の拡散もあって、その真下には極
低濃度のＶＬＤ領域（１１ＶＬ）形成され、低濃度のＬ
Ｄ領域（１１Ｌ）の更に内側に位置し、チャンネル領域
（１１Ｎ）に接している。これら低濃度のＬＤ領域（１
１Ｌ）及び極低濃度のＶＬＤ領域（１１ＶＬ）は、それ
ぞれスペーサ（１４）及びゲート電極（１３）に対して
セルフアライン関係をもって位置している。このように
ＶＬＤ領域（１１ＶＬ）の介在により、チャンネル領域
端部の強電界が更に緩和されるので、キャリアトラップ
の増加によって従来のＬＤＤ構造では防ぎきれなかった
リーク電流やアバランシェ劣化等が防がれるようになっ
た。
【００１９】図３に、側壁スペーサ（１４）を設けるこ
とによりＶＬＤ領域（１１ＶＬ）を形成したＶＬＤＤ構
造のＴＦＴのオフ時のリーク電流と、ＶＬＤ領域（１１
ＶＬ）を形成しない従来のＬＤＤ構造のＴＦＴのオフ時
のリーク電流の測定結果を示した。これにより、ＶＬＤ
領域（１１ＶＬ）を形成することで、ＯＦＦ時のリーク
電流が低減されることがわかる。
とによりＶＬＤ領域（１１ＶＬ）を形成したＶＬＤＤ構
造のＴＦＴのオフ時のリーク電流と、ＶＬＤ領域（１１
ＶＬ）を形成しない従来のＬＤＤ構造のＴＦＴのオフ時
のリーク電流の測定結果を示した。これにより、ＶＬＤ
領域（１１ＶＬ）を形成することで、ＯＦＦ時のリーク
電流が低減されることがわかる。
【００２０】図４は本発明の第２の実施形態にかかるＴ
ＦＴの平面図であり、図５はそのＢ−Ｂ線に沿った断面
図である。第１の実施形態と重複する部分は割愛しなが
ら本実施形態を説明する。図面では第１の実施形態と同
じ対象物については同一符号を用いている。本実例で
は、ゲート電極（１３）は、上層がシリサイド（１３
ｓ）、下層がポリシリコン（１３ｐ）からなるポリサイ
ドゲート構造であるとともに、その側壁がテーパー形状
になっている。このゲート電極（１３）をマスクとして
不純物イオンの注入を行って、低濃度のＬＤ領域（１１
Ｌ）を形成する際、ＬＤ領域（１１Ｌ）の内側には、更
に濃度の低いＶＬＤ領域（１１ＶＬ）が形成される。即
ち、不純物イオンの注入時に、テーパー部を通じた僅か
の注入分があるとともに、横方向の拡散があり、その真
下には極低濃度のＶＬＤ領域（１１ＶＬ）が形成され、
これは低濃度のＬＤ領域（１１Ｌ）の更に内側に位置
し、チャンネル領域（１１Ｎ）に接している。このよう
なＶＬＤ領域（１１ＶＬ）の介在により、チャンネル領
域端部の強電界が更に緩和されるので、キャリアトラッ
プの増加によって従来のＬＤＤ構造では防ぎきれなかっ
たリーク電流やアバランシェ劣化等が防がれるようにな
った。
ＦＴの平面図であり、図５はそのＢ−Ｂ線に沿った断面
図である。第１の実施形態と重複する部分は割愛しなが
ら本実施形態を説明する。図面では第１の実施形態と同
じ対象物については同一符号を用いている。本実例で
は、ゲート電極（１３）は、上層がシリサイド（１３
ｓ）、下層がポリシリコン（１３ｐ）からなるポリサイ
ドゲート構造であるとともに、その側壁がテーパー形状
になっている。このゲート電極（１３）をマスクとして
不純物イオンの注入を行って、低濃度のＬＤ領域（１１
Ｌ）を形成する際、ＬＤ領域（１１Ｌ）の内側には、更
に濃度の低いＶＬＤ領域（１１ＶＬ）が形成される。即
ち、不純物イオンの注入時に、テーパー部を通じた僅か
の注入分があるとともに、横方向の拡散があり、その真
下には極低濃度のＶＬＤ領域（１１ＶＬ）が形成され、
これは低濃度のＬＤ領域（１１Ｌ）の更に内側に位置
し、チャンネル領域（１１Ｎ）に接している。このよう
なＶＬＤ領域（１１ＶＬ）の介在により、チャンネル領
域端部の強電界が更に緩和されるので、キャリアトラッ
プの増加によって従来のＬＤＤ構造では防ぎきれなかっ
たリーク電流やアバランシェ劣化等が防がれるようにな
った。
【００２１】このようなゲート電極（１３）は、ウェッ
トエッチング、あるいは、プラズマエッチ、即ち、アノ
ードカップリング方式にて、高周波放電プラズマが生成
され、そのガスプラズマ中で励起エネルギーが与えられ
た反応種によりエッチングを進めるドライエッチング、
などの等方性エッチングを用いることによりサイドエッ
チが生じて形成されるものである。またこれらのエッチ
ングは、下地へのダメージが少ないので、ゲート絶縁膜
（１２）中に生じる欠陥が減る。
トエッチング、あるいは、プラズマエッチ、即ち、アノ
ードカップリング方式にて、高周波放電プラズマが生成
され、そのガスプラズマ中で励起エネルギーが与えられ
た反応種によりエッチングを進めるドライエッチング、
などの等方性エッチングを用いることによりサイドエッ
チが生じて形成されるものである。またこれらのエッチ
ングは、下地へのダメージが少ないので、ゲート絶縁膜
（１２）中に生じる欠陥が減る。
【００２２】次に、本発明に係るＴＦＴの製造方法を説
明する。まず、図６に、ゲート電極の形成において、反
応性イオンエッチング、即ち、ＲＩＥ（reactive ion e
tch）を用いたＴＦＴと、ウェットエッチングを用いた
ＴＦＴのＯＦＦ時のリーク電流の測定結果を示した。こ
れより、ＲＩＥの方が下地へのダメージが大きく、ゲー
ト絶縁膜の欠陥によりリーク電流を増していることが推
測される。しかし、微細化を達成した駆動回路一体型ｐ
−ＳｉＴＦＴＬＣＤでは、ゲート電極（１３）とその配
線の形成は、ドライエッチングによるのが望ましい。本
発明では、下地へのダメージの少ないドライエッチング
が実現される。
明する。まず、図６に、ゲート電極の形成において、反
応性イオンエッチング、即ち、ＲＩＥ（reactive ion e
tch）を用いたＴＦＴと、ウェットエッチングを用いた
ＴＦＴのＯＦＦ時のリーク電流の測定結果を示した。こ
れより、ＲＩＥの方が下地へのダメージが大きく、ゲー
ト絶縁膜の欠陥によりリーク電流を増していることが推
測される。しかし、微細化を達成した駆動回路一体型ｐ
−ＳｉＴＦＴＬＣＤでは、ゲート電極（１３）とその配
線の形成は、ドライエッチングによるのが望ましい。本
発明では、下地へのダメージの少ないドライエッチング
が実現される。
【００２３】以下、本発明のドライエッチング法を実現
する実施形態を説明する。なお、ここでは図１及び図２
に示した第１の実施形態のＴＦＴの製造方法により本発
明の製造方法を述べる。図７から図１０は、本実施形態
の薄膜トランジスタの製造方法を示す工程断面図であ
る。まず、図７において、石英などの基板（１０）上
に、熱ＣＶＤによりｐ−Ｓｉ（１１）を成膜し、これを
エッチングすることにより島状に形成する。次に図８に
示すように、ＣＶＤによりゲート絶縁膜（１２）を形成
し、更に、熱ＣＶＤによりポリシリコン（ｐ−Ｓｉ）
（１３ｐ）を形成した後、イオン拡散によりドーピング
し、続いてタングステンなどのシリサイド（ＷＳｉ）
（１３ｓ）を積層する。更に、レジスト（Ｒ）をゲート
パターンに形成した後、ＲＩＥをハイパワーで行い、Ｗ
Ｓｉ／ｐ−Ｓｉ層のエッチング終点までエッチングを行
い、その後、図９に示すように、プラズマの高周波放電
出力を低下し、面上のエッチングばらつきによる不要な
エッチング残り膜を根絶するためのオーバーエッチを行
う。なお、ゲート絶縁膜（１２）の形成は、ｐ−Ｓｉ
（１１）の熱酸化により、ｐ−Ｓｉ（１１）上にのみ形
成してもいい。
する実施形態を説明する。なお、ここでは図１及び図２
に示した第１の実施形態のＴＦＴの製造方法により本発
明の製造方法を述べる。図７から図１０は、本実施形態
の薄膜トランジスタの製造方法を示す工程断面図であ
る。まず、図７において、石英などの基板（１０）上
に、熱ＣＶＤによりｐ−Ｓｉ（１１）を成膜し、これを
エッチングすることにより島状に形成する。次に図８に
示すように、ＣＶＤによりゲート絶縁膜（１２）を形成
し、更に、熱ＣＶＤによりポリシリコン（ｐ−Ｓｉ）
（１３ｐ）を形成した後、イオン拡散によりドーピング
し、続いてタングステンなどのシリサイド（ＷＳｉ）
（１３ｓ）を積層する。更に、レジスト（Ｒ）をゲート
パターンに形成した後、ＲＩＥをハイパワーで行い、Ｗ
Ｓｉ／ｐ−Ｓｉ層のエッチング終点までエッチングを行
い、その後、図９に示すように、プラズマの高周波放電
出力を低下し、面上のエッチングばらつきによる不要な
エッチング残り膜を根絶するためのオーバーエッチを行
う。なお、ゲート絶縁膜（１２）の形成は、ｐ−Ｓｉ
（１１）の熱酸化により、ｐ−Ｓｉ（１１）上にのみ形
成してもいい。
【００２４】ＲＩＥでは、カソードカップリング方式に
より反応イオンを被エッチング基板付近に集中すること
により、エッチング速度を高めているが、反応イオンを
基板に垂直に加速して被エッチング膜に到達させること
により、エッチングを進めるものであるため、下地への
ダメージが大きい。このため、本発明では、エッチング
終点到達直後に、プラズマの高周波放電出力を低下する
ことで、下地へのダメージを少なくしている。
より反応イオンを被エッチング基板付近に集中すること
により、エッチング速度を高めているが、反応イオンを
基板に垂直に加速して被エッチング膜に到達させること
により、エッチングを進めるものであるため、下地への
ダメージが大きい。このため、本発明では、エッチング
終点到達直後に、プラズマの高周波放電出力を低下する
ことで、下地へのダメージを少なくしている。
【００２５】次に、図１０に示すように、スペーサ（１
４）となる絶縁層をＣＶＤなどにより被覆して、ＲＩＥ
など異方性ドライエッチを行って、ゲート電極（１３）
の側壁にのみ残しスペーサ（１４）を形成した後、燐
（Ｐ）などの不純物の１回目のイオン注入を低ドーズ量
で行う。この時、燐イオンは、ポリサイドからなるゲー
ト電極（１３）は通過することができず、また、ＣＶＤ
膜からなるスペーサ（１４）は、僅かに通過することが
できる。また、注入されたイオンは横方向にも拡散する
ため、ｐ−Ｓｉ（１１）の島層中、ゲート電極（１３）
直下にはノンドープのチャンネル領域（１１Ｎ）が形成
されるとともに、スペーサ（１４）直下にも極低濃度の
ＶＬＤ領域（１１ＶＬ）が形成される。この時、ソース
及びドレイン領域（１１Ｓ，１１Ｄ）となる領域も低濃
度にドーピングされる。
４）となる絶縁層をＣＶＤなどにより被覆して、ＲＩＥ
など異方性ドライエッチを行って、ゲート電極（１３）
の側壁にのみ残しスペーサ（１４）を形成した後、燐
（Ｐ）などの不純物の１回目のイオン注入を低ドーズ量
で行う。この時、燐イオンは、ポリサイドからなるゲー
ト電極（１３）は通過することができず、また、ＣＶＤ
膜からなるスペーサ（１４）は、僅かに通過することが
できる。また、注入されたイオンは横方向にも拡散する
ため、ｐ−Ｓｉ（１１）の島層中、ゲート電極（１３）
直下にはノンドープのチャンネル領域（１１Ｎ）が形成
されるとともに、スペーサ（１４）直下にも極低濃度の
ＶＬＤ領域（１１ＶＬ）が形成される。この時、ソース
及びドレイン領域（１１Ｓ，１１Ｄ）となる領域も低濃
度にドーピングされる。
【００２６】続いて図１１に示すように、ゲート電極
（１３）とスペーサ（１４）を含み、かつ、これよりも
大きなパターンのレジスト（Ｒ）を形成した後、２回目
のイオン注入を高ドーズ量で行い、レジスト（Ｒ）直下
にＬＤ領域（１１Ｌ）を残すとともに、高濃度のソース
及びドレイン領域（１１Ｓ，１１Ｄ）を形成する。そし
て、層間絶縁膜（１５）の形成、及び、コンタクトホー
ル（ＣＴ）の形成の後、ソース電極（１６）とドレイン
電極（１７）、及び、それらの配線を形成して図１及び
図２に示すようなＴＦＴが完成する。
（１３）とスペーサ（１４）を含み、かつ、これよりも
大きなパターンのレジスト（Ｒ）を形成した後、２回目
のイオン注入を高ドーズ量で行い、レジスト（Ｒ）直下
にＬＤ領域（１１Ｌ）を残すとともに、高濃度のソース
及びドレイン領域（１１Ｓ，１１Ｄ）を形成する。そし
て、層間絶縁膜（１５）の形成、及び、コンタクトホー
ル（ＣＴ）の形成の後、ソース電極（１６）とドレイン
電極（１７）、及び、それらの配線を形成して図１及び
図２に示すようなＴＦＴが完成する。
【００２７】このように、ゲート電極（１３）のエッチ
ングにおいて、通常のＲＩＥによりメインエッチングを
行ってゲート電極（１３）のパターンを形成した後、エ
ッチング残りの根絶のためのオーバーエッチを、メイン
エッチ時よりも出力を下げて行うことで、下地であるゲ
ート絶縁膜（１２）へダメージを与えることが避けられ
る。これにより欠陥によりチャンネル領域端部にキャリ
アトラップが増えてリーク電流やアバランシェ劣化を招
くといった問題が防がれる。
ングにおいて、通常のＲＩＥによりメインエッチングを
行ってゲート電極（１３）のパターンを形成した後、エ
ッチング残りの根絶のためのオーバーエッチを、メイン
エッチ時よりも出力を下げて行うことで、下地であるゲ
ート絶縁膜（１２）へダメージを与えることが避けられ
る。これにより欠陥によりチャンネル領域端部にキャリ
アトラップが増えてリーク電流やアバランシェ劣化を招
くといった問題が防がれる。
【００２８】本発明に係るＴＦＴの製造方法として、他
の実施形態を説明する。前述の製造法において、図８及
び図９に示したゲート電極（１３）のエッチングとその
オーバーエッチにおいて、マグネトロン放電を用いたマ
グネトロンエッチングを用いることもできる。マグネト
ロンエッチングは、マグネトロン放電により、プラズマ
を陰極付近に集中させることで、プラズマの発生効率を
良くし、これにより、エッチング速度をより高めるもの
である。この方法も、下地へのダメージが大きく、リー
ク電流やアバランシェ劣化を招くため、本発明では、Ｒ
ＩＥにおけるプラズマパワーを従来よりも低くしたマグ
ネトロンエッチングでゲート電極（１３）を形成するメ
インエッチを行い、かつ、エッチング終点到達後に、マ
グネトロン放電を停止した出力の低いＲＩＥによりオー
バーエッチを行うことで、オーバーエッチ時の下地への
ダメージを防いでいる。
の実施形態を説明する。前述の製造法において、図８及
び図９に示したゲート電極（１３）のエッチングとその
オーバーエッチにおいて、マグネトロン放電を用いたマ
グネトロンエッチングを用いることもできる。マグネト
ロンエッチングは、マグネトロン放電により、プラズマ
を陰極付近に集中させることで、プラズマの発生効率を
良くし、これにより、エッチング速度をより高めるもの
である。この方法も、下地へのダメージが大きく、リー
ク電流やアバランシェ劣化を招くため、本発明では、Ｒ
ＩＥにおけるプラズマパワーを従来よりも低くしたマグ
ネトロンエッチングでゲート電極（１３）を形成するメ
インエッチを行い、かつ、エッチング終点到達後に、マ
グネトロン放電を停止した出力の低いＲＩＥによりオー
バーエッチを行うことで、オーバーエッチ時の下地への
ダメージを防いでいる。
【００２９】
【発明の効果】本発明により、シリコンゲートを用いた
駆動回路一体型ｐ−ＳｉＴＦＴＬＣＤにおいて、高濃度
のソース領域及びドレイン領域とノンドープのチャンネ
ル領域との間に、複数段階にわたって濃度の異なる領域
を介在させることにより、チャンネル端部における強電
界が緩和される。これにより、ゲート絶縁膜中及びチャ
ンネル領域との界面に欠陥があって、この欠陥において
キャリアトラップが生じても、リーク電流やアバランシ
ェ劣化を抑えることができる。
駆動回路一体型ｐ−ＳｉＴＦＴＬＣＤにおいて、高濃度
のソース領域及びドレイン領域とノンドープのチャンネ
ル領域との間に、複数段階にわたって濃度の異なる領域
を介在させることにより、チャンネル端部における強電
界が緩和される。これにより、ゲート絶縁膜中及びチャ
ンネル領域との界面に欠陥があって、この欠陥において
キャリアトラップが生じても、リーク電流やアバランシ
ェ劣化を抑えることができる。
【００３０】また、ゲート電極のドライエッチングにお
いて、高周波放電プラズマの出力をエッチング終点到達
後に低下することにより、エッチング残りを根絶するオ
ーバーエッチ時に下地へダメージを与えることが避けら
れる。これにより、ゲート絶縁膜中の欠陥が減少し、キ
ャリアトラップによるリーク電流やアバランシェ劣化が
防がれる。
いて、高周波放電プラズマの出力をエッチング終点到達
後に低下することにより、エッチング残りを根絶するオ
ーバーエッチ時に下地へダメージを与えることが避けら
れる。これにより、ゲート絶縁膜中の欠陥が減少し、キ
ャリアトラップによるリーク電流やアバランシェ劣化が
防がれる。
【００３１】また、マグネトロン放電を用いたゲート電
極のドライエッチングにおいて、エッチング終点到達後
に、マグネトロン放電を停止することにより、エッチン
グ残りを根絶するオーバーエッチ時に下地へダメージを
与えることが防がれ、リーク電流やアバランシェ劣化が
抑えられる。
極のドライエッチングにおいて、エッチング終点到達後
に、マグネトロン放電を停止することにより、エッチン
グ残りを根絶するオーバーエッチ時に下地へダメージを
与えることが防がれ、リーク電流やアバランシェ劣化が
抑えられる。
【図１】本発明の第１の実施形態にかかるＴＦＴの平面
図である。
図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】ＶＬＤＤ構造ＴＦＴとＬＤＤ構造ＴＦＴのリー
ク電流との比較図である。
ク電流との比較図である。
【図４】本発明の第２の実施形態にかかるＴＦＴの平面
図である。
図である。
【図５】図４のＢ−Ｂ線に沿った断面図である。
【図６】ゲート電極のエッチング方式とＴＦＴＯＦＦ電
流との関係図である。
流との関係図である。
【図７】本発明の製造方法にかかる実施形態を示す工程
図である。
図である。
【図８】本発明の製造方法にかかる実施形態を示す工程
図である。
図である。
【図９】本発明の製造方法にかかる実施形態を示す工程
図である。
図である。
【図１０】本発明の製造方法にかかる実施形態を示す工
程図である。
程図である。
【図１１】本発明の製造方法にかかる実施形態を示す工
程図である。
程図である。
【図１２】液晶表示装置の構成図である。
【図１３】従来のＴＦＴの断面図である。
【図１４】従来の問題点を説明するＴＦＴの断面図であ
る。
る。
１０ 基板 １１ ｐ−Ｓｉ １２ ゲート絶縁膜 １３ ゲート電極 １４ スペーサ １５ 層間絶縁膜 １６ ソース電極 １７ ドレイン電極 ＣＴ コンタクトホール
Claims (6)
- 【請求項１】 基板上に島状に形成され不純物を含有し
ないチャンネル領域と該チャンネル領域の両側に不純物
を高濃度に含有したソース及びドレイン領域とからなる
多結晶半導体島層と、該多結晶半導体島層を覆うゲート
絶縁膜と、該ゲート絶縁膜上の前記チャンネル領域上方
に形成され少なくとも多結晶シリコン層からなるゲート
電極と、前記ソース領域に接続するソース電極と、前記
ドレイン領域に接続するドレイン電極とからなる薄膜ト
ランジスタにおいて、 前記ソース領域及びドレイン領域と前記チャンネル領域
との間には、各々不純物を低濃度に含有した低濃度領域
が介在され、この低濃度領域は各々前記ソース及びドレ
イン領域の側から前記チャンネル領域の側へ向かって低
下する不純物濃度勾配を有することを特徴とする薄膜ト
ランジスタ。 - 【請求項２】 前記低濃度領域は各々前記ソース及びド
レイン領域の側から前記チャンネル領域の側へ向かって
複数の中間段階の濃度を経て順次に不純物濃度が低下す
ることを特徴とする薄膜トランジスタ。 - 【請求項３】 前記ゲート電極の側壁には絶縁性のスペ
ーサが被覆され、このスペーサの直下には、最低の濃度
の前記低濃度領域が形成されていることを特徴とする請
求項２記載の薄膜トランジスタ。 - 【請求項４】 前記ゲート電極の側壁はテーパー形状に
形成され、このテーパー部分の直下には、最低の濃度の
前記低濃度領域が形成されていることを特徴とする請求
項１または請求項２記載の薄膜トランジスタ。 - 【請求項５】 基板上に島状に形成され不純物を含有し
ないチャンネル領域と該チャンネル領域の両側に不純物
を含有したソース及びドレイン領域とからなる多結晶半
導体島層と、該多結晶半導体島層を覆うゲート絶縁膜
と、該ゲート絶縁膜上の前記チャンネル領域上方に形成
され少なくとも多結晶シリコン層からなるゲート電極
と、前記ソース領域に接続するソース電極と、前記ドレ
イン領域に接続するドレイン電極とからなる薄膜トラン
ジスタの製造方法において、 前記多結晶半導体島層と前記ゲート絶縁膜が形成された
前記基板上に、少なくとも前記多結晶シリコン層を積層
し、この上にゲートパターンを有したレジストを形成し
た後、放電プラズマの生成雰囲気中で反応ガスを供給す
ることによりドライエッチングを行って前記ゲート電極
を形成し、エッチング終点において前記放電プラズマの
高周波電力を低下し、その後、オーバーエッチングを行
うことを特徴とする薄膜トランジスタの製造方法。 - 【請求項６】 基板上に島状に形成され不純物を含有し
ないチャンネル領域と該チャンネル領域の両側に不純物
を含有したソース及びドレイン領域とからなる多結晶半
導体島層と、該多結晶半導体島層を覆うゲート絶縁膜
と、該ゲート絶縁膜上の前記チャンネル領域上方に形成
され少なくとも多結晶シリコン層からなるゲート電極
と、前記ソース領域に接続するソース電極と、前記ドレ
イン領域に接続するドレイン電極とからなる薄膜トラン
ジスタの製造方法において、 前記多結晶半導体島層と前記ゲート絶縁膜が形成された
基板上に、少なくとも前記多結晶シリコン層を積層し、
この上にゲートパターンを有したレジストを形成した
後、放電プラズマの生成雰囲気中でマグネトロン放電を
行うとともに反応ガスを供給することでドライエッチン
グを行って前記ゲート電極を形成し、エッチング終点に
おいて前記マグネトロン放電を停止し、その後、オーバ
ーエッチングを行うことを特徴とする薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20460595A JPH0955508A (ja) | 1995-08-10 | 1995-08-10 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20460595A JPH0955508A (ja) | 1995-08-10 | 1995-08-10 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955508A true JPH0955508A (ja) | 1997-02-25 |
Family
ID=16493235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20460595A Pending JPH0955508A (ja) | 1995-08-10 | 1995-08-10 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955508A (ja) |
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- 1995-08-10 JP JP20460595A patent/JPH0955508A/ja active Pending
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