JPH11345978A - 薄膜トランジスタおよびその製造方法、液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＯＦＦ電流が少なく、信頼性の高いＴＦＴを
得る。 【解決手段】 低濃度のｎ^-型ソース・ドレイン領域５
と高濃度のｎ⁺型ソース・ドレイン領域１２との間に不
純物濃度が１×１０¹⁸ｃｍ^-3以上でかつ１×１０ ²⁰ｃｍ
^-3未満の中濃度のｎ^*型ソース・ドレイン領域１１を設
ける。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は薄膜トランジスタお
よびその製造方法、また薄膜トランジスタを用いた液晶
表示装置に係り、特に低温で生成されるポリシリコンを
用いた薄膜トランジスタおよびその製造方法に関する。

【従来の技術】アクティブマトリクス型液晶表示装置
（以下、単に液晶表示装置という）は、薄型・軽量、低
電圧駆動が可能で、更に、カラー化も容易であるなどの
特徴を有しているので、近年、パーソナルコンピュー
タ、ワープロや携帯情報端末として利用されている。こ
れらの中でも、画素部のスイッチング素子として、薄膜
トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔ
ｏｒ：以下、ＴＦＴという）を用いた液晶表示装置は、
表示品位が高く、消費電力が低いため、その研究・開発
が盛んに行われている。半導体層の材料の観点からＴＦ
Ｔを分類すると、大きく分けて、半導体層の材料として
アモルファスシリコンを用いたアモルファスシリコンＴ
ＦＴと、半導体層の材料としてポリシリコンを用いたポ
リシリコンＴＦＴの２種類になる。ポリシリコンＴＦＴ
は、アモルファスシリコンＴＦＴよりも易動度が１０か
ら１００倍程度高いという利点がある。このため、ポリ
シリコンＴＦＴは、画素スイッチング素子として最適な
ものである。また、ポリシリコンＴＦＴは、近年、周辺
駆動回路の構成素子としても用いられるようになり、そ
の結果、画素部のＴＦＴと周辺駆動回路のＴＦＴとを同
一基板上に形成するという、いわゆる、画素部・駆動回
路一体型の液晶表示装置の研究・開発が盛んに行われて
いる。ところが、ポリシリコンＴＦＴは、アモルファス
シリコンＴＦＴよりも、プロセス温度が高いため（例え
ば８００℃：以下、高温ポリシリコンＴＦＴという）、
以前は絶縁性基板として耐熱性のある高価なガラス基板
を使う必要があった。そのため、より安価なガラス材料
が使えるように、プロセス温度の低温化（例えば３００
℃〜６００℃）を実現する低温ポリシリコンＴＦＴの研
究が注目をあびている。しかしながら、低温ポリシリコ
ンＴＦＴは高温ポリシリコンＴＦＴよりもコンタクト層
のソース・ドレイン領域の抵抗値が高いという問題があ
る。これは低温プロセスの方がソース・ドレイン領域の
不純物活性化率が低いため、電気伝導度に比例するキャ
リア濃度が小さいからである。コンタクト層のソース・
ドレイン領域の抵抗値が高いと直列抵抗成分が増大して
ＴＦＴのＯＮ電流が十分得られず、画質劣化が生ずる。
また、ポリシリコンＴＦＴはアモルファスシリコンＴＦ
Ｔよりも易動度が高いために、ＴＦＴサイズの微細化が
行われている反面、活性層のドレイン近傍で生ずる高電
界領域の電界強度を緩和する必要がある。ドレイン近傍
の電界強度が高いとインパクトイオン化現象やゲート絶
縁膜へのキャリアの注入などが生じ、このためＴＦＴの
ゲートしきい値電圧（Ｖ_th）のシフトがおきてＴＦＴの
信頼性が低下するという問題がある。周辺駆動回路に用
いる場合には特に問題にならないが、画素スイッチング
素子に用いた場合には、画質劣化という問題が生じる。
そこで、上記不具合を解消するために、画素部に用いる
ポリシリコンＴＦＴには、Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ（以下、ＬＤＤまたはｎ^-という）構造、
そしてソース・ドレインコンタクト層の低抵抗化のため
に高濃度の不純物が添加されているｎ⁺コンタクト構造
を採用することが考えられている。図７（ａ）乃至７
（ｅ）は、８００℃以上で熱アニール処理してＬＤＤ構
造とｎ⁺コンタクト層を有する従来の高温ポリシリコン
ＴＦＴを画素部のスイッチング素子として用いた液晶表
示装置のアレイ基板の製造方法を示す工程断面図であ
る。この液晶表示装置は画素部と周辺駆動回路部が同一
基板上に形成された構造となっている。ここでは、周辺
駆動回路の構成素子としてＣＭＯＳトランジスタのみを
示している。画素部のスイッチング素子として用いられ
たポリシリコンＴＦＴの導電型はｎ型チャネルである。
まず、図７（ａ）に示すように、透明絶縁性基板８１上
にポリシリコン膜を形成した後に、このポリシリコン膜
をパターニングして、半導体層８２ａ〜８２ｃを形成す
る。次いで、全面にゲート絶縁膜８３を形成した後、こ
のゲート絶縁膜８３上にゲート電極８４ａ〜８４ｃを形
成する。次に、図７（ｂ）に示すように、周辺駆動回路
部のＣＭＯＳ領域をレジスト８５で覆った状態で、画素
部のＴＦＴ領域に燐（Ｐ）のイオン注入を行う。この結
果、不純物濃度が比較的低濃度（例えば１×１０¹⁸ｃｍ
^-3未満）のｎ^-型ソース・ドレイン領域（以下、低濃度
のソース・ドレイン領域という）８６がゲート電極８４
ｃに対して自己整合的に形成される。次に、図７（ｃ）
に示すように、レジスト８５を除去した後、周辺駆動回
路部のＣＭＯＳ領域のｐ型ＴＦＴ領域、および画素部の
ゲート電極８４ｃおよびその近傍の低濃度のｎ^-型ソー
ス・ドレイン領域８６をレジスト８７で覆った状態で、
燐（Ｐ）のイオン注入を行う。この結果、不純物濃度が
高濃度（例えば１×１０²⁰ｃｍ^-3）のｎ⁺型ソース・ド
レイン領域（以下、高濃度のソース・ドレイン領域とい
う）８８ａ、８８ｃが形成される。コンタクト層８８ｃ
の低抵抗化のために、低温プロセスでは高温プロセスの
時より、この領域８８ａ、８８ｃの不純物濃度を高くす
る必要がある。次に、図７（ｄ）に示すように、レジス
ト８７を除去した後、周辺駆動回路部のＣＭＯＳ領域の
ｎ型ＴＦＴ領域、および画素部のＴＦＴ領域をレジスト
８９で覆った状態で、周辺駆動回路部のＣＭＯＳ領域の
ｐ型ＴＦＴ領域にボロン（Ｂ）のイオン注入を行う。こ
の結果、不純物濃度が比較的高濃度（例えば１×１０¹⁹
ｃｍ^-3〜１０²⁰ｃｍ^-3）のｐ⁺型ソース・ドレイン領域
８８ｂが形成される。最後に、図７（ｅ）に示すよう
に、レジスト８９を除去した後、不純物の熱活性化処理
（例えば８００℃以上の高温熱アニール）、層間絶縁膜
９０の作成、ソース・ドレイン電極９１の作成を順次行
って各ＴＦＴの基本構造が完成する。この後、画素電極
（不図示）などを形成して、アレイ基板の基本構造が完
成する。しかしながら、このようなＬＤＤ構造とｎ⁺型
コンタクト構造を有するＴＦＴには、以下のような問題
がある。すなわち、低濃度のｎ^-型ソース・ドレイン領
域８６と高濃度ｎ⁺型ソース・ドレイン領域８８ａと８
８ｃは不純物の活性化率が低いために、ｎ^-領域または
ｎ型チャネルとの接合特性が悪く、ＴＦＴがＯＦＦの時
に流れてしまうリーク電流（以下、ＴＦＴのＯＦＦ電流
という）が大きいという問題である。

【発明が解決しようとする課題】本発明は、上記事情を
考慮してなされたもので、その目的とするところは、従
来よりもＯＦＦ電流の少ない、信頼性の高い薄膜トラン
ジスタおよびその製造方法、またこの薄膜トランジスタ
を用いた液晶表示装置を提供することにある。

【課題を解決するための手段】本発明による薄膜トラン
ジスタの第１の態様は、絶縁性基板と、この絶縁性基板
上に形成されたポリシリコンを用いた半導体層と、この
半導体層に接して形成されたゲート絶縁膜と、このゲー
ト絶縁膜に接して形成されたゲート電極と、このゲート
電極に対応する前記半導体層の領域に形成された活性層
と、この活性層の外側の前記半導体層に形成された不純
物濃度が１×１０¹⁸ｃｍ^-3以上でかつ１×１０²⁰ｃｍ^-3
未満の第１の半導体領域と、この第１の半導体領域の外
側の前記半導体層に形成された不純物濃度が前記第１の
半導体領域よりも高くかつ前記第１の半導体領域と同じ
導電型の第２の半導体領域と、を備えたことを特徴とす
る。また、本発明による薄膜トランジスタの第２の態様
は、絶縁性基板と、この絶縁性基板上に形成されたポリ
シリコンを用いた半導体層と、この半導体層に接して形
成されたゲート絶縁膜と、このゲート絶縁膜に接して形
成されたゲート電極と、このゲート電極に対応する前記
半導体層の領域に形成された活性層と、この活性層の外
側の前記半導体層に形成された不純物濃度が１×１０¹⁸
ｃｍ^-3以上でかつ１×１０²⁰ｃｍ^-3未満の第１の半導体
領域と、この第１の半導体領域の外側の前記半導体層に
形成された不純物濃度が前記第１の半導体領域よりも高
くかつ前記第１の半導体領域と同じ導電型の第２の半導
体領域と、前記活性層と前記第１の半導体領域との間の
前記半導体層の領域に形成された不純物濃度が前記第１
の半導体領域よりも低くかつ前記第１の半導体領域と同
じ導電型の第３の半導体領域と、を備えたことを特徴と
する。なお、前記第１の半導体領域の活性化率は４０％
以上であることが好ましい。なお、前記第２の半導体領
域と前記絶縁性基板との間に前記第１の半導体領域が形
成されていても良い。なお、前記第２の半導体領域の不
純物濃度が１×１０²⁰ｃｍ^-3以上１×１０²²ｃｍ^-3以下
であることが好ましい。なお、前記活性層と前記第１の
半導体領域との接合の境界面は前記ゲート電極端からオ
フセットされた位置にあっても良い。なお、前記第１の
半導体領域の幅が０．２μｍ以上２μｍ以下であること
が好ましい。なお、前記活性層の膜厚は１０ｎｍ〜１０
０ｎｍであることが好ましい。また、本発明による薄膜
トランジスタの製造方法は、絶縁性基板に接するように
６００℃以下の温度でポリシリコンを用いた半導体層を
形成する工程と、この半導体層に接するようにゲート絶
縁膜を形成する工程と、このゲート絶縁膜に接するよう
にゲート電極を形成する工程と、このゲート電極の外側
の前記半導体層に不純物濃度が１×１０¹⁸ｃｍ^-3以上で
かつ１×１０²⁰ｃｍ^-3未満の第１の半導体領域を形成す
る工程と、この第１の半導体領域の外側の前記半導体層
に不純物濃度が前記第１の半導体領域よりも高くかつ前
記第１の半導体領域と同じ導電型の第２の半導体領域を
形成する工程と、を備えたことを特徴とする。なお、前
記ゲート電極に対応する前記半導体層の領域と前記第１
の半導体領域との間に前記第１の半導体領域よりも不純
物濃度が低くかつ前記第１の半導体領域と同じ導電型の
第３の半導体領域を形成する工程を備えるようにしても
良い。なお、前記第２の半導体領域を形成する前に前記
第２の半導体領域が形成される前記半導体層の領域上の
ゲート絶縁膜を除去しても良い。また、本発明による液
晶表示装置は、第１、第２の態様の薄膜トランジスタを
スイッチング素子として用いたことを特徴とするもので
ある。本発明によれば、低温ポリシリコンＴＦＴにおい
て、低濃度部の第３の半導体領域と高濃度部の第２の半
導体領域との間に、中濃度部の第１の半導体領域を配置
する、または上記中濃度部をチャネル領域（活性層）と
高濃度部との間に配置することにより、低濃度部と高濃
度部との間、チャネルと高濃度部との間で良好な接合が
得られ、ＯＦＦ時にこの接合部で少数キャリアに対して
十分なポテンシャル障壁を形成でき、少数キャリアを有
効にブロッキングする。よって、ＯＦＦ電流が少なく、
信頼性の高い低温ポリシリコンＴＦＴを実現でき、ひい
ては画質の劣化が少ない液晶表示装置を実現できる。

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 （第１の実施の形態）図１（ａ）乃至１（ｆ）は、本発
明の第１の実施の形態に係るＴＦＴの製造工程を示す断
面図である。この実施の形態のＴＦＴはコプラナ型ＴＦ
Ｔである。まず、図１（ａ）に示すように、絶縁性基板
１上に半導体層としての所定形状の真性型（不純物濃度
が１×１０¹⁶ｃｍ^-3以下）のポリシリコン膜２０を形成
する。絶縁性基板１としては、例えば、ガラスなどの絶
縁材料からなる基板や、表面が絶縁コートされた基板を
用いる。ＴＦＴのポリシリコン膜２０の膜厚は、一般に
１０ｎｍ〜１００ｎｍであるが、本実施の形態では例え
ば５０ｎｍとする。ポリシリコン膜２０の形成方法とし
ては、例えばアモルファスシリコン膜から固相成長によ
り形成する方法や、プラズマＣＶＤ法、ＬＰＣＶＤ法な
どによりアモルファスシリコン膜を形成した後、このア
モルファスシリコン膜をレーザアニールにより結晶化し
て形成する方法や、ＳｉＨ₄、ＳｉＦ₄、Ｈ₂などを原料
ガスとしたプラズマＣＶＤ法によりポリシリコン膜を直
接形成する方法がある。次に、図１（ｂ）に示すよう
に、全面にゲート絶縁膜３を形成した後、このゲート絶
縁膜３上にゲート電極４を形成する。ゲート絶縁膜３と
しては、例えばシリコン酸化膜やシリコン窒化膜を用
い、その膜厚は例えば１００ｎｍとする。ゲート絶縁膜
３の成膜法としては、例えばＣＶＤ法、プラズマＣＶＤ
法、ＥＣＲ−ＣＶＤ法を用いる。また、ゲート絶縁膜３
として、ポリシリコン膜を熱酸化したものを用いても良
い。次に、図１（ｃ）に示すように、ゲート電極４をマ
スクとして、ｎ型不純物としての燐（Ｐ）をポリシリコ
ン膜２０にイオン注入して、二つの低濃度のｎ^-型ソー
ス・ドレイン領域５を形成する。 ｎ^-型ソース・ドレイ
ン領域５に挟まれた領域は活性層２となる。このときｎ
^-型ソース・ドレイン領域５は、平均の不純物濃度が５
×１０¹⁷ｃｍ^-3であり、かつ図２（ａ）に示すように深
さ方向の中央付近に最大値を有するがほぼ平坦の分布の
不純物濃度プロファイルを有している。ここで、ソース
・ドレイン領域という表現を用いているが、これはソー
スとドレインとの区別が実際に使用しないと生じず、し
かも、使用中にソースとドレインとが入れ替わることも
あるからである。次に、図１（ｄ）に示すように、ゲー
ト電極４およびその近傍のｎ^-型ソース・ドレイン領域
５をレジスト６ａで覆った状態で、ｎ型不純物としての
燐（Ｐ）をポリシリコン膜にイオン注入して、二つの中
濃度のｎ^*型ソース・ドレイン領域１１を形成する。こ
のときｎ^*型ソース・ドレイン領域１１は、平均の不純
物濃度が１×１０¹⁹ｃｍ^-3であり、かつ図２（ａ）に示
すように深さ方向の中央付近に最大値を有するがほぼ平
坦の分布の不純物濃度プロファイルを有している。次に
レジスト６ａを除去した後、図１（ｅ）に示すように、
ゲート電極４およびその近傍のｎ^-型ソース・ドレイン
領域５およびその近傍のｎ^*型ソース・ドレイン領域１
１をレジスト６ｂで覆った状態で、ｎ型不純物としての
燐（Ｐ）をポリシリコン膜にイオン注入して、二つの高
濃度のｎ⁺型ソース・ドレイン領域１２を形成する。こ
のときｎ⁺型ソース・ドレイン領域１２は、平均の不純
物濃度が１×１０²⁰ｃｍ^-3であり、かつ図２（ａ）に示
すように深さ方向の中央付近に最大値を有するがほぼ平
坦の分布の不純物濃度プロファイルを有している。この
結果、図３（ａ）に示すように、ゲート電極４から見て
活性層２より外側に低濃度のｎ^-型ソース・ドレイン領
域５、中濃度のｎ^*型ソース・ドレイン領域１１、高濃
度のｎ⁺型ソース・ドレイン領域１２が順番に形成され
る。次いで、レジスト６ｂを除去した後、レーザー光や
電子線などのエネルギービームにより不純物（Ｐ）の活
性化（レーザアニール）や６００℃以下の低温での熱活
性化（３００℃〜６００℃の熱アニール）を行う。レー
ザアニールは短時間で終了するので、不純物濃度プロフ
ァイルが変わるという問題は生じない。６００℃以下の
熱アニールも同様である。さらに、コスト削減のために
絶縁性基板１として安価なガラス基板を用いても、ガラ
ス基板が熱ダメージを受けるという問題もない。次に、
図１（ｆ）に示すように全面に層間絶縁膜１０を形成し
た後、 ｎ⁺型ソース・ドレイン領域１２上のゲート絶縁
膜３および層間絶縁膜１０をエッチング除去して、ｎ⁺
型ソース・ドレイン領域１２に対するコンタクトホール
を開口する。最後に、全面に導電膜を形成した後、この
導電膜をパターニングし、ソース・ドレイン電極８を形
成して、コプラナ型ＴＦＴの基本構造が完成する。不純
物濃度は、低濃度のソース・ドレイン領域５の不純物濃
度が１×１０¹⁶ｃｍ^-3以上１×１０¹⁸ｃｍ^-3未満、中濃
度のソース・ドレイン領域１１の不純物濃度が１×１０
¹⁸ｃｍ^-3以上１×１０²⁰ｃｍ^-3未満、高濃度のソース・
ドレイン領域１２の不純物濃度が１×１０²⁰ｃｍ^-3以上
１×１０²²ｃｍ^-3以下であることが望ましい。低濃度の
不純物領域５はドレイン近傍での電界緩和のために高抵
抗化が必要で、逆に高濃度の不純物領域１２はソース・
ドレイン電極８とのコンタクト抵抗の低抵抗化（１ｋ
Ω）が必須である。中濃度のソース・ドレイン領域１１
の不純物濃度が１×１０¹⁸ｃｍ^-3以上１×１０²⁰ｃｍ^-3
未満であることが好ましい理由を以下に説明する。図８
は、ノンドープで厚さ５０ｎｍのポリシリコン膜に６０
０℃の低温で活性化を行った場合の燐（Ｐ）の不純物濃
度と活性化率との関係を示す特性グラフである。この特
性グラフは本発明者によって初めて得られたものであ
る。不純物濃度に活性化率を乗じたものがキャリア濃度
になる。このキャリア濃度は正孔測定を行うことによ
り、不純物濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ−Ｉｏ
ｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて分
析を行うことにより測定される。図８に示すように、６
００℃での低温で活性化を行った場合、不純物濃度が１
×１０¹⁸ｃｍ^-3未満の領域（低濃度領域）と１×１０²⁰
ｃｍ^-3より大きい領域（高濃度領域）で活性化率が低
い。なお、不純物濃度が１×１０²⁰ｃｍ^-3の場合は１×
１０¹⁸ｃｍ^-3の場合と同等の活性化率を示すが、不純物
濃度が１×１０²⁰ｃｍ^-3の場合には、高濃度のソース・
ドレイン領域１２の不純物濃度が１×１０ ²⁰ｃｍ^-3の場
合と区別がつかなくなるので、１×１０²⁰ｃｍ^-3の場合
を除外する。一般に、半導体にイオン注入で打ち込まれ
た不純物は格子間位置にあるものが多く、そのままでは
ドナーやアクセプターとしても役目を果たさない。この
ため、不純物を格子位置に置き直し、電気的に活性化
し、さらに、打ち込みにより生じた格子欠陥をもとの結
晶状態に回復させるために、打ち込み後、熱処理（アニ
ール）を行う。しかし、高濃度（ｎ+）領域を形成する
ためのイオン注入の場合、ポリシリコン膜のダメージが
大きいために、６００℃以下の低温アニールでは、結晶
の回復が不十分で高温アニールのように効率よく活性化
が進まない。低濃度（ｎ^-）領域を形成するためのイオ
ン注入の場合、イオン注入される不純物濃度はポリシリ
コン膜に初めから存在しているトラップ濃度（１０¹⁶ｃ
ｍ^-3〜１０ ¹⁷ｃｍ^-3）とほぼ同じレベルのため、みかけ
の活性化率は低下しているが結晶性は良好である。これ
は、イオン注入による膜ダメージが小さいので低温アニ
ールで十分結晶回復するからである。上述のようにｎ+
領域のみが結晶性が悪い。このため、従来の場合のよう
に活性層内のチャネルとｎ⁺領域を接合したときの接合
部や、ｎ^-領域とｎ⁺領域を接合したときの接合部におい
ては、ＴＦＴのＯＦＦ時において少数キャリア（この場
合は正孔）に対するポテンシャル障壁が十分に形成され
ない。これにより少数キャリアを十分に阻止することが
できず、ＴＦＴのＯＦＦ電流が増大することになる。し
かし、本実施の形態においては、 ｎ^-領域５とｎ⁺領域
１２との間に活性化率の良い（４０％以上）、すなわち
結晶性の良いｎ^*領域１１を設けることにより、このｎ^*
領域１１と結晶性の悪いｎ+領域１２との間で良好な接
合を形成することが可能となる。これによりＴＦＴのＯ
ＦＦ時に上記接合において、少数キャリアに対して十分
なポテンシャル障壁を形成することが可能となり少数キ
ャリアを有効に阻止することができ、ＯＦＦ電流を少な
くすることができる。なお、この中濃度不純物領域１１
の幅は０．２μｍ以上なければｎ+領域１２からの燐
（Ｐ）の不純物拡散が抑えられない。また、幅は２μｍ
以下にすることが中濃度不純物領域１１の低抵抗化のた
めに望ましい。本実施の形態によれば、中濃度のｎ^*型
ソース・ドレイン領域１１の活性化率が４０％以上であ
り、 ｎ^*領域１１とｎ⁺領域１２との接合部が少数キャ
リアに対して高効率にブロッキングをするので、ＯＦＦ
電流が少なく、信頼性の高い低温ポリシリコンＴＦＴを
実現できる。 （第２の実施の形態）図４（ａ）乃至４（ｆ）は本発明
の第２の実施の形態に係るＴＦＴの製造工程を示す工程
断面図である。この実施の形態のＴＦＴはコプラナ型Ｔ
ＦＴである。まず、図４（ａ）に示すように、絶縁性基
板１上に半導体層としての所定形状のポリシリコン膜２
０を形成する。ポリシリコン膜２０の材料や形成方法や
膜厚は第１の実施の形態と同様である。次に、図４
（ｂ）に示すように、全面にゲート絶縁膜３を形成した
後、このゲート絶縁膜３上にゲート電極４を形成する。
ゲート絶縁膜３、ゲート電極４の材料や形成方法や膜厚
は第１の実施の形態と同様である。次に、図４（ｃ）に
示すように、ゲート電極４をマスクとして、ｎ型不純物
としての燐（Ｐ）をポリシリコン膜２０にイオン注入し
て、二つの低濃度のｎ^-型ソース・ドレイン領域５を形
成する。このときｎ^-型ソース・ドレイン領域５の平均
の不純物濃度が１×１０¹⁷ｃｍ^-3であり、かつ図２
（ａ）に示すように深さ方向の中央付近に最大値を有す
るがほぼ平坦の分布の不純物濃度プロファイルを有して
いる。次に、図４（ｄ）に示すように、ゲート電極４お
よびその近傍のｎ^-型ソース・ドレイン領域５をレジス
ト６ａで覆った状態で、ｎ型不純物としての燐（Ｐ）を
ポリシリコン膜にイオン注入して、二つの中濃度のｎ^*
型ソース・ドレイン領域１１を形成する。このｎ^*領域
１１は不純物濃度が１×１０¹⁹ｃｍ^-3であり、かつ図２
（ａ）に示すように深さ方向の中央付近に最大値を有す
るがほぼ平坦の分布の不純物濃度プロファイルを有して
いる。次に、レジスト６ａを除去した後、図４（ｅ）に
示すように、ゲート電極４およびその近傍のｎ-型ソー
ス・ドレイン領域５およびその近傍のｎ^*型ソース・ド
レイン領域１１をレジスト６ｂで覆った状態で、ゲート
絶縁膜３をエッチングする。続いて、レジスト６ｂを除
去した後、これから形成するｎ⁺領域１２の上に絶縁膜
がない状態でイオン注入を行う。この場合は、絶縁膜に
吸収されるドーパントによるロスを排除できるのでイオ
ン注入の処理時間を短縮できる。例えば、形成されるｎ
⁺領域１２の平均不純物濃度を１×１０²⁰ｃｍ^-3とす
る。この場合、上層の絶縁膜がないので、図２（ｂ）に
示すように、表面近くにイオン注入のピーク強度がくる
ため、上部にのみ高濃度のｎ⁺型ソース・ドレイン領域
１２を形成することができる。ｎ型不純物としての燐
（Ｐ）をポリシリコン膜にイオン注入して、二つの高濃
度のｎ⁺型ソース・ドレイン領域１２を表面近くに形成
する。この結果、図３（ｂ）に示すように、ゲートから
見て活性層より外側に低濃度のｎ^-型ソース・ドレイン
領域５、中濃度のｎ^*型ソース・ドレイン領域１１、さ
らに外側にはｎ⁺型ソース・ドレイン領域１２が上部
に、中濃度のｎ^*型ソース・ドレイン領域１１が底部に
形成される。次いで、レジスト６ｂを除去した後、レー
ザー光や電子線などのエネルギービームによる不純物
（Ｐ）の活性化（レーザアニール）または６００℃以下
の低温での熱活性化（６００℃以下の熱アニール）を行
う。第１の実施の形態と同様に、不純物濃度プロファイ
ルが変わるという問題は生じない。次に、図４（ｆ）に
示すように、全面に層間絶縁膜１０を形成した後、ｎ⁺
型ソース・ドレイン領域１２上のゲート絶縁膜３および
層間絶縁膜１０をエッチング除去して、 ｎ⁺型ソース・
ドレイン領域１２に対するコンタクトホールを開口す
る。最後に、全面に導電膜を形成した後、この導電膜を
エッチングし、ソース・ドレイン電極８を形成して、コ
プラナ型ＴＦＴの基本構造が完成する。本実施の形態で
も第１の実施の形態と同様な効果が得られるには無論の
こと、さらに、以下のような効果が得られる。すなわ
ち、本実施の形態では、 ｎ⁺領域１２のイオン注入を低
加速条件（例えば１０ＫｅＶ〜３０ＫｅＶ）で行うの
で、 ｎ^-領域５、ｎ^*領域１１（およびｐ型ＭＯＳのソ
ース・ドレイン領域（図示せず））上のゲート絶縁膜３
に低加速で燐（Ｐ）などのｎ型不純物を再度注入するこ
とになるが、このことは素子特性に良好に作用する。
ｎ^-領域５、ｎ^*領域１１を形成する際のイオン注入は高
加速（例えば５０ＫｅＶ以上）で行うため、ゲート絶縁
膜３に大きなダメージを残す。その後、ｎ⁺領域１２を
形成する際にゲート絶縁膜３に低加速でイオン注入する
ことで、注入ドーパントがゲート絶縁膜３のダメージを
緩和するように作用する。また、低温プロセスで形成す
る酸化膜（絶縁膜）は熱酸化膜と異なり、密度も疎で良
好でない膜となるが、Ｓｉと原子半径の若干異なるドー
パント原子の注入が、適度に欠陥を終端するように作用
し、膜質を向上させる。この場合、ゲート絶縁膜３下の
ソース・ドレイン領域にはほとんどイオン注入されな
い。ＴＦＴにおいて、ドレイン端近傍は電界強度が強
く、最も良好な膜質を要求される。その意味で、 ｎ^-領
域５、ｎ^*領域１１（およびｐ型ＭＯＳのソース・ドレ
イン領域（図示せず））上の絶縁膜への打ち込みによる
高品質化は特性向上に果たす役割が大きい。 （第３の実施の形態）図５（ａ）乃至５（ｆ）は本発明
の第３の実施の形態に係るＴＦＴの製造工程を示す工程
断面図である。この実施の形態のＴＦＴもコプラナ型Ｔ
ＦＴである。本実施の形態ではｎ^-ＬＤＤ領域をなくし
て、そのかわりにｎ^*領域１１をゲート電極４の端部か
らオフセットさせた構造となっている。まず、図５
（ａ）に示すように、絶縁性基板１上に半導体層として
の所定形状のポリシリコン膜２０を形成する。ポリシリ
コン膜２０の材料や形成方法や膜厚は先の実施の形態と
同様である。次に、図５（ｂ）に示すように、全面にゲ
ート絶縁膜３を形成した後、このゲート絶縁膜３上にゲ
ート電極４を形成する。ゲート絶縁膜３、ゲート電極４
の材料や形成方法や膜厚は先の実施の形態と同様であ
る。次に、図５（ｃ）に示すように、ゲート電極４およ
びその近傍までオフセットさせてレジスト６ａで覆った
状態で、ｎ型不純物としての燐（Ｐ）をポリシリコン膜
にイオン注入して、二つの中濃度のｎ^*型ソース・ドレ
イン領域１１を形成する。このｎ^*領域１１の平均の不
純物濃度は１×１０¹⁹ｃｍ^-3であり、かつ図２（ａ）に
示すように深さ方向の中央付近に最大値を有するがほぼ
平坦の分布を有する不純物濃度プロファイルを有する。
次に、レジスト６ａを除去した後、図５（ｄ）に示すよ
うに、ゲート電極４およびその近傍のｎ^*型ソース・ド
レイン領域１１をレジスト６ｂで覆った状態で、ゲート
絶縁膜３をエッチングする。続いて、レジスト６ｂを除
去した後、これから形成するｎ⁺領域１２上の絶縁膜が
ない状態でイオン注入を行う。この場合は、絶縁膜に吸
収されるドーパントによるロスを排除できるのでイオン
注入の処理時間を短縮できる。例えば、形成されるｎ⁺
領域１２の不純物濃度を１×１０^{2 0}ｃｍ^-3とする。この
場合も、 ｎ⁺領域１２の上の絶縁膜がなくｎ⁺領域１２
の表面近くにイオン注入のピーク濃度がくるため、上部
にのみ高濃度のｎ⁺型ソース・ドレイン領域１２を形成
することができる。ｎ型不純物としての燐（Ｐ）をポリ
シリコン膜にイオン注入して、二つの高濃度のｎ⁺型ソ
ース・ドレイン領域１２を表面近くに形成する。この結
果、図３（ｃ）に示すように、ゲート電極４から見て活
性層２より外側に中濃度のｎ^*型ソース・ドレイン領域
１１、さらに外側には高濃度のｎ⁺型ソース・ドレイン
領域１２が上部に、中濃度のｎ^*型ソース・ドレイン領
域１１が底部に形成される。なお、活性層２とｎ^*領域
１１との接合面は、ゲート電極４の端部からオフセット
された位置にある。次いで、レーザー光や電子線などの
エネルギービームによる不純物（Ｐ）の活性化（レーザ
アニール）や６００℃以下の低温での熱活性化（６００
℃以下の熱アニール）を行う。先の実施の形態と同様
に、不純物濃度プロファイルが変わるという問題は生じ
ない。次に、図５（ｅ）に示すように、全面に層間絶縁
膜１０を形成した後、ｎ⁺型ソース・ドレイン領域１２
上のゲート絶縁膜３および層間絶縁膜１０をエッチング
除去して、 ｎ⁺型ソース・ドレイン領域１２に対するコ
ンタクトホールを開口する。最後に、全面に導電膜を形
成した後、この導電膜をエッチングし、ソース・ドレイ
ン電極８を形成して、コプラナ型ＴＦＴの基本構造が完
成する。なお、 ｎ^*領域１１のゲート電極端からのオフ
セット量ｘ（図３（ｃ）参照）はｎ^-ＬＤＤ領域がある
場合より活性層２の方が高抵抗であるため、ｎ⁺領域１
２の端をよりゲート電極４の端部に近づけることができ
る。通常、 ｎ^-ＬＤＤ領域の抵抗が１００ｋΩ以下であ
り、 ｎ^*領域１１はｎ^-ＬＤＤ領域より１桁以上低抵抗
（１０ｋΩ以下）である。しかし、活性層２はｎ^-ＬＤ
Ｄ領域より２桁以上高抵抗（１０ＭΩ以上）であるた
め、ゲート端までｎ^*領域１１を広げてもよい。本実施
の形態では工程削減の効果、および第２の実施の形態と
同様な効果が得られるのは無論のこと、さらに、以下の
ような効果が得られる。すなわち、結晶性の良好な活性
層２と活性化率が高くアニールによる結晶回復の良好な
ｎ^*領域１１が直接接合することにより、良好な接合特
性を得ることができＯＦＦ電流の少ないＴＦＴが得られ
る。さらに、 ｎ^*領域１１をオフセットさせることによ
り、ドレイン近傍の高電界による劣化をおさえることが
でき、信頼性の高いＴＦＴが実現できる。 （第４の実施の形態）図６（ａ）乃至６（ｆ）は本発明
の第４の実施の形態に係るＴＦＴの製造工程を示す工程
断面図である。この実施の形態のＴＦＴは逆スタガ型Ｔ
ＦＴである。まず、図６（ａ）に示すように、絶縁性基
板１上にゲート電極４を形成した後、このゲート電極４
上に全面にゲート絶縁膜３を形成する。ゲート絶縁膜
３、ゲート電極４の材料や形成方法や膜厚は先の実施の
形態と同様である。次に、図６（ｂ）に示すように、絶
縁性基板１上に半導体層としての所定形状のポリシリコ
ン膜２０を形成する。ポリシリコン膜２０の材料や形成
方法や膜厚は先の実施の形態と同様である。この上に窒
化シリコン３００ｎｍをＣＶＤ法で形成しパターニング
することにより、チャネル保護膜１３を形成する。次
に、図６（ｃ）に示すように、チャネル保護膜１３をマ
スクとして、ｎ型不純物としての燐（Ｐ）をポリシリコ
ン膜にイオン注入して、二つの低濃度のｎ^-型ソース・
ドレイン領域５を形成する。このｎ^-領域５の不純物濃
度は５×１０^{1 7}ｃｍ^-3であり、かつ図２（ａ）に示すよ
うに、深さ方向の中央付近に最大値を有するがほぼ平坦
の分布を有する不純物濃度プロファイルを有する。次
に、図６（ｄ）に示すように、チャネル保護膜１３およ
びその近傍のｎ^-型ソース・ドレイン領域５をレジスト
６ａで覆った状態で、ｎ型不純物としての燐（Ｐ）をポ
リシリコン膜にイオン注入して、二つの中濃度のｎ^*型
ソース・ドレイン領域１１を形成する。このｎ^*領域１
１の不純物濃度は１×１０¹⁹ｃｍ^-3であり、かつ図２
（ａ）に示すように、深さ方向の中央付近に最大値を有
するがほぼ平坦の分布を有する不純物濃度プロファイル
を有する。次に、レジスト６ａを除去した後、図６
（ｅ）に示すように、チャネル保護膜１３およびその近
傍のｎ^-型ソース・ドレイン領域５およびその近傍のｎ^*
型ソース・ドレイン領域１１をレジスト６ｂで覆った状
態で、ｎ型不純物としての燐（Ｐ）をポリシリコン膜に
イオン注入して、二つの高濃度のｎ⁺型ソース・ドレイ
ン領域１２を形成する。このｎ⁺領域１２の不純物濃度
は１×１０²⁰ｃｍ^-3であり、かつ図２（ａ）に示すよう
に、深さ方向の中央付近に最大値を有するがほぼ平坦の
分布を有する不純物濃度プロファイルを有する。この結
果、図３（ａ）に示すように、ゲート電極４から見て活
性層２より外側に低濃度のｎ^-型ソース・ドレイン領域
５、中濃度のｎ^*型ソース・ドレイン領域１１、高濃度
のｎ⁺型ソース・ドレイン領域１２が順番に形成され
る。次いでレーザアニールや６００℃以下の低温での熱
アニールにより活性化を行う。レーザアニールは短時間
で終了するので、不純物濃度プロファイルが変わるとい
う問題は生じない。低温での熱アニールも同様である。
さらに、コスト削減のために絶縁性基板１として安価な
ガラス基板を用いても、ガラス基板が熱ダメージを受け
るという問題もない。次に、図６（ｆ）に示すように、
全面に層間絶縁膜１０を形成した後、ｎ⁺型ソース・ド
レイン領域１２上のゲート絶縁膜３および層間絶縁膜１
０をエッチング除去して、 ｎ⁺型ソース・ドレイン領域
１２に対するコンタクトホールを開口する。最後に、全
面に導電膜を形成した後、この導電膜をエッチングし、
ソース・ドレイン電極８を形成して、逆スタガ型ＴＦＴ
の基本構造が完成する。本実施の形態でも先の実施の形
態と同様な効果が得られるのは無論のこと、さらに、以
下のような効果が得られる。すなわち、このＴＦＴを形
成したアレイ基板にカラーフィルタ基板を対向させ、基
板間に液晶を注入して液晶表示装置を作成した場合、ア
レイ基板下部から光を入射させるため、ゲート電極がチ
ャネルである活性層を光遮蔽するので、光リークの少な
いＴＦＴとして機能し、特性向上に果たす役割が大き
い。なお、本発明は上述の実施の形態に限定されるもの
ではない。例えば、上述の実施の形態では、コプラナ型
ＴＦＴや逆スタガ型ＴＦＴの場合について説明したが、
本発明は逆スタガＴＦＴとは膜の成長、パターニングの
順番を逆にしたスタガ型ＴＦＴにも応用できる。なお、
上述の第１乃至第４の実施の形態では、ｎチャネルＴＦ
Ｔを例にとって説明したが、ｐチャネルＴＦＴに本発明
を適用することができることは言うまでもない。また、
上述の第１乃至第４の実施の形態では、活性層は真性
（ｉｎｔｒｉｎｓｉｃ）のものを用いたが、不純物（例
えば燐またはボロン）を１×１０¹⁷ｃｍ^-3程度含んでい
てもよい。次に、上述の第１乃至第４の実施の形態のＴ
ＦＴを画素スイッチング素子として用いたアクティブマ
トリクス型液晶表示装置の構成を図９を参照して説明す
る。この液晶表示装置はアレイ基板１００と、対向基板
２００とを備えている。アレイ基板１００は透明な絶縁
性基板（例えばガラス基板）１０１の表示領域１０２ａ
に、マトリクス状に配説された複数の信号線１０３およ
び複数の走査線１０４と、信号線１０３と走査線１０４
との交差部毎に形成されたＴＦＴからなるスイッチング
素子１０５と、このスイッチング素子毎に設けられた画
素電極１０６とが形成された構成となっている。各スイ
ッチング素子１０５のゲートは対応する信号線１０３に
接続され、ソースおよびドレインのうちの一方が対応す
る信号線１０３に接続され、他方が画素電極１０６に接
続されている。また、アレイ基板１００は、透明な絶縁
性基板１０１の周辺の非表示領域１０２ｂに、ＴＦＴを
有する駆動回路１１０およびこれらの駆動回路１１０に
接続された外部から電力や信号を供給するための外部端
子１２０が形成されている。一方、対向基板２００は透
明な絶縁性基板２０１の一表面上にＩＴＯ（Ｉｎｄｉｕ
ｍ Ｔｉｎ Ｏｘｉｄｅ）からなる透明導電膜が対向電
極２０３として形成された構成となっている。これらの
基板１００、２００は所定の間隙を有するように対向配
置される。そして、アレイ基板１００の表示領域１０２
ａを囲むように非表示領域１０２ｂ上に塗布したシール
材３００によって貼り合わされる。シール材３００に
は、図９に示すように液晶材料を注入する注入口３０１
が形成されている。そして、上記基板１００、２００の
貼り合わせ後にこの注入口３０１を通して液晶組成物
（図示せず）が間隙内に注入され封止されることにより
液晶表示装置が完成される。なお、液晶表示装置がカラ
ー液晶表示装置である場合には、対向基板２００または
アレイ基板１００の一方にカラーフィルタが形成される
構成となる。上述の第１乃至第４の実施の形態のＴＦＴ
を画素スイッチング素子として用いた場合には、ＯＦＦ
電流を少なくすることができ、画質の劣化を防止するこ
とができる。その他、本発明の主旨を逸脱しない範囲で
あれば、様々な変形をすることは可能である。

【発明の効果】以上説明したように本発明によれば、従
来よりもＯＦＦ電流の少ない、信頼性の高い薄膜トラン
ジスタおよびその製造方法、またこの薄膜トランジスタ
を用いた液晶表示装置を提供することが可能となる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態に係るＴＦＴの製
造工程を示す工程断面図。

【図２】 本発明の第１の実施の形態に係るＴＦＴのｎ
型不純物（燐）の不純物濃度プロファイル、第２の実施
の形態に係るＴＦＴの中間濃度層の不純物濃度プロファ
イルを示す図。

【図３】 本発明のＴＦＴの不純物領域の拡大図。

【図４】 本発明の第２の実施の形態に係るＴＦＴの製
造工程を示す工程断面図。

【図５】 本発明の第３の実施の形態に係るＴＦＴの製
造工程を示す工程断面図。

【図６】 本発明の第４の実施の形態に係るＴＦＴの製
造工程を示す工程断面図。

【図７】 従来の画素部・周辺駆動回路部一体型の液晶
表示装置のアレイ基板の製造工程を示す工程断面図。

【図８】 低温プロセスにおける不純物濃度と活性化
率、キャリア濃度の関係を示すグラフ。

【図９】 アクティブマトリクス型液晶表示装置の構成
を示す模式図。

【符号の説明】

１…絶縁性基板 ２…活性層 ３…ゲート絶縁膜 ４…ゲート電極 ５… ｎ^-型ソース・ドレイン領域 ８…ソース・ドレイン電極 １０…層間絶縁膜 １１…ｎ^*型ソース・ドレイン領域 １２…ｎ⁺型ソース・ドレイン領域 ２０…ポリシリコン膜

Claims (12)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板と、 この絶縁性基板上に形成されたポリシリコンを用いた半
   導体層と、 この半導体層に接して形成されたゲート絶縁膜と、 このゲート絶縁膜に接して形成されたゲート電極と、 このゲート電極に対応する前記半導体層の領域に形成さ
   れた活性層と、 この活性層の外側の前記半導体層に形成された不純物濃
   度が１×１０¹⁸ｃｍ^-3以上でかつ１×１０²⁰ｃｍ^-3未満
   の第１の半導体領域と、 この第１の半導体領域の外側の前記半導体層に形成され
   た不純物濃度が前記第１の半導体領域よりも高くかつ前
   記第１の半導体領域と同じ導電型の第２の半導体領域
   と、 を備えたことを特徴とする薄膜トランジスタ。
2. 【請求項２】 絶縁性基板と、 この絶縁性基板上に形成されたポリシリコンを用いた半
   導体層と、 この半導体層に接して形成されたゲート絶縁膜と、 このゲート絶縁膜に接して形成されたゲート電極と、 このゲート電極に対応する前記半導体層の領域に形成さ
   れた活性層と、 この活性層の外側の前記半導体層に形成された不純物濃
   度が１×１０¹⁸ｃｍ^{- 3}以上でかつ１×１０²⁰ｃｍ^-3未満
   の第１の半導体領域と、 この第１の半導体領域の外側の前記半導体層に形成され
   た不純物濃度が前記第１の半導体領域よりも高くかつ前
   記第１の半導体領域と同じ導電型の第２の半導体領域
   と、 前記活性層と前記第１の半導体領域との間の前記半導体
   層の領域に形成された不純物濃度が前記第１の半導体領
   域よりも低くかつ前記第１の半導体領域と同じ導電型の
   第３の半導体領域と、 を備えたことを特徴とする薄膜トランジスタ。
3. 【請求項３】 前記第１の半導体領域の活性化率が４０
   ％以上である請求項１、２記載の薄膜トランジスタ。
4. 【請求項４】 前記第２の半導体領域と前記絶縁性基板
   との間に前記第１の半導体領域が形成されている請求項
   １、２記載の薄膜トランジスタ。
5. 【請求項５】 前記第２の半導体領域の不純物濃度が１
   ×１０²⁰ｃｍ^-3以上１×１０²²ｃｍ^-3以下である請求項
   １、２記載の薄膜トランジスタ。
6. 【請求項６】 前記活性層と前記第１の半導体領域との
   接合の境界面が前記ゲート電極端からオフセットされた
   位置にある請求項１、２記載の薄膜トランジスタ。
7. 【請求項７】 前記第１の半導体領域の幅が０．２μｍ
   以上２μｍ以下である請求項１、２記載の薄膜トランジ
   スタ。
8. 【請求項８】 前記活性層の膜厚が１０ｎｍ〜１００ｎ
   ｍである請求項１、２記載の薄膜トランジスタ。
9. 【請求項９】 絶縁性基板に接するように６００℃以下
   の温度でポリシリコンを用いた半導体層を形成する工程
   と、 この半導体層に接するようにゲート絶縁膜を形成する工
   程と、 このゲート絶縁膜に接するようにゲート電極を形成する
   工程と、 このゲート電極の外側の前記半導体層に不純物濃度が１
   ×１０¹⁸ｃｍ^-3以上でかつ１×１０²⁰ｃｍ^-3未満の第１
   の半導体領域を形成する工程と、 この第１の半導体領域の外側の前記半導体層に不純物濃
   度が前記第１の半導体領域よりも高くかつ前記第１の半
   導体領域と同じ導電型の第２の半導体領域を形成する工
   程と、 を備えたことを特徴とする薄膜トランジスタの製造方
   法。
10. 【請求項１０】 前記ゲート電極に対応する前記半導体
    層の領域と前記第１の半導体領域との間に前記第１の半
    導体領域よりも不純物濃度が低くかつ前記第１の半導体
    領域と同じ導電型の第３の半導体領域を形成する工程を
    備えた請求項９記載の薄膜トランジスタの製造方法。
11. 【請求項１１】 前記第２の半導体領域を形成する前に
    前記第２の半導体領域が形成される前記半導体層の領域
    上のゲート絶縁膜を除去する請求項９記載の薄膜トラン
    ジスタの製造方法。
12. 【請求項１２】 請求項１〜８記載の薄膜トランジスタ
    をスイッチング素子として用いたことを特徴とする液晶
    表示装置。