JPH0955651A - 論理回路 - Google Patents

論理回路

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JPH0955651A
JPH0955651A JP7208190A JP20819095A JPH0955651A JP H0955651 A JPH0955651 A JP H0955651A JP 7208190 A JP7208190 A JP 7208190A JP 20819095 A JP20819095 A JP 20819095A JP H0955651 A JPH0955651 A JP H0955651A
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JP
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signal
logic circuit
circuit
electric resistance
input
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JP7208190A
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Harumune Matsubara
玄宗 松原
Chikahiro Hori
親宏 堀
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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Abstract

(57)【要約】 【課題】 本来高速性をあまり要求されていない論理回
路の入力負荷容量が、高速性を要求されている他の論理
回路の動作速度を損なうことを、最小限度にとどめるこ
とができる論理回路を提供することにある。 【解決手段】 電圧の高低でデジタル情報信号を伝搬す
る信号伝搬経路によって、１つの信号生成手段に対して
少なくとも２つの信号受信手段が並列接続され、１つの
信号生成手段から出力されるデジタル情報信号が分岐し
て同時に前記複数の信号受信手段に入力すると共に、前
記信号受信手段が静電容量性の信号入力手段を有する論
理回路において、前記分岐点から前記信号入力手段へ至
る複数の経路のうち少なくとも１つが、その経路の一部
に電気抵抗手段を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電圧の高低でデジ
タル情報信号を表現する論理回路に関する。
【０００２】
【従来の技術】従来、図１９に示すように、デジタル情
報信号ａを分岐点Ｐにおいて扇形に接続された複数の論
理回路Ｌ１〜Ｌｎに同時に入力する場合、論理回路Ｌ１
〜Ｌｎのすべての入力端子における入力負荷容量Ｃ１〜
Ｃｎを加えた負荷容量がデジタル情報信号ａに対する負
荷容量となっていた。また、論理回路Ｌ１〜Ｌｎのう
ち、大きな入力負荷容量を必要とするものの、デジタル
情報信号ａの到達時刻が他の論理回路よりも遅くてもか
まわない回路がある場合であっても、その回路にも製造
プロセスによって決定される最小容量の論理回路を使用
しなければならないことから、デジタル情報信号ａに対
する負荷容量には下限値が存在していた。
【０００３】このため、デジタル情報信号ａを分岐して
複数の論理回路Ｌ１〜Ｌｎへ入力する場合には、製造プ
ロセスによって定まる最小の入力負荷容量の分岐数倍が
必ずデジタル情報信号ａに対する負荷容量となり、分岐
先の論理回路Ｌ１〜Ｌｎの中に高速性があまり要求され
ない回路があったとしても、負荷容量を下げることによ
っては高速性を要求される側の回路の動作速度の向上に
限界があった。
【０００４】一方、従来では、同一回路においてダイナ
ミック回路とスタティック回路の特性を持たせることは
不可能であった。
【０００５】ＭＯＳトランジスタ回路における記憶回路
はダイナミック型回路とスタティック型回路に分類され
る。ダイナミック型回路は、ＭＯＳトランジスタが高イ
ンピーダンスを実現させやすい特性を利用して、回路中
の寄生容量あるいは意図的に作った容量に蓄えた電荷に
より情報を保持する回路である。一方、スタティック型
回路はフィードバック回路等を構成することにより、能
動回路的に情報を保持する回路である。図２０に、ダイ
ナミック型記憶回路の１つであるダイナミックＤ−フリ
ップフロップの回路例を示す。また、図２１に、スタテ
ィック型記憶回路の１つであるスタティックＤ−フリッ
プフロップの回路例を示す。
【０００６】図２０に示すように、ダイナミック型記憶
回路はその構造が簡単であり、そのため高速動作がさせ
やすいというメリットがある。しかし、容量に蓄えた電
荷により情報を保持する方式であるため、長期間に渡っ
て情報を保持し続けることは電荷のリークにより困難で
ある。従って、ダイナミック型記憶回路を利用したシス
テムでは、動作周波数に下限が生じることになるが、こ
のことはＬＳＩの仕様上、非常に大きな制約となる。例
えば、ＣＭＯＳ回路は一般に周波数に比例して電力を消
費するので、不要不急の場合は周波数を下げたり、停止
したりすることが切望されるが、動作周波数に下限があ
るとそれが困難となってしまう。また、システムの開発
段階における動作検証において、設計者の意図と異なる
動作をしてしまう場合が確認された際に原因究明のため
に動作を中途で停止することが可能か否かは、システム
開発の効率を大きく左右する。
【０００７】一方でスタティック型記憶回路は、例えば
フィードバック回路等を用いることにより、回路構造と
して情報を保持する。従って、動作周波数に下限はな
く、もちろん動作を停止しても、電源が正常に供給され
る限り情報は保持される。しかしながら、回路構造とし
て情報を保持するためには回路規模はどうしても大きく
なり、その回路を動かす必要から、高速動作がさせづら
いという欠点を持つ。例えば、図２１に示すスタティッ
クＤ−フリップフロップの部分回路１及び３は、図２０
に示すダイナミック型記憶回路には無い回路であり、ス
タティック型記憶回路は部分回路１及び３を余分に充放
電する分だけ動作速度面でダイナミック型記憶回路に比
べて不利となる。
【０００８】純粋な要求としては、できるだけ高速に動
作しながら、動作周波数の下限のない回路、すなわち高
速時にはダイナミック型記憶回路であり、低速時にはス
タティック型であるような回路が希望されるが、従来で
は不可能であった。
【０００９】また、このダイナミック／スタティック型
回路は、記憶を主たる機能としない回路にも利用され
る。例えば、プリチャージ回路を利用した論理回路は、
プリチャージ期間にノードに電荷を蓄え一定の論理値に
準備した後、評価期間に論理演算を行ない、プリチャー
ジ期間に準備した論理値がそぐわないノードは論理値を
反転し、一方、反転を必要としないノードはあらかじめ
準備した論理値の保持を行う。一般に、論理値の反転は
電荷を放出することにより行われるが、保持については
上記記憶回路と同様にダイナミック型回路によるものと
スタティック型回路によるものがある。ダイナミック型
回路の例を図２２に示す。これらの回路には、記憶回路
のダイナミック型とスタティック型における長所／短所
を持ち、高速時にはダイナミック型であり、低速時には
スタティック型になるような回路であることが希望され
る。
【００１０】さらに、このようなダイナミック／スタテ
ィック型回路と同様な要求は、パストランジスタを利用
した論理回路に適用される貫通電流の防止回路にもあ
る。図２３に示す回路は、パストランジスタを利用した
排他的ＯＲ (ＥＯＲ) 論理回路であるが、Ａ，Ｂ共に、
電源電圧となった場合でも、図中ｂで示す端子は電源電
圧よりＮｃｈトランジスタのしきい値Ｖｔｈ分だけ低い
電圧までしか上昇しない。このパストランジスタの電圧
降下の問題が起きた場合、回路の特性等によりインバー
タ回路５のＰｃｈトランジスタが十分ＯＦＦせず、定常
的に電流が流れてしまう可能性がある。このような現象
を避ける為に、図２４に示すような回路が考案されてい
る。この回路は、図中ｃで示す端子がある程度以上の電
圧になれば、フィードバックがかかり、電源電圧まで電
圧が上昇し、インバータ回路７には、定常的な貫通電流
は流れない。しかし、このフィードバック回路は入力値
Ａ，Ｂがグランド電位に落ちようとするのを阻害し、高
速動作を妨げてしまう。
【００１１】このように、定常的な貫通電流を防止しな
がら、高速動作を妨げない回路も要望されながら、実現
されなかった。
【００１２】
【発明が解決しようとする課題】以上説明したように、
従来では、一つのデジタル情報信号を分岐して複数の論
理回路へ入力する場合には、製造プロセスによって定ま
る最小の入力負荷容量の分岐数倍が必ずデジタル情報信
号に対する負荷容量となるので、負荷容量を下げること
によっては高速性を要求される側の回路の動作速度の向
上に限界があった。また、同一回路においてダイナミッ
ク回路とスタティック回路の特性を持たせることは不可
能であった。さらに、高速動作を妨げずに、定常的な貫
通電流を防止することができる回路も実現することはで
きなかった。
【００１３】本発明は、上述の如き従来の問題点を解決
するために成されたものであり、その目的はデジタル情
報信号が複数に分岐して、それぞれの論理回路に接続さ
れているような構成において、本来高速性をあまり要求
されていない論理回路の入力負荷容量が、高速性を要求
されている他の論理回路の動作速度を損なうことを、最
小限度にとどめることができる論理回路を提供すること
にある。また、その他の目的は、本来は矛盾するスタテ
ィック型回路の安定的なデジタル情報記憶特性と、ダイ
ナミック型回路の高速性とを両立させることができる論
理回路を提供することにある。さらに、高速動作と貫通
電流防止を両立させることができる回路を提供すること
にある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、電圧の高低でデジタル情報
信号を伝搬する信号伝搬経路によって、１つの信号生成
手段に対して少なくとも２つの信号受信手段が並列接続
され、１つの信号生成手段から出力されるデジタル情報
信号が分岐して同時に前記複数の信号受信手段に入力す
ると共に、前記信号受信手段が静電容量性の信号入力手
段を有する論理回路において、前記分岐点から前記信号
入力手段へ至る複数の経路のうち少なくとも１つが、そ
の経路の一部に電気抵抗手段を有することを特徴とす
る。ここで、前記電気抵抗手段を介して前記信号生成手
段に接続される前記信号受信手段は、並列接続されてい
る他の前記信号受信手段よりも高速動作が要求されない
ものである。
【００１５】上記構成によれば、高速動作が不要である
信号受信手段の前に電気抵抗手段を有しているので、電
流が制限されることになる。その電流制限により、前記
信号受信手段には、前記抵抗手段と前記入力負荷の積に
よって決定される時間Ｔだけ、他の信号受信手段よりも
遅れて信号が到達することになる。一方、前記信号受信
手段が電流制限を受けた分だけ、他の信号受信手段には
多くの電流が流れ、高速化する。別な表現をすれば、時
間Ｔより高速に動作させようとする回路からは、前記信
号受信手段の入力負荷はほとんど見えないことになる。
従って、この時間Ｔより速い信号は他の信号受信手段の
みに情報が伝達されると共に、負荷が軽減された分だけ
更に高速な動作が可能となる。そして、この時間Ｔが経
過した後、高速動作が不要である前記信号受信手段にも
前記デジタル情報信号が到達して処理が行われる。
【００１６】請求項３記載の発明は、電圧の高低でデジ
タル情報信号を伝搬する信号伝搬経路と、前記信号伝搬
経路に入力端子及び出力端子が接続された、前記デジタ
ル情報信号を記憶する情報記憶手段を有し、前記情報記
憶手段は、定常状態では入出力の電圧が反転し、かつ、
入力負荷が静電容量性である信号反転手段を少なくとも
２つ、かつ偶数個、リング状に接続して構成される論理
回路において、前記情報記憶手段の入力端子、出力端子
若しくはその両方に電気抵抗手段が挿入されていること
を特徴とする。ここで、前記信号反転手段は、インバー
タ回路であることが好ましい。
【００１７】請求項５記載の発明は、電圧の高低でデジ
タル情報信号を伝搬する信号伝搬経路と、前記信号伝搬
経路に入力端子及び出力端子が接続された、前記デジタ
ル情報信号を記憶する情報記憶手段を有し、前記情報記
憶手段は、定常状態では入出力の電圧が一致し、かつ、
入力負荷が静電容量性である信号増幅手段で構成される
論理回路において、前記信号増幅手段の入力端子、出力
端子若しくはその両方に電気抵抗手段が挿入されている
ことを特徴とする。
【００１８】請求項６記載の発明は、電圧の高低でデジ
タル情報信号を伝搬する信号伝搬経路と、前記デジタル
情報信号を記憶する情報記憶手段を有し、前記情報記憶
手段は、定常状態では入出力の電圧が反転し、かつ、入
力負荷が静電容量性である信号反転手段を少なくとも２
つ、リング状に接続して構成されると共に、前記情報記
憶手段を構成する少なくとも１つの信号反転手段は前記
信号伝搬経路に配置されている論理回路において、前記
信号伝搬経路に配置された信号反転手段と前記信号伝搬
経路に配置された信号反転手段を除く前記情報記憶手段
を構成する信号反転手段を結ぶ２つの経路のうち少なく
とも１つに電気抵抗手段を挿入することを特徴とする。
【００１９】上記構成によれば、前記情報記憶手段ある
いは前記信号増幅手段の入力端子及び出力端子に電気抵
抗手段を挿入しているので、前記情報記憶手段あるいは
前記信号増幅手段に、前記電気抵抗手段と前記入力負荷
の積によって決定される時間Ｔよりも十分に長い時間の
間、記憶されているデジタル情報信号を書き換えようと
する信号入力がされなかった場合には、記憶されている
デジタル情報信号は前記情報記憶手段あるいは前記信号
増幅手段によって維持することができ、一方、時間Ｔよ
りも早い時間で記憶されているデジタル情報信号を書き
換えようとする信号入力がされた場合には、前記情報記
憶手段あるいは前記信号増幅手段が切り離されたことと
等価になるので、高速に信号を伝搬することができる。
【００２０】請求項７記載の発明は、電圧の高低によっ
てデジタル情報信号を表現する論理回路において、少な
くとも１つの信号増幅手段と信号断続手段から構成さ
れ、前記信号増幅手段の出力により前記信号断続手段の
開閉を制御するループ回路を有し、前記ループ回路は、
高速に得られることを期待している主信号経路以外の経
路に電気抵抗手段が挿入されていることを特徴とする。
ここで、前記信号増幅手段は、インバータ回路、また、
前記信号断続手段は、ｐチャネルトランジスタであるこ
とが好ましい。
【００２１】請求項１０記載の発明は、電圧の高低によ
ってデジタル情報信号を表現する論理回路において、出
力の電圧レベルが十分でない場合には、最適なレベルに
まで出力電圧を補償する補償回路を有し、前記補償回路
は、少なくとも１つの信号増幅手段と信号断続手段から
構成されると共に、前記信号増幅手段と信号断絶手段を
結ぶ経路のうち信号の順方向伝搬経路以外の経路に電気
抵抗手段が挿入されていることを特徴とする。ここで、
前記信号増幅手段は、インバータ回路、また、前記信号
断続手段は、ｐチャネルトランジスタであることが好ま
しい。
【００２２】上記構成によれば、主たるデジタル情報信
号の伝搬経路以外の経路に前記電気抵抗手段を挿入して
いるので、前記電気抵抗手段と前記入力負荷の積による
時間遅延Ｔの効果により、主たるデジタル情報信号が変
化する場合には、前記ループ回路若しくは補償回路がそ
の変化を妨げることを防ぎ、時間Ｔが経過した後は、前
記ループ回路若しくは補償回路が動作を行うことができ
る。
【００２３】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を用いて説明する。図１は、本発明の第１の実
施の形態に係る論理回路の接続を示す構成図であり、デ
ジタル情報信号ａが分岐点Ｐにおいて扇形に接続された
複数の論理回路Ｌ１〜Ｌｎに同時に入力される回路形態
において、あまり高速性を要求されていない論理回路Ｌ
１の入力端子と分岐点Ｐの間の配線経路上には本発明の
特徴である電気抵抗９が挿入されている。
【００２４】図１において、本発明の特徴である電気抵
抗９を高速性が要求されない論理回路Ｌ１の入力端子と
分岐点Ｐの間に挿入すると、論理回路Ｌ１の入力負荷容
量Ｃ１と電気抵抗９との積ＲＣ１によって決まる時間Ｔ
だけ遅れて論理回路Ｌ１に信号が伝達されることにな
る。なお、ここで、電気抵抗９の抵抗値をＲとしてい
る。
【００２５】すなわち、分岐点Ｐにデジタル情報信号ａ
が入力された瞬間においては電気抵抗９が挿入された論
理回路Ｌ１は切り離されているのと等価であり、論理回
路Ｌ１の負荷容量Ｃ１が軽減されている分だけ、電気抵
抗９を挿入しなかった残りの論理回路Ｌ２〜Ｌｎへデジ
タル情報信号ａが高速に供給されることになるのであ
る。
【００２６】ここで、電気抵抗９を挿入しているのは、
回路全体の構成において、さほど高速性が要求されてい
ない配線経路に位置する論理回路Ｌ１であり、高速性が
厳しく要求される配線経路には電気抵抗を挿入しないの
で、回路全体としては動作速度を向上させることができ
るのである。なお、ＣＭＯＳ回路について考えると、電
気抵抗を挿入することによっては、信号波形がなまるこ
とによる貫通電流に起因する電力消費の増大を除けば、
本質的には回路全体の消費エネルギーは増加しないこと
になる。
【００２７】さらに、本実施の形態により、同一回路に
スタティック型回路とダイナミック型回路の両者の長所
を持たせるという、従来技術では実現することができな
かったことも可能となる。すなわち、高速領域ではダイ
ナミック型回路であり低速領域ではスタティック型回路
として動作する回路が可能となるのである。スタティッ
ク型回路は、低速でも動作することができるが、そのた
め余分に電荷を充放電する部分回路が増加してしまうた
めに高速動作の障害となる。この余分の充放電する部分
に本発明の特徴である電気抵抗を利用することで余分の
充放電を制限すれば、高速動作の障害を大幅に軽減する
ことができる。ここで、充放電を制限された部分回路は
動作速度が低下してしまうが、その部分回路はスタティ
ック型回路として低速動作を保証するためのものなの
で、その動作速度の低下は何等支障はない。
【００２８】上述したことは、別の見方をすれば、周波
数帯域により異なった等価回路を持つ回路を形成するこ
とができるということでもある。すなわち、本発明の特
徴である電気抵抗を挿入することにより、電気抵抗とＬ
ＳＩ内に存在する容量によりLow-Passフィルタが構成さ
れ、そのフィルタのカットオフ周波数より速い周波数領
域と遅い周波数領域では回路が異なって見えることにな
るのである。
【００２９】図２は、本発明の第２の実施の形態に係る
フリップフロップ回路を示す回路図である。図２ (ａ)
において、部分回路１１Ａ及び１１Ｂは、その回路の寄
生容量と本発明の特徴である電気抵抗からなる時定数を
フリップフロップ回路全体の動作速度より十分大きく取
ることで、高速動作時にはフリップフロップ回路全体の
動作には関与しなくなるのである。この時、部分回路１
１Ａ及び１１Ｂを取り除いたフリップフロップ回路は、
図２０に示す従来のダイナミックＤ−フリップフロップ
と全く同じである。従って、図２ (ａ) に示すフリップ
フロップ回路は、従来のダイナミックＤ−フリップフロ
ップと同様の高速動作が可能なのである。逆に、十分低
速な領域では、上記電気抵抗による効果は全くなくなる
ので、図２ (ａ) に示すフリップフロップ回路は、図２
(ａ) から上記電気抵抗を取り除いた、十分フィードバ
ックのかかったスタティック型回路となり、クロックを
停止しても値を保持することができる。ここで、図２
(ｂ) に、図２ (ａ) の部分回路１１Ａ、１１Ｂを構成
する２つのインバータを１つのバッフアーに置き換えた
回路を、図２ (ｃ) に、図２ (ｂ) のバッファーの一構
成例を示しておく。また、図３に本発明の第２の実施の
形態に係る他のフリップフロップ回路を示す回路図、図
４に本発明の第２の実施の形態に係るプリチャージ回路
を利用した論理回路を示す回路図を示しておく。
【００３０】さらに、定常的な貫通電流を防止する回路
についても同様である。図５に示すＥＯＲ回路は、高速
領域では図２３に示すＥＯＲ回路、低速領域では図２４
に示すＥＯＲ回路と等価となるので、高速動作と貫通電
流防止を両立させることができるのである。
【００３１】また、図６に示すフリップフロップ回路及
び図７に示すプリチャージ回路を利用した論理回路は、
高速時の等価回路が必ずしもダイナミック型回路と完全
に同じではないので、他の実施の形態より、高速動作の
面では不利とはなるが、素子数の面では有利である。当
然、低速時はスタティック型回路と等価回路になる上に
従来のスタティック型回路よりは高速に動作可能であ
り、新たな応用が可能である。
【００３２】このように、本実施の形態では、高速領域
においてはダイナミック型回路であり、低速領域ではス
タティック型回路となる。これにより、高速動作に向い
たダイナミック型回路と低速動作に向いたスタティック
型回路を自動的に切り替えることができる。
【００３３】次に、本発明の特徴である電気抵抗の実現
方法について図面を用いて説明する。
【００３４】高い電気抵抗を得る方法としては、伝導体
の形状、すなわち、伝導体の長さを長くし、断面積を小
さくすることが挙げられる。図８においては、配線幅Ｗ
1 の伝導体１３の一部を配線幅Ｗ2 (Ｗ1 ＞Ｗ2 ) とす
ることにより、高い電気抵抗を得ている。図９において
は、断面積Ｓ1 の伝導体１３の一部を断面積Ｓ2 (Ｓ1
＞Ｓ2 ) とすることにより、高い電気抵抗を得ている。
図１０においては、配線長ｌ1 の伝導体１３Ａの代わり
に、配線長ｌ2 の伝導体１３Ｂを用いることにより、高
い電気抵抗を得ている。図１１においては、交差する２
つの伝導体１３をコンタクトホール１５により接続して
電気伝導を行なう場合では、このコンタクトホール１５
の面積を小さくすることにより、高い電気抵抗を得てい
る。
【００３５】また、同じく高い電気抵抗を得る方法とし
ては、抵抗率の高い伝導体を使用することが挙げられ
る。図１２においては、電子あるいは正孔により電気伝
導を生じさせる不純物元素をシリコンのような半導体基
板に拡散させた拡散層１７の抵抗率がアルミニウム等の
伝導体１３の抵抗率に比べて高いことを利用しており、
拡散層１７を伝導体１３の間にコンタクトホール１５を
介して接続することにより、高い電気抵抗を得ている。
図１３においては、通常、電界効果トランジスタのゲー
ト電極の材料として使用され、アルミニウム等よりも抵
抗率の高い多結晶シリコン１９を伝導体として用いるこ
とにより、高い電気抵抗を得ている。なお、多結晶シリ
コン１９以外でも高融点金属に代表されるような高抵抗
率を有する伝導体を用いてもよい。図１４においては、
アルミニウム等の伝導体１３とｎ (ｐ) 拡散層１７をコ
ンタクトホール１５を介して接続する際に、コンタクト
ホールに埋め込まれる伝導体 (以下、コンタクト伝導体
と記す。) と拡散層１７の直接接触によって生じる高抵
抗合金層の形成を防ぐために敷かれる伝導体であるバリ
アメタル２１を、故意にコンタクト伝導体と同種の物質
あるいは、シリコンとの直接接触によって高抵抗率とな
るような伝導物質に入れ替えることにより、高い電気抵
抗を得ている。
【００３６】さらに、ダイオードやトランジスタといっ
た機能素子を用いて高い電気抵抗を得る方法も挙げられ
る。図１５においては、電界効果トランジスタのチャネ
ル抵抗を利用しており、ゲート電極に適当なバイアス電
圧を印加してチャネル抵抗の大きさを制御することによ
り、高い電気抵抗を得ている。図１６は、接合ダイオー
ドをそのまま電気抵抗として用いるものである。図１７
においては、電界効果トランジスタを擬似的にダイオー
ドと同じ２端子素子とすることで、ダイオードと同様な
電気抵抗を得ている。図１８においては、 (ａ) に示
す、金属／半導体、あるいは半導体／半導体といった異
なる物質を接合した界面２３において形成されるショッ
トキー障壁と呼ばれる高電気抵抗障壁が、 (ｂ) に示す
ような非線形な電流−電圧特性を有することを利用する
ことにより、能動的な電気抵抗を得ることができる。例
えば低電位差の場合にだけ高抵抗を発生させるような場
合である。また、この場合の障壁の種類としては、モッ
ト障壁やトンネル障壁のような、やはり抵抗を生じさせ
る障壁であっても、高抵抗を得る上では何ら差し支えな
い。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
デジタル情報信号を信号伝搬経路で伝搬させる際に、高
速性が不要な信号伝搬経路上に電気抵抗を挿入すること
により、高速動作の妨げとなる負荷容量を一定時間の
間、信号伝搬経路から遮断することができるのである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る論理回路の接
続を示す構成図である。
【図２】本発明の第２の実施の形態に係るフリップフロ
ップ回路を示す回路図である。
【図３】本発明の第２の実施の形態に係る他のフリップ
フロップ回路を示す回路図である。
【図４】本発明の第２の実施の形態に係るプリチャージ
回路を利用した論理回路を示す回路図である。
【図５】本発明の第２の実施の形態に係るＥＯＲ回路を
示す回路図である。
【図６】本発明の第２の実施の形態に係る他のフリップ
フロップ回路を示す回路図である。
【図７】本発明の第２の実施の形態に係る他のプリチャ
ージ回路を利用した論理回路を示す回路図である。
【図８】図１に示す電気抵抗９を伝導体の配線幅を細く
することで得る方法を説明するための図である。
【図９】図１に示す電気抵抗９を伝導体の断面積を小さ
くすることで得る方法を説明するための図である。
【図１０】図１に示す電気抵抗９を伝導体の配線長を長
くすることで得る方法を説明するための図である。
【図１１】図１に示す電気抵抗９を交差する２つの伝導
体間を接続するコンタクトホールの面積を小さくするこ
とで得る方法を説明するための図である。
【図１２】図１に示す電気抵抗９を半導体基板に不純物
を拡散させた拡散層を用いることで得る方法を説明する
ための図である。
【図１３】図１に示す電気抵抗９を伝導体に多結晶シリ
コン若しくは高抵抗率を有する高融点金属を用いること
で得る方法を説明するための図である。
【図１４】図１に示す電気抵抗９をバリアメタルの材質
を変化させることで得る方法を説明するための図であ
る。
【図１５】図１に示す電気抵抗９を電界型トランジスタ
のチャネル抵抗を利用することで得る方法を説明するた
めの図である。
【図１６】図１に示す電気抵抗９を接合ダイオードを用
いることで得る方法を説明するための図である。
【図１７】図１に示す電気抵抗９を電界型トランジスタ
のチャネル抵抗を利用することで得る他の方法を説明す
るための図である。
【図１８】図１に示す電気抵抗９を異なる物質の接合界
面において形成される電気伝導障壁を利用することで得
る方法を説明するための図である。
【図１９】従来の論理回路の接続を示す構成図である。
【図２０】従来のダイナミックＤ−フリップフロップ回
路の一例を示す回路図である。
【図２１】従来のスタティックＤ−フリップフロップ回
路の一例を示す回路図である。
【図２２】従来のプリチャージ回路を用いた論理回路の
一例を示す回路図である。
【図２３】従来のＥＯＲ回路の一例を示す回路図であ
る。
【図２４】従来のＥＯＲ回路の他の一例を示す回路図で
ある。
【符号の説明】
１、３、１１、１１Ａ、１１Ｂ 部分回路 ５、７ インバータ回路 ９ 電気抵抗 １３、１３Ａ、１３Ｂ 伝導体 １５ コンタクトホール １７ ｐ (ｎ) 拡散層 １９ 多結晶シリコン ２１ バリアメタル ２３ 接合界面

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 電圧の高低でデジタル情報信号を伝搬す
    る信号伝搬経路によって、１つの信号生成手段に対して
    少なくとも２つの信号受信手段が並列接続され、１つの
    信号生成手段から出力されるデジタル情報信号が分岐し
    て同時に前記複数の信号受信手段に入力すると共に、前
    記信号受信手段が静電容量性の信号入力手段を有する論
    理回路において、 前記分岐点から前記信号入力手段へ至る複数の経路のう
    ち少なくとも１つが、その経路の一部に電気抵抗手段を
    有することを特徴とする論理回路。
  2. 【請求項２】 前記電気抵抗手段を介して信号生成手段
    に接続される信号受信手段が、並列接続されている他の
    前記信号受信手段よりも高速動作が要求されないことを
    特徴とする請求項１記載の論理回路。
  3. 【請求項３】 電圧の高低でデジタル情報信号を伝搬す
    る信号伝搬経路と、前記信号伝搬経路に入力端子及び出
    力端子が接続された、前記デジタル情報信号を記憶する
    情報記憶手段を有し、 前記情報記憶手段は、定常状態では入出力の電圧が反転
    し、かつ、入力負荷が静電容量性である信号反転手段を
    少なくとも２つ、かつ偶数個、リング状に接続して構成
    される論理回路において、 前記情報記憶手段の入力端子、出力端子若しくはその両
    方に電気抵抗手段が挿入されていることを特徴とする論
    理回路。
  4. 【請求項４】 前記信号反転手段がインバータ回路であ
    ることを特徴とする請求項３記載の論理回路。
  5. 【請求項５】 電圧の高低でデジタル情報信号を伝搬す
    る信号伝搬経路と、前記信号伝搬経路に入力端子及び出
    力端子が接続された、前記デジタル情報信号を記憶する
    情報記憶手段を有し、 前記情報記憶手段は、定常状態では入出力の電圧が一致
    し、かつ、入力負荷が静電容量性である信号増幅手段で
    構成される論理回路において、 前記信号増幅手段の入力端子、出力端子若しくはその両
    方に電気抵抗手段が挿入されていることを特徴とする論
    理回路。
  6. 【請求項６】 電圧の高低でデジタル情報信号を伝搬す
    る信号伝搬経路と、前記デジタル情報信号を記憶する情
    報記憶手段を有し、 前記情報記憶手段は、定常状態では入出力の電圧が反転
    し、かつ、入力負荷が静電容量性である信号反転手段を
    少なくとも２つ、リング状に接続して構成されると共
    に、 前記情報記憶手段を構成する少なくとも１つの信号反転
    手段は前記信号伝搬経路に配置されている論理回路にお
    いて、 前記信号伝搬経路に配置された信号反転手段と前記信号
    伝搬経路に配置された信号反転手段を除く前記情報記憶
    手段を構成する信号反転手段を結ぶ２つの経路の少なく
    とも１つに電気抵抗手段を挿入することを特徴とする論
    理回路。
  7. 【請求項７】 電圧の高低によってデジタル情報信号を
    表現する論理回路において、 少なくとも１つの信号増幅手段と信号断続手段から構成
    され、前記信号増幅手段の出力により前記信号断続手段
    の開閉を制御するループ回路を有し、 前記ループ回路は、高速に得られることを期待している
    主信号経路以外の経路に電気抵抗手段が挿入されている
    ことを特徴とする論理回路。
  8. 【請求項８】 前記信号増幅手段がインバータ回路であ
    ることを特徴とする請求項７記載の論理回路。
  9. 【請求項９】 前記信号断続手段がｐチャネルトランジ
    スタであることを特徴とする請求項７記載の論理回路。
  10. 【請求項１０】 電圧の高低によってデジタル情報信号
    を表現する論理回路において、 出力の電圧レベルが十分でない場合には、最適なレベル
    にまで出力電圧を補償する補償回路を有し、 前記補償回路は、少なくとも１つの信号増幅手段と信号
    断続手段から構成されると共に、 前記信号増幅手段と信号断絶手段を結ぶ経路のうち信号
    の順方向伝搬経路以外の経路に電気抵抗手段が挿入され
    ていることを特徴とする論理回路。
  11. 【請求項１１】 前記信号増幅手段がインバータ回路で
    あることを特徴とする請求項１０記載の論理回路。
  12. 【請求項１２】 前記信号断続手段がｐチャネルトラン
    ジスタであることを特徴とする請求項１０記載の論理回
    路。
  13. 【請求項１３】 前記電気抵抗手段が、高抵抗率を有す
    る伝導体を用いて実現されていることを特徴とする請求
    項１から１２記載の論理回路。
  14. 【請求項１４】 前記電気抵抗手段が、伝導体の一部を
    他の部分とは異なる幾何的形状にすることにより実現さ
    れていることを特徴とする請求項１から１２記載の論理
    回路。
  15. 【請求項１５】 前記電気抵抗手段が、トランジスタや
    ダイオード等の能動素子の一部または全部を用いて実現
    されていることを特徴とする請求項１から１２記載の論
    理回路。
  16. 【請求項１６】 半導体集積回路上で実現することを特
    徴とする請求項１から１５記載の論理回路。
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