JPH0955653A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0955653A JPH0955653A JP7208930A JP20893095A JPH0955653A JP H0955653 A JPH0955653 A JP H0955653A JP 7208930 A JP7208930 A JP 7208930A JP 20893095 A JP20893095 A JP 20893095A JP H0955653 A JPH0955653 A JP H0955653A
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Abstract
(57)【要約】
【課題】 半導体集積回路において、ＯＲ／ＮＯＲ論理
機能とＡＮＤ／ＮＡＮＤ論理機能を一つの回路構成によ
り実現する。 【解決手段】 一対の論理切換用トランジスタ６，７
と、ｎ個の入力用トランジスタＴＩ１〜ＴＩ３と、ｎ個
の基準用トランジスタＴＲ１〜ＴＲ３とを備え、第１の
論理切換用トランジスタ６のゲートが各入力用トランジ
スタＴＩ１〜ＴＩ３のコレクタに共通接続され、第２の
論理切換用トランジスタ７のゲートが各基準用トランジ
スタＴＲ１〜ＴＲ３のコレクタに共通接続されるととも
に、共通接続されている各入力用トランジスタＴＩ１〜
ＴＩ３のコレクタと電源線１との間に第１の抵抗８、各
基準用トランジスタＴＲ１〜ＴＲ３のコレクタと電源線
１との間に第２の抵抗９がそれぞれ介在し、各抵抗８，
９の抵抗値比率が任意に調整できるようにした。
機能とＡＮＤ／ＮＡＮＤ論理機能を一つの回路構成によ
り実現する。 【解決手段】 一対の論理切換用トランジスタ６，７
と、ｎ個の入力用トランジスタＴＩ１〜ＴＩ３と、ｎ個
の基準用トランジスタＴＲ１〜ＴＲ３とを備え、第１の
論理切換用トランジスタ６のゲートが各入力用トランジ
スタＴＩ１〜ＴＩ３のコレクタに共通接続され、第２の
論理切換用トランジスタ７のゲートが各基準用トランジ
スタＴＲ１〜ＴＲ３のコレクタに共通接続されるととも
に、共通接続されている各入力用トランジスタＴＩ１〜
ＴＩ３のコレクタと電源線１との間に第１の抵抗８、各
基準用トランジスタＴＲ１〜ＴＲ３のコレクタと電源線
１との間に第２の抵抗９がそれぞれ介在し、各抵抗８，
９の抵抗値比率が任意に調整できるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、多入力信号に対し
て複数の論理出力を得る半導体集積回路に関する。
て複数の論理出力を得る半導体集積回路に関する。
【０００２】
【従来の技術】多入力信号に対して複数の論理出力を得
る半導体集積回路の構成について、例えば特開昭６０−
５１３２８号公報に記載された「多入力回路」が知られ
ている。この回路は、ＯＲ回路とＮＯＲ回路、あるいは
ＡＮＤ回路とＮＡＮＤ回路を共通回路で構成するととも
に、多入力化に際しての回路動作の高速化を図るもので
あり、制御入力端子に入力された信号電圧が、第１出力
端子から実質的に等しい出力電圧が得られる性質、及び
第１出力端子からみた出力インピーダンスが極めて小さ
い性質を有する複数の入力用３端子増幅素子と、論理切
換用３端子増幅素子を用いて構成されるデジタル回路と
を有し、複数の入力用３端子増幅素子の第１及び第２出
力端子がそれぞれ共通接続され、更に第１出力端子がデ
ジタル回路を構成する３端子増幅素子の制御入力端子に
接続されることを特徴としている。
る半導体集積回路の構成について、例えば特開昭６０−
５１３２８号公報に記載された「多入力回路」が知られ
ている。この回路は、ＯＲ回路とＮＯＲ回路、あるいは
ＡＮＤ回路とＮＡＮＤ回路を共通回路で構成するととも
に、多入力化に際しての回路動作の高速化を図るもので
あり、制御入力端子に入力された信号電圧が、第１出力
端子から実質的に等しい出力電圧が得られる性質、及び
第１出力端子からみた出力インピーダンスが極めて小さ
い性質を有する複数の入力用３端子増幅素子と、論理切
換用３端子増幅素子を用いて構成されるデジタル回路と
を有し、複数の入力用３端子増幅素子の第１及び第２出
力端子がそれぞれ共通接続され、更に第１出力端子がデ
ジタル回路を構成する３端子増幅素子の制御入力端子に
接続されることを特徴としている。
【０００３】図５は、この従来技術をＯＲ回路とＮＯＲ
回路に適用した場合の回路構成図であり、３端子増幅素
子としてバイポーラトランジスタを用いた場合の例が示
されている。図５を参照すると、複数の入力用トランジ
スタＴｒ１〜Ｔｒ３のコレクタを交流接地するととも
に、共通接続されたエミッタを、デジタル回路を構成す
る差動対トランジスタ６のベースに接続している。そし
て、複数の入力用トランジスタＴｒ１〜Ｔｒ３の共通エ
ミッタ端子によって入力信号IN1〜IN3のＯＲ（論理和）
をとり、その出力をデジタル回路６，７で識別して出力
端子３，４に出力している。このとき、入力用トランジ
スタＴｒ１〜Ｔｒ３のエミッタ電位は、エミッタフォロ
ワの性質から入力信号電位−Ｖbeであり、デジタル回路
６，７の他方の制御入力端子１６は、入力信号の“Ｈ
ｉ”と“Ｌｏ”の二値の論理レベルの中間電位−Ｖbeに
設定される。なお、１は正電源端子、２は負電源端子、
１０，１１はコレクタ抵抗、１２，１３は定電流源であ
る。
回路に適用した場合の回路構成図であり、３端子増幅素
子としてバイポーラトランジスタを用いた場合の例が示
されている。図５を参照すると、複数の入力用トランジ
スタＴｒ１〜Ｔｒ３のコレクタを交流接地するととも
に、共通接続されたエミッタを、デジタル回路を構成す
る差動対トランジスタ６のベースに接続している。そし
て、複数の入力用トランジスタＴｒ１〜Ｔｒ３の共通エ
ミッタ端子によって入力信号IN1〜IN3のＯＲ（論理和）
をとり、その出力をデジタル回路６，７で識別して出力
端子３，４に出力している。このとき、入力用トランジ
スタＴｒ１〜Ｔｒ３のエミッタ電位は、エミッタフォロ
ワの性質から入力信号電位−Ｖbeであり、デジタル回路
６，７の他方の制御入力端子１６は、入力信号の“Ｈ
ｉ”と“Ｌｏ”の二値の論理レベルの中間電位−Ｖbeに
設定される。なお、１は正電源端子、２は負電源端子、
１０，１１はコレクタ抵抗、１２，１３は定電流源であ
る。
【０００４】このような回路構成により、多入力論理回
路を構成する複数の増幅素子Ｔｒ１〜Ｔｒ３，６，７に
それぞれ依存する寄生容量の影響を少なくし、多入力化
に際して生じる回路動作速度の低下を防いでいる。
路を構成する複数の増幅素子Ｔｒ１〜Ｔｒ３，６，７に
それぞれ依存する寄生容量の影響を少なくし、多入力化
に際して生じる回路動作速度の低下を防いでいる。
【０００５】なお、上記公報には記載されていないが、
従来技術をＡＮＤ回路とＮＡＮＤ回路に適用する場合
は、図５の回路構成を類推して図６のようになる。図５
の構成と異なる点は、入力用トランジスタＴｒ１〜Ｔｒ
３にインバータINV1〜INV3により逆の論理レベルの信号
を入力するだけであり、該トランジスタＴｒ１〜Ｔｒ３
以降の動作については図５の場合と同様となる。
従来技術をＡＮＤ回路とＮＡＮＤ回路に適用する場合
は、図５の回路構成を類推して図６のようになる。図５
の構成と異なる点は、入力用トランジスタＴｒ１〜Ｔｒ
３にインバータINV1〜INV3により逆の論理レベルの信号
を入力するだけであり、該トランジスタＴｒ１〜Ｔｒ３
以降の動作については図５の場合と同様となる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来
は、ＯＲ回路とＮＯＲ回路、あるいはＡＮＤ回路とＮＡ
ＮＤ回路のように、各々別々機能しか奏することができ
ず、ＯＲ回路、ＮＯＲ回路、ＡＮＤ回路、及びＮＡＮＤ
回路の機能を共有することはできなかった。そのため、
図５及び図６に示したように、いずれか一方の論理回路
機能と他方の論理回路機能を切り換えて使用する用途で
は、各々回路構成を変えなければならなかった。また、
図６のようなＡＮＤ回路とＮＡＮＤ回路を構成する場合
は、その入力段にインバータINV1〜INV3を挿入しなけれ
ばならないため、回路規模が大きくなってしまう。
は、ＯＲ回路とＮＯＲ回路、あるいはＡＮＤ回路とＮＡ
ＮＤ回路のように、各々別々機能しか奏することができ
ず、ＯＲ回路、ＮＯＲ回路、ＡＮＤ回路、及びＮＡＮＤ
回路の機能を共有することはできなかった。そのため、
図５及び図６に示したように、いずれか一方の論理回路
機能と他方の論理回路機能を切り換えて使用する用途で
は、各々回路構成を変えなければならなかった。また、
図６のようなＡＮＤ回路とＮＡＮＤ回路を構成する場合
は、その入力段にインバータINV1〜INV3を挿入しなけれ
ばならないため、回路規模が大きくなってしまう。
【０００７】更に、従来のように、ＯＲ回路とＮＯＲ回
路、あるいはＡＮＤ回路とＮＡＮＤ回路のようにいずれ
か一機能しか有しない回路構成では、デューティ調整回
路に適用しても、論理“Ｈｉ”の時間を増やすか、ある
いは減らすかの一方向での調整しかできなかった。
路、あるいはＡＮＤ回路とＮＡＮＤ回路のようにいずれ
か一機能しか有しない回路構成では、デューティ調整回
路に適用しても、論理“Ｈｉ”の時間を増やすか、ある
いは減らすかの一方向での調整しかできなかった。
【０００８】本発明の課題は、かかる問題点を解消し、
ＯＲ／ＮＯＲ論理機能とＡＮＤ／ＮＡＮＤ論理機能を共
有できる半導体集積回路を提供することにある。本発明
の他の課題は、デューティ調整回路に適用した場合に、
“Ｈｉ”の時間の増減の両方を可能とする構成の半導体
集積回路を提供することにある。
ＯＲ／ＮＯＲ論理機能とＡＮＤ／ＮＡＮＤ論理機能を共
有できる半導体集積回路を提供することにある。本発明
の他の課題は、デューティ調整回路に適用した場合に、
“Ｈｉ”の時間の増減の両方を可能とする構成の半導体
集積回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の第１構成に係る
半導体集積回路は、各々制御入力端子、第１出力端子、
及び第２出力端子を備え、第２出力端子が共通接続され
た一対の論理切換用３端子増幅素子と、制御入力端子が
各々信号入力端子に接続され、第１出力端子が共通接続
されたｎ（自然数）個の入力用３端子増幅素子と、制御
入力端子が共通の基準電位入力端子に接続され、第１出
力端子が各々共通接続されるとともに、各第２出力端子
が対応する前記入力用３端子増幅素子の第２出力端子に
接続されたｎ個の基準用３端子増幅素子と、を備え、第
１の論理切換用３端子増幅素子の制御入力端子が各入力
用３端子増幅素子の第１出力端子に共通接続され、第２
の論理切換用３端子増幅素子の制御入力端子が各基準用
３端子増幅素子の第１出力端子に共通接続されるととも
に、共通接続されている各入力用３端子増幅素子の第１
出力端子と電源線との間に第１の抵抗、各基準用３端子
増幅素子の第１出力端子と前記電源線との間に第２の抵
抗がそれぞれ介在し、各抵抗の抵抗値比率が任意に調整
可能であることを特徴とする。
半導体集積回路は、各々制御入力端子、第１出力端子、
及び第２出力端子を備え、第２出力端子が共通接続され
た一対の論理切換用３端子増幅素子と、制御入力端子が
各々信号入力端子に接続され、第１出力端子が共通接続
されたｎ（自然数）個の入力用３端子増幅素子と、制御
入力端子が共通の基準電位入力端子に接続され、第１出
力端子が各々共通接続されるとともに、各第２出力端子
が対応する前記入力用３端子増幅素子の第２出力端子に
接続されたｎ個の基準用３端子増幅素子と、を備え、第
１の論理切換用３端子増幅素子の制御入力端子が各入力
用３端子増幅素子の第１出力端子に共通接続され、第２
の論理切換用３端子増幅素子の制御入力端子が各基準用
３端子増幅素子の第１出力端子に共通接続されるととも
に、共通接続されている各入力用３端子増幅素子の第１
出力端子と電源線との間に第１の抵抗、各基準用３端子
増幅素子の第１出力端子と前記電源線との間に第２の抵
抗がそれぞれ介在し、各抵抗の抵抗値比率が任意に調整
可能であることを特徴とする。
【００１０】この構成において、前記基準電位端子に印
加される電位は、前記信号入力端子に入力される二値信
号レベルの中間電位であることが好ましい。
加される電位は、前記信号入力端子に入力される二値信
号レベルの中間電位であることが好ましい。
【００１１】本発明の第２構成に係る半導体集積回路
は、上記第１構成の半導体集積回路において、各々異な
る遅延時間を入力信号に与えるｎ−１個の遅延ゲートを
備え、一の信号入力端子と一の前記入力用３端子増幅器
の制御入力端子とを接続するとともに、他の入力用３端
子増幅器の制御入力端子については前記一の信号入力端
子と各々の制御入力端子との間に前記一つの遅延ゲート
を介在させたことを特徴とする。
は、上記第１構成の半導体集積回路において、各々異な
る遅延時間を入力信号に与えるｎ−１個の遅延ゲートを
備え、一の信号入力端子と一の前記入力用３端子増幅器
の制御入力端子とを接続するとともに、他の入力用３端
子増幅器の制御入力端子については前記一の信号入力端
子と各々の制御入力端子との間に前記一つの遅延ゲート
を介在させたことを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。図１は、本発明の一実施形態
に係る半導体集積回路の構成図であり、３端子増幅素子
として、バイポーラトランジスタを用いた場合の例を示
すものである。なお、この例は、便宜上であって、本発
明をこの例に限定する趣旨でなく、電界効果トランジス
タ等を用いても同様の説明が成り立つものである。
施形態を詳細に説明する。図１は、本発明の一実施形態
に係る半導体集積回路の構成図であり、３端子増幅素子
として、バイポーラトランジスタを用いた場合の例を示
すものである。なお、この例は、便宜上であって、本発
明をこの例に限定する趣旨でなく、電界効果トランジス
タ等を用いても同様の説明が成り立つものである。
【００１３】図１において、IN1〜IN3は信号入力端子、
ＴＩ１〜ＴＩ３は入力用トランジスタ、ＴＲ１〜ＴＲ３
は基準用トランジスタ、５は基準電位入力端子である。
また、従来技術と同様、１は正電源端子、２は負電源端
子、３，４は出力端子、６，７は論理切換用トランジス
タ、８〜１１は抵抗、１２〜１５は定電流源である。
ＴＩ１〜ＴＩ３は入力用トランジスタ、ＴＲ１〜ＴＲ３
は基準用トランジスタ、５は基準電位入力端子である。
また、従来技術と同様、１は正電源端子、２は負電源端
子、３，４は出力端子、６，７は論理切換用トランジス
タ、８〜１１は抵抗、１２〜１５は定電流源である。
【００１４】本実施形態による半導体集積回路は、図１
から明らかなように、複数の差動対から成る入力段と、
一つの差動対から成る出力段により構成される。即ち、
入力段については、ベース（制御入力端子、以下同じ）
に信号が入力される入力用トランジスタＴＩ１〜ＴＩ３
と、ベースに基準電位が入力される基準用トランジスタ
ＴＲ１〜ＴＲ３とでそれぞれ差動対を構成している。各
差動対の共通エミッタ（第２出力端子、以下同じ）は、
それぞれの定電流源１２〜１５を介して負電源端子２に
接続され、入力用トランジスタＴＩ１〜ＴＩ３のコレク
タは（第１出力端子、以下同じ）、各々共通接続される
とともに共通のコレクタ抵抗８を介して正電源端子１に
接続されている。
から明らかなように、複数の差動対から成る入力段と、
一つの差動対から成る出力段により構成される。即ち、
入力段については、ベース（制御入力端子、以下同じ）
に信号が入力される入力用トランジスタＴＩ１〜ＴＩ３
と、ベースに基準電位が入力される基準用トランジスタ
ＴＲ１〜ＴＲ３とでそれぞれ差動対を構成している。各
差動対の共通エミッタ（第２出力端子、以下同じ）は、
それぞれの定電流源１２〜１５を介して負電源端子２に
接続され、入力用トランジスタＴＩ１〜ＴＩ３のコレク
タは（第１出力端子、以下同じ）、各々共通接続される
とともに共通のコレクタ抵抗８を介して正電源端子１に
接続されている。
【００１５】また、入力用トランジスタＴＩ１〜ＴＩ３
及び基準用トランジスタＴＲ１〜ＴＲ３の共通コレクタ
端子が、各々出力段差動対を構成する論理切換用トラン
ジスタ６，７のベースに接続され、出力端子３，４から
正相及び逆相の出力電圧が出力されるようになってい
る。上記基準電位は、入力信号の“Ｈｉ”と“Ｌｏ”の
二値の論理レベルの中間電位に設定されている。
及び基準用トランジスタＴＲ１〜ＴＲ３の共通コレクタ
端子が、各々出力段差動対を構成する論理切換用トラン
ジスタ６，７のベースに接続され、出力端子３，４から
正相及び逆相の出力電圧が出力されるようになってい
る。上記基準電位は、入力信号の“Ｈｉ”と“Ｌｏ”の
二値の論理レベルの中間電位に設定されている。
【００１６】ここで、上記回路構成において、ＯＲ及び
ＮＯＲ論理出力が欲しい場合は、抵抗８の抵抗値と抵抗
９の抵抗値の比率を抵抗８：抵抗９＝３：１にすれば、
出力端子３，４からＯＲ及びＮＯＲ論理が得られる。こ
のときの回路動作は次の通りである。
ＮＯＲ論理出力が欲しい場合は、抵抗８の抵抗値と抵抗
９の抵抗値の比率を抵抗８：抵抗９＝３：１にすれば、
出力端子３，４からＯＲ及びＮＯＲ論理が得られる。こ
のときの回路動作は次の通りである。
【００１７】定電流源１２〜１４の電流値を全てＩ、抵
抗９の抵抗値をＲ、正電源端子電位をＶccとし、入力用
トランジスタＴＩ１〜ＴＩ３の共通コレクタ電位をＶti
c、基準用トランジスタＴＲ１〜ＴＲ３の共通コレクタ
電位をＶtrcとすると、各コレクタ電位Ｖtic、Ｖtrcは
以下のようになる。
抗９の抵抗値をＲ、正電源端子電位をＶccとし、入力用
トランジスタＴＩ１〜ＴＩ３の共通コレクタ電位をＶti
c、基準用トランジスタＴＲ１〜ＴＲ３の共通コレクタ
電位をＶtrcとすると、各コレクタ電位Ｖtic、Ｖtrcは
以下のようになる。
【００１８】（１）３信号入力端子IN1〜IN3の全てに
“Ｌｏ”が入力された場合 Ｖtic＝Ｖcc−（０×Ｉ×３×Ｒ）＝Ｖcc Ｖtrc＝Ｖcc−（３×Ｉ×１×Ｒ）＝Ｖcc−３ＩＲ （２）３信号入力端子IN1〜IN3のうち任意の１端子に
“Ｈｉ”が入力された場合 Ｖtic＝Ｖcc−（１×Ｉ×３×Ｒ）＝Ｖcc−３ＩＲ Ｖtrc＝Ｖcc−（２×Ｉ×１×Ｒ）＝Ｖcc−２ＩＲ （３）３信号入力端子IN1〜IN3のうち任意の２端子に
“Ｈｉ”が入力された場合 Ｖtic＝Ｖcc−（２×Ｉ×３×Ｒ）＝Ｖcc−６ＩＲ Ｖtrc＝Ｖcc−（１×Ｉ×１×Ｒ）＝Ｖcc−ＩＲ （４）３信号入力端子IN1〜IN3の全てに“Ｈｉ”が入力
された場合 Ｖtic＝Ｖcc−（３×Ｉ×３×Ｒ）＝Ｖcc−９ＩＲ Ｖtrc＝Ｖcc−（０×Ｉ×１×Ｒ）＝Ｖcc
“Ｌｏ”が入力された場合 Ｖtic＝Ｖcc−（０×Ｉ×３×Ｒ）＝Ｖcc Ｖtrc＝Ｖcc−（３×Ｉ×１×Ｒ）＝Ｖcc−３ＩＲ （２）３信号入力端子IN1〜IN3のうち任意の１端子に
“Ｈｉ”が入力された場合 Ｖtic＝Ｖcc−（１×Ｉ×３×Ｒ）＝Ｖcc−３ＩＲ Ｖtrc＝Ｖcc−（２×Ｉ×１×Ｒ）＝Ｖcc−２ＩＲ （３）３信号入力端子IN1〜IN3のうち任意の２端子に
“Ｈｉ”が入力された場合 Ｖtic＝Ｖcc−（２×Ｉ×３×Ｒ）＝Ｖcc−６ＩＲ Ｖtrc＝Ｖcc−（１×Ｉ×１×Ｒ）＝Ｖcc−ＩＲ （４）３信号入力端子IN1〜IN3の全てに“Ｈｉ”が入力
された場合 Ｖtic＝Ｖcc−（３×Ｉ×３×Ｒ）＝Ｖcc−９ＩＲ Ｖtrc＝Ｖcc−（０×Ｉ×１×Ｒ）＝Ｖcc
【００１９】上記４通りのうち、入力用トランジスタＴ
Ｉ１〜ＴＩ３の共通コレクタ電位Ｖticが、基準用トラ
ンジスタＴＲ１〜ＴＲ３の共通コレクタ電位Ｖtrc以上
になるのは、（１）に示した３信号入力端子IN1〜IN3の
全てに“Ｌｏ”が入力された場合のみである。このコレ
クタ電位Ｖtic，Ｖtrcが出力段差動対６，７に入力され
ているため、３信号入力端子IN1〜IN3の全てに“Ｌｏ”
が入力されると出力端子３から“Ｌｏ”が出力され、信
号入力端子IN1〜IN3の１端子以上に“Ｈｉ”が入力され
ると、出力端子３から“Ｈｉ”が出力される。つまり、
出力端子３からはＯＲ論理が出力される。また、差動対
の性質から、出力端子４には、出力端子３の逆相、つま
りＮＯＲ論理が出力される。
Ｉ１〜ＴＩ３の共通コレクタ電位Ｖticが、基準用トラ
ンジスタＴＲ１〜ＴＲ３の共通コレクタ電位Ｖtrc以上
になるのは、（１）に示した３信号入力端子IN1〜IN3の
全てに“Ｌｏ”が入力された場合のみである。このコレ
クタ電位Ｖtic，Ｖtrcが出力段差動対６，７に入力され
ているため、３信号入力端子IN1〜IN3の全てに“Ｌｏ”
が入力されると出力端子３から“Ｌｏ”が出力され、信
号入力端子IN1〜IN3の１端子以上に“Ｈｉ”が入力され
ると、出力端子３から“Ｈｉ”が出力される。つまり、
出力端子３からはＯＲ論理が出力される。また、差動対
の性質から、出力端子４には、出力端子３の逆相、つま
りＮＯＲ論理が出力される。
【００２０】一方、ＡＮＤ及びＮＡＮＤ論理出力が欲し
い場合は、抵抗８の抵抗値と抵抗９の抵抗値の比率を抵
抗８：抵抗９＝１：３にすれば、出力端子３，４からＡ
ＮＤ及びＮＡＮＤ論理が得られる。このときの回路動作
は次の通りである。定電流源１２〜１４の電流値を全て
Ｉ、抵抗８の抵抗値をＲ、正電源端子電位をＶccとし、
入力用トランジスタＴＩ１〜ＴＩ３の共通コレクタ電位
をＶtic、基準用トランジスタＴＲ１〜ＴＲ３の共通コ
レクタ電位をＶtrcとすると、各コレクタ電位Ｖtic、Ｖ
trcは以下のようになる。
い場合は、抵抗８の抵抗値と抵抗９の抵抗値の比率を抵
抗８：抵抗９＝１：３にすれば、出力端子３，４からＡ
ＮＤ及びＮＡＮＤ論理が得られる。このときの回路動作
は次の通りである。定電流源１２〜１４の電流値を全て
Ｉ、抵抗８の抵抗値をＲ、正電源端子電位をＶccとし、
入力用トランジスタＴＩ１〜ＴＩ３の共通コレクタ電位
をＶtic、基準用トランジスタＴＲ１〜ＴＲ３の共通コ
レクタ電位をＶtrcとすると、各コレクタ電位Ｖtic、Ｖ
trcは以下のようになる。
【００２１】（１）３信号入力端子IN1〜IN3の全てに
“Ｌｏ”が入力された場合 Ｖtic＝Ｖcc−（０×Ｉ×１×Ｒ）＝Ｖcc Ｖtrc＝Ｖcc−（３×Ｉ×３×Ｒ）＝Ｖcc−９ＩＲ （２）３信号入力端子IN1〜IN3のうち任意の１端子に
“Ｈｉ”が入力された場合 Ｖtic＝Ｖcc−（１×Ｉ×１×Ｒ）＝Ｖcc−ＩＲ Ｖtrc＝Ｖcc−（２×Ｉ×３×Ｒ）＝Ｖcc−６ＩＲ （３）３信号入力端子IN1〜IN3のうち任意の２端子に
“Ｈｉ”が入力された場合 Ｖtic＝Ｖcc−（２×Ｉ×１×Ｒ）＝Ｖcc−２ＩＲ Ｖtrc＝Ｖcc−（１×Ｉ×３×Ｒ）＝Ｖcc−３ＩＲ （４）３信号入力端子IN1〜IN3の全てに“Ｈｉ”が入力
された場合 Ｖtic＝Ｖcc−（３×Ｉ×１×Ｒ）＝Ｖcc−３ＩＲ Ｖtrc＝Ｖcc−（０×Ｉ×３×Ｒ）＝Ｖcc
“Ｌｏ”が入力された場合 Ｖtic＝Ｖcc−（０×Ｉ×１×Ｒ）＝Ｖcc Ｖtrc＝Ｖcc−（３×Ｉ×３×Ｒ）＝Ｖcc−９ＩＲ （２）３信号入力端子IN1〜IN3のうち任意の１端子に
“Ｈｉ”が入力された場合 Ｖtic＝Ｖcc−（１×Ｉ×１×Ｒ）＝Ｖcc−ＩＲ Ｖtrc＝Ｖcc−（２×Ｉ×３×Ｒ）＝Ｖcc−６ＩＲ （３）３信号入力端子IN1〜IN3のうち任意の２端子に
“Ｈｉ”が入力された場合 Ｖtic＝Ｖcc−（２×Ｉ×１×Ｒ）＝Ｖcc−２ＩＲ Ｖtrc＝Ｖcc−（１×Ｉ×３×Ｒ）＝Ｖcc−３ＩＲ （４）３信号入力端子IN1〜IN3の全てに“Ｈｉ”が入力
された場合 Ｖtic＝Ｖcc−（３×Ｉ×１×Ｒ）＝Ｖcc−３ＩＲ Ｖtrc＝Ｖcc−（０×Ｉ×３×Ｒ）＝Ｖcc
【００２２】上記４通りのうち、入力用トランジスタＴ
Ｉ１〜ＴＩ３の共通コレクタ電位Ｖticが、基準用トラ
ンジスタＴＲ１〜ＴＲ３の共通コレクタ電位Ｖtrc以下
になるのは、（４）に示した３信号入力端子IN1〜IN3の
全てに“Ｈｉ”が入力された場合のみである。このコレ
クタ電位Ｖtic，Ｖtrcが出力段差動対６，７に入力され
ているため、３信号入力端子IN1〜IN3の全てに“Ｈｉ”
が入力されると出力端子３から“Ｈｉ”が出力され、信
号入力端子IN1〜IN3の１端子以上に“Ｌｏ”が入力され
ると、出力端子３から“Ｌｏ”が出力される。つまり、
出力端子３からはＡＮＤ論理が出力される。また、差動
対の性質から、出力端子４には、出力端子３の逆相、つ
まりＮＡＮＤ論理が出力される。
Ｉ１〜ＴＩ３の共通コレクタ電位Ｖticが、基準用トラ
ンジスタＴＲ１〜ＴＲ３の共通コレクタ電位Ｖtrc以下
になるのは、（４）に示した３信号入力端子IN1〜IN3の
全てに“Ｈｉ”が入力された場合のみである。このコレ
クタ電位Ｖtic，Ｖtrcが出力段差動対６，７に入力され
ているため、３信号入力端子IN1〜IN3の全てに“Ｈｉ”
が入力されると出力端子３から“Ｈｉ”が出力され、信
号入力端子IN1〜IN3の１端子以上に“Ｌｏ”が入力され
ると、出力端子３から“Ｌｏ”が出力される。つまり、
出力端子３からはＡＮＤ論理が出力される。また、差動
対の性質から、出力端子４には、出力端子３の逆相、つ
まりＮＡＮＤ論理が出力される。
【００２３】以上は、３信号入力端子の回路構成の場合
の例であるが、４信号入力端子の場合は、上記コレクタ
抵抗８，９の抵抗値の比率を４：１とすればＯＲ及びＮ
ＯＲ論理出力が得られ、１：４とすればＡＮＤ及びＮＡ
ＮＤ論理出力が得られる。このように、信号入力端子数
ｎ（自然数）に対してコレクタ抵抗８，９の抵抗値の比
率をｎ：１、もしくは１：ｎとするだけで、ＯＲ／ＮＯ
Ｒ論理出力、もしくはＡＮＤ／ＮＡＮＤ論理出力が得ら
れる。
の例であるが、４信号入力端子の場合は、上記コレクタ
抵抗８，９の抵抗値の比率を４：１とすればＯＲ及びＮ
ＯＲ論理出力が得られ、１：４とすればＡＮＤ及びＮＡ
ＮＤ論理出力が得られる。このように、信号入力端子数
ｎ（自然数）に対してコレクタ抵抗８，９の抵抗値の比
率をｎ：１、もしくは１：ｎとするだけで、ＯＲ／ＮＯ
Ｒ論理出力、もしくはＡＮＤ／ＮＡＮＤ論理出力が得ら
れる。
【００２４】図２は、上記構成の半導体集積回路におけ
る入出力波形図であり、信号入力端子IN1〜IN3の入力信
号に対し、コレクタ抵抗８，９の比率を３：１、１：
１、及び１：３とした場合の出力端子３の出力信号の波
形を示す。この図に示されるように、３信号入力端子回
路の場合、コレクタ抵抗８，９の比率を１：１に設定す
ると、３入力のうち任意の２入力以上に“Ｈｉ”が入力
された場合に“Ｈｉ”が出力される。
る入出力波形図であり、信号入力端子IN1〜IN3の入力信
号に対し、コレクタ抵抗８，９の比率を３：１、１：
１、及び１：３とした場合の出力端子３の出力信号の波
形を示す。この図に示されるように、３信号入力端子回
路の場合、コレクタ抵抗８，９の比率を１：１に設定す
ると、３入力のうち任意の２入力以上に“Ｈｉ”が入力
された場合に“Ｈｉ”が出力される。
【００２５】図３は、本発明の他の実施形態に係る半導
体集積回路の構成図であり、図１の構成と異なるのは、
信号入力端子が一つである点（IN）と、二つの遅延ゲー
ト３０,３１を設けた点である。ここでは、３端子増幅
素子としてバイポーラトランジスタを用いた３入力端子
回路をデューティ調整回路に用いた例を示すが、３端子
増幅素子に電界効果トランジスタ等を用いても動作は同
じであり、また、信号入力端子数が変わっても同様に動
作するものである。
体集積回路の構成図であり、図１の構成と異なるのは、
信号入力端子が一つである点（IN）と、二つの遅延ゲー
ト３０,３１を設けた点である。ここでは、３端子増幅
素子としてバイポーラトランジスタを用いた３入力端子
回路をデューティ調整回路に用いた例を示すが、３端子
増幅素子に電界効果トランジスタ等を用いても動作は同
じであり、また、信号入力端子数が変わっても同様に動
作するものである。
【００２６】このデューティ調整回路は、信号入力端子
INに入力される信号に対して遅延ゲート３０，３１によ
って各々遅延を与え、図１に示した多入力回路に入力し
たものであり、図４にその入出力波形を示す。
INに入力される信号に対して遅延ゲート３０，３１によ
って各々遅延を与え、図１に示した多入力回路に入力し
たものであり、図４にその入出力波形を示す。
【００２７】遅延ゲート３０の遅延時間をτ１、遅延ゲ
ート３１の遅延時間をτ２（＞τ１）とすると、多入力
回路の入力用トランジスタＴＩ１〜ＴＩ３には、図４上
段の入力波形がそれぞれ入力される。遅延ゲート３０，
３１以降の回路動作は図１の場合と同様であるので省略
するが、図３中のコレクタ抵抗８，９の抵抗値の比率の
設定によって出力端子３には、図４下段の出力波形が出
力される。従来、ＯＲ回路やＡＮＤ回路をデューティ調
整回路に適用した場合、ＯＲ回路では波形の“Ｈｉ”の
時間を減らすことしかできなかったが、本発明によれ
ば、コレクタ抵抗８，９の抵抗値の比率を変えることに
より“Ｈｉ”の時間の増減の両方が可能になる。
ート３１の遅延時間をτ２（＞τ１）とすると、多入力
回路の入力用トランジスタＴＩ１〜ＴＩ３には、図４上
段の入力波形がそれぞれ入力される。遅延ゲート３０，
３１以降の回路動作は図１の場合と同様であるので省略
するが、図３中のコレクタ抵抗８，９の抵抗値の比率の
設定によって出力端子３には、図４下段の出力波形が出
力される。従来、ＯＲ回路やＡＮＤ回路をデューティ調
整回路に適用した場合、ＯＲ回路では波形の“Ｈｉ”の
時間を減らすことしかできなかったが、本発明によれ
ば、コレクタ抵抗８，９の抵抗値の比率を変えることに
より“Ｈｉ”の時間の増減の両方が可能になる。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
の半導体集積回路によれば、一つの回路構成で、抵抗値
の比率設定によりＯＲ／ＮＯＲ論理機能とＡＮＤ／ＮＡ
ＮＤ論理機能とを共有することができる。特に、ＡＮＤ
／ＮＡＮＤ論理回路の規模も従来と比べて格段に縮小さ
せることができる。また、デューティ調整回路に適用し
た場合に波形を拡げる方向と縮める方向の両方の調整が
可能になる。
の半導体集積回路によれば、一つの回路構成で、抵抗値
の比率設定によりＯＲ／ＮＯＲ論理機能とＡＮＤ／ＮＡ
ＮＤ論理機能とを共有することができる。特に、ＡＮＤ
／ＮＡＮＤ論理回路の規模も従来と比べて格段に縮小さ
せることができる。また、デューティ調整回路に適用し
た場合に波形を拡げる方向と縮める方向の両方の調整が
可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路の構
成図。
成図。
【図２】図１の回路構成における入出力波形図であり、
上段は入力波形、下段は出力波形である。
上段は入力波形、下段は出力波形である。
【図３】本発明をデューティ調整回路に適用した場合の
構成図。
構成図。
【図４】図３の回路構成における入出力波形図であり、
上段は入力波形、下段は出力波形である。
上段は入力波形、下段は出力波形である。
【図５】従来のＯＲ／ＮＯＲ論理回路の構成図。
【図６】従来技術をＡＮＤ／ＮＡＮＤ論理回路に適用し
た場合の構成図。
た場合の構成図。
【符号の説明】 １ 正電源端子 ２ 負電源端子 ３，４ 出力端子 ５ 基準電位入力端子 ６，７ 論理切換用トランジスタ ８〜１１ 抵抗 １２〜１５ 定電流源 ３０，３１ 遅延ゲ−ト ＩＮ１〜ＩＮ３ 信号入力端子 ＴＩ１〜ＴＩ３ 入力用トランジスタ ＴＲ１〜ＴＲ３ 基準用トランジスタ
Claims (3)
- 【請求項１】 各々制御入力端子、第１出力端子、及び
第２出力端子を備え、第２出力端子が共通接続された一
対の論理切換用３端子増幅素子と、 制御入力端子が各々信号入力端子に接続され、第１出力
端子が共通接続されたｎ（自然数）個の入力用３端子増
幅素子と、 制御入力端子が共通の基準電位入力端子に接続され、第
１出力端子が各々共通接続されるとともに、各第２出力
端子が対応する前記入力用３端子増幅素子の第２出力端
子に接続されたｎ個の基準用３端子増幅素子と、を備
え、 第１の論理切換用３端子増幅素子の制御入力端子が各入
力用３端子増幅素子の第１出力端子に共通接続され、第
２の論理切換用３端子増幅素子の制御入力端子が各基準
用３端子増幅素子の第１出力端子に共通接続されるとと
もに、共通接続されている各入力用３端子増幅素子の第
１出力端子と電源線との間に第１の抵抗、各基準用３端
子増幅素子の第１出力端子と前記電源線との間に第２の
抵抗がそれぞれ介在し、各抵抗の抵抗値比率が任意に調
整可能であることを特徴とする半導体集積回路。 - 【請求項２】 前記基準電位端子に印加される電位が、
前記信号入力端子に入力される二値信号レベルの中間電
位であることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】 各々異なる遅延時間を入力信号に与える
ｎ−１個の遅延ゲートを備え、一の信号入力端子と一の
前記入力用３端子増幅器の制御入力端子とを接続すると
ともに、他の入力用３端子増幅器の制御入力端子につい
ては前記一の信号入力端子と各々の制御入力端子との間
に前記一つの遅延ゲートを介在させたことを特徴とする
請求項１又は２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208930A JPH0955653A (ja) | 1995-08-16 | 1995-08-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208930A JPH0955653A (ja) | 1995-08-16 | 1995-08-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955653A true JPH0955653A (ja) | 1997-02-25 |
Family
ID=16564487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7208930A Pending JPH0955653A (ja) | 1995-08-16 | 1995-08-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007506381A (ja) * | 2003-09-22 | 2007-03-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 論理ゲート機能及びラッチ機能を提供するための回路 |
-
1995
- 1995-08-16 JP JP7208930A patent/JPH0955653A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007506381A (ja) * | 2003-09-22 | 2007-03-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 論理ゲート機能及びラッチ機能を提供するための回路 |
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