JPH0956175A - 圧電トランスを含む電源回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 圧電トランスを含む電源回路装置において、
圧電トランスの駆動周波数の制御を簡単な回路によって
行うことを可能にする。 【構成】 直流電源１２に補助トランス１４の１次巻線
とＦＥＴ１７の直列回路を接続する。補助トランスの２
次巻線に圧電トランス１９を接続する。圧電トランス１
９の共振状態を検出するためにＦＥＴ１７のゲート電圧
とドレイン・ソース間電圧を検出し、これ等を混合回路
３４で混合する。混合出力電圧と基準電圧とを比較器３
６で比較して圧電トランス１９の共振状態の情報を含む
出力を得る。比較器３６の出力を積分してＶＣＯ３９を
制御し、圧電トランス１９の駆動周波数をこの共振周波
数に近づける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＣＦＬ（冷陰極蛍光
管）を点灯させるために好適な圧電トランスを含む電源
回路装置に関する。

【０００２】

【従来の技術】圧電セラミック板の厚み方向に形成され
た一対の電極に駆動電圧を印加し、長さ方向に形成され
た電極から出力電圧を取り出す形式の圧電トランスは公
知である。この種の圧電トランスは、機械振動を利用し
ているため電磁波の不要輻射がない、波形歪みが少なく
ノイズが少ない、薄型で高効率化が可能、不燃性で安全
である等の特長を有する。これ等の特長を生かしてＣＣ
ＦＬの電源回路に圧電トランスを使用することが、例え
ば１９９４年１１月７日発行の「日経エレクトロニク
ス」の第１４７頁〜第１５７頁の論文「液晶バックライ
ト用インバータ、圧電トランス採用で厚さ４．５ｍｍ」
等で知られている。

【０００３】ところで、圧電トランスの性質として負荷
電流の変化、入力電圧の変化及び温度変化等により共振
周波数が変化してしまうため全ての条件で効率よく駆動
させるためには、常に圧電トランスの共振周波数の変化
に追従して励振しなくてはならない。圧電トランスの励
振電圧即ち駆動電圧の周波数の制御方法として次の３つ
が知られている。 （１） 圧電トランスの固有共振周波数よりも僅かに高
い固定の周波数で圧電トランスを駆動する。 （２） 圧電トランスの駆動電圧のレベルの変化によっ
ても圧電トランスの共振周波数が変化するので、上述の
「日経エレクトロニクス」の論文に記載されているよう
に入力電圧を検出して駆動電圧の周波数を変化させる。 （３） 例えば特開昭６１−２２０３８６号に開示され
ているように、圧電トランスの入力電圧と出力電流又は
入力電流との位相関係を比較検出し、圧電トランスの周
波数変化に追従させて駆動電圧の周波数を変える。

【０００４】図１は上記（３）の方式に従うＣＣＦＬの
電源回路を示す。この電源回路では、圧電トランス１が
ＶＣＯ（電圧制御発振器）の出力を駆動増幅器３で増幅
したもので駆動される。ＶＣＯ２の周波数を制御するた
めに圧電トランス１に入力電圧と電流検出器４で検出さ
れた電圧とが位相比較器５で位相比較され、この出力が
低周波フィルタ６で平滑されてＶＣＯ２の制御電圧とな
る。圧電トランス１は入力電極７と出力電極８と共通電
極９とを有し、出力電極８に負荷１０が接続されてい
る。

【０００５】

【発明が解決しようとする課題】しかし、上記（１）
（２）（３）の従来方式には次のような問題がある。ま
ず、（１）の周波数固定方式では、電力変換効率の最良
点がある条件の時１カ所のみに限られてしまう。また、
圧電トランス個々の周波数バラツキに合わせるため周波
数調整が必要である。また、周囲温度の変化による圧電
トランスの共振周波数のズレによる影響が大きい。
（２）の供給電圧検出方式では、圧電トランスの入力電
圧の変化による共振周波数の変化については、トラッキ
ングが合えば改善効果があるが、負荷変動、温度変動に
ついては上記（１）と同様である。（３）の位相検出方
式では、供給電圧、負荷、温度の変化による圧電トラン
スの共振状態を常に検出して周波数制御しているため、
変化要因に対して最も安定であるが、位相比較器を使用
するために回路構成が複雑になり部品点数が多く小型
化、ローコスト化に適していない。

【０００６】そこで、本発明の目的は、比較的簡単な構
成で圧電トランスの駆動周波数を最適値又はこの近傍に
制御することができる電源回路装置を提供することにあ
る。

【０００７】

【課題を解決するための手段】上記目的を達成するため
の本発明は、直流電源と補助トランスとスイッチング素
子と圧電トランスと前記スイッチング素子の制御回路と
を備え、前記補助トランスは１次巻線と２次巻線を有
し、前記１次巻線の一端は前記直流電源の一端に接続さ
れ、前記スイッチング素子は第１及び第２の主端子と制
御端子とを有し、前記スイッチング素子の前記第１の主
端子は前記１次巻線の他端に接続され、前記スイッチン
グ素子の前記第２の主端子は前記直流電源の他端に接続
され、前記圧電トランスは入力電極と出力電極と共通電
極とを有し、前記圧電トランスの前記入力電極は前記２
次巻線の一端に接続され、前記圧電トランスの前記共通
電極は前記２次巻線の他端に接続され、前記圧電トラン
スの前記出力電極と前記共通電極との間に負荷が接続さ
れ、前記制御回路は前記スイッチング素子をオン・オフ
制御するためのパルスを前記スイッチング素子の前記制
御電極に供給するためのものであって、前記スイッチン
グ素子の前記制御電極と前記第２の主電極との間の第１
の電圧を検出する第１の電圧検出手段と、前記スイッチ
ング素子の前記第１及び第２の主電極間の第２の電圧を
検出する第２の電圧検出手段と、前記第１及び第２の電
圧を混合する混合回路と、基準電圧源と、前記基準電圧
源の基準電圧と前記混合回路から得られた混合電圧との
比較出力を発生する電圧比較器と、前記電圧比較器の出
力を積分する積分回路と、前記積分回路の出力電圧で制
御される電圧制御発振器と、前記電圧制御発振器の出力
を前記スイッチング素子の前記制御端子に供給する手段
とを有していることを特徴とする電源回路装置に係わる
ものである。なお、請求項２に示すように、請求項１の
トランスの代りにリアクトルをスイッチング素子に直列
に接続することができる。また、請求項３に示すよう
に、請求項１のトランスを単巻トランスにすることがで
きる。また、請求項４に示すように、請求項１の１次巻
線に直列にリアクトル即ちインダクタンス素子を付加す
ることができる。また、請求項５に示すように、スイッ
チング素子に対して並列に共振用コンデンサを接続する
ことが望ましい。また、請求項６に示すように、パルス
幅変調回路と負荷電流検出回路とを設け、負荷電流検出
回路の出力でスイッチング素子をオン・オフするための
パルスの幅を制御することが望ましい。

【０００８】

【発明の作用及び効果】各請求項の発明では、スイッチ
ング素子の制御電極と第２の主電極との間の第１の電圧
と第１及び第２の主電極間の第２の電圧とを混合し、こ
れと基準電圧との比較によって圧電トランスの共振状態
を検出し、この検出に基づいて電圧制御発振器を制御す
る。これにより、圧電トランスの共振周波数が変化する
と、これに追従して圧電トランスの駆動周波数が変化す
る。この結果、負荷電流の変化、入力電圧の変化、動作
温度の変化に対して最良の変換効率で圧電トランスを動
作させることができる。また、各請求項の発明によれ
ば、電流検出を伴なわないで圧電トランスの共振状態を
知ることが可能であり、電力損失を小さくすることがで
きる。また、請求項５に示すように、共振用コンデンサ
を設けると、混合回路の出力に基づく圧電トランスの共
振状態の検出が容易になる。また、請求項６によれば、
パルス幅変調によって電流制御を容易に達成することが
できる。

【０００９】

【第１の実施例】次に、図２〜図６を参照して本発明の
第１の実施例のＣＣＦＬの電源回路装置を説明する。図
２において、直流電源回路１１は、整流器又は電池から
成る直流電源１２とこれに並列接続された平滑用又は安
定化用コンデンサ１３とから成る。トランス１４は１次
巻線１５と２次巻線１６とから成り、漏洩インダクタン
スを有する１次巻線１５の一端は電源１２の一端に接続
されている。スイッチング素子としてのＦＥＴ（電界効
果トランジスタ）１７は第１の主電極としてのドレイン
と第２の主電極としてのソースと制御電極としてのゲー
トとを有し、ドレインが１次巻線１５の他端に接続され
ている。なお、ＦＥＴ１７はソースがサブストレートに
接続された絶縁ゲート（ＭＯＳ）型ＦＥＴであって、ソ
ース・ドレインに並列に接続されたダイオードを内蔵し
ている。また、ドレイン・ソース間にストレーキャパシ
タンスを有する。１次巻線１５に並列に接続されたコン
デンサ１８は共振用コンデンサであって、電源回路１１
のコンデンサ１３よりも十分に小さいものである。

【００１０】圧電トランス１９は圧電セラミック素子２
０に入力電極２１と出力電極２２と共通電極２３を設け
た周知のものであり、入力電極２１が２次巻線１６の一
端に接続され、共通電極２３が２次巻線１６の他端及び
電源１２の他端即ちグランドに接続されている。負荷と
してのＣＣＦＬ２４の一端は圧電トランス１９の出力電
極２２に接続され、他端は調光用電流検出回路２５を介
してグランドに接続されている。

【００１１】電流検出回路２５は第１及び第２のダイオ
ード２６、２７と、第１及び第２の抵抗２８、２９と、
１つの調光用可変抵抗３０とから成る。第１の抵抗２８
は第１のダイオード２６を介してＣＣＦＬ２４とグラン
ドとの間に接続され、第２のダイオード２８は第１のダ
イオード２６と逆の方向性を有して第１のダイオード２
６と抵抗２８の直列回路に対して並列に接続されてい
る。第２の抵抗２９は可変抵抗３０を介して第１の抵抗
２８に並列に接続されている。第１及び第２の抵抗２
８、２９及び可変抵抗３０には第１のダイオード２６を
介して正の半波の負荷電流が流れる。従って、電流検出
回路２５は正の半波の負荷電流を検出していることにな
る。第２のダイオード２７は負の半波の負荷電流を流す
ためのものである。なお、圧電トランス１９の出力端子
には交流電圧が発生する。

【００１２】電流検出回路２５の出力ラインとグランド
との間に接続されたコンデンサ３１は積分回路即ち平滑
回路として設けられている。従って、コンデンサ３１の
両端からは平滑された電流検出電圧が得られる。

【００１３】ＦＥＴ１７の制御回路は、ＦＥＴ１７のゲ
ー・ソース間電圧（第１の電圧）を検出する第１の電圧
検出手段としての第１の電圧検出ライン３２と、ＦＥＴ
１７のドレイン・ソース間電圧（第２の電圧）を検出す
る第２の電圧検出手段としての第２の電圧検出ライン３
３と、第１及び第２の電圧を混合する混合回路３４と、
基準電圧回路３５と、電圧比較器３６と、積分回路３７
と、増幅回路３８と、ＶＣＯ（電圧制御発振器）３９
と、ＰＷＭ（パルス幅変調）回路４０とから成る。

【００１４】混合回路３４は、第１、第２、第３、第４
の混合用抵抗４１、４２、４３、４４と、波形遅延用コ
ンデンサ４５と、ダイオード４６とから成る。第１の混
合用抵抗４１は第１の電圧検出ライン３２とグランドと
グランドとの間にコンデンサ４５を介して接続されてい
る。第２の混合用抵抗４２はコンデンサ４５の一端と混
合回路３４の出力ライン４７との間に接続されている。
第３の混合用抵抗４３は第１の電圧検出ライン３２と混
合出力ライン４７との間にダイオード４６を介して接続
されている。即ち、第３の混合用抵抗４３は第１及び第
２の混合用抵抗４１、４２の直列回路に対して並列に接
続されている。第４の混合用抵抗４４は第２の電圧検出
ライン３３と混合出力ライン４７との間に接続されてい
る。混合回路３４の出力ライン４７は比較器３６の一方
の入力端子（正入力端子）に接続されている。この混合
回路３４の各部の定数は、図４（Ｂ）に示す第１の電圧
としてのゲート電圧Ｖg と図４（Ａ）に示す第２の電圧
としてのドレイン・ソース間電圧Ｖdsとを合成して図４
（Ｃ）の波形の混合出力電圧Ｖm を得ることができるよ
うに設定されている。

【００１５】基準電圧回路３５は分圧用抵抗４８、４９
を直流電源端子５０に接続したものであって、分圧点が
比較器３６の他方の入力端子（負の入力端子）に接続さ
れている。基準電圧回路３５の分圧点の基準電圧Ｖr は
図４（Ｃ）で点線で示すレベルを有する。

【００１６】比較器３６は混合出力電圧Ｖm と基準電圧
Ｖr とを比較して図４（Ｄ）に示す２値の比較出力電圧
を発生するように形成されている。なお、図４（Ｄ）の
波形は図４（Ｃ）の波形に比べて幾らか応答遅れを有し
て変化している。

【００１７】積分回路３７は比較器３６の出力端子に接
続され、図４（Ｄ）の比較出力を平滑するように形成さ
れている。積分回路３７の出力は増幅器３８を介してＶ
ＣＯ３９の電圧制御端子に供給される。

【００１８】ＶＣＯ３９は制御電圧の変化に応じて出力
周波数が変化する周知の発振器である。

【００１９】ＰＷＭ回路４０はＶＣＯ３９とＦＥＴ１７
のゲートとの間に接続され、ＶＣＯ３９の出力周波数に
一致した周波数でＰＷＭパルスを発生するように形成さ
れている。なお、ＰＷＭ回路４０は電流検出回路２５の
出力段のコンデンサ３１に接続されたライン５１の電圧
に応答して出力パルス幅が変化するように形成されてい
る。

【００２０】図３はＰＷＭ回路４０を詳しく示すもので
あって、三角波発生回路５２と、基準電圧源５３と、誤
差増幅器５４と、電圧比較器（コンパレータ）５５とか
ら成る。三角波発生回路５２はＶＣＯ３９の出力信号に
同期して三角波電圧を発生する。誤差増幅器５４はライ
ン５１の電流検出電圧と基準電圧源５３の基準電圧との
差を示す信号を形成する。比較器５５は三角波電圧と誤
差増幅器５４の出力電圧とを比較してＰＷＭパルスを形
成し、これをＦＥＴ１７のゲートに供給する。

【００２１】

【動作】ＦＥＴ１７のオンの期間には電源１２の電圧が
１次巻線１５に印加され、これによりＦＥＴ１７のオフ
期間に２次巻線１６に補助的に昇圧した電圧が誘起され
る。２次巻線１６の電圧は圧電トランス１９の入力電極
２１と共通電極２３の間に供給される。ＦＥＴ１７は断
続的にオン・オフするので、圧電トランス１９も断続的
に駆動される。圧電トランス１９は圧電効果によって出
力電極２２に交流の高電圧（実効値で起動時に１５００
Ｖ、定常時に５００Ｖ）を発生する。この圧電トランス
１９の電圧はＣＣＦＬ２４に印加され、ここに電流が流
れる。ＣＣＦＬ２４の電流は電流検出回路２５で検出さ
れ、コンデンサ３１で平滑された後にＰＷＭ回路４０の
制御信号となる。電流検出回路２５に含まれている可変
抵抗３０はＣＣＦＬ２４の輝度調整に使用される。即
ち、可変抵抗３０の値を変えるとＰＷＭ回路４０から発
生するＰＷＭパルスの幅が変化し、ＣＣＦＬ２４の輝度
が変化する。

【００２２】圧電トランス１９を効率良く駆動するため
には共振周波数に合せてこの駆動電圧の周波数を制御す
ることが必要になる。このために、圧電トランス１９の
共振状態を検出してＶＣＯ３９の出力周波数を制御す
る。本発明では、ＦＥＴ１７のゲート電圧とドレイン・
ソース間電圧とに基づいて圧電トランス１９の共振状態
を検出している。図４はＣＣＦＬ２４の電流が４．５ｍ
Ａの場合の各部の電圧を示す。図４（Ｂ）のゲート電圧
Ｖg が低レベルのｔ1 〜ｔ2 期間においては、１次巻線
１５のインダクタンスとコンデンサ１８の共振が生じ、
コンデンサ１８の電圧が正弦波状に変化する。共振用コ
ンデンサ１８はこれよりも大容量のコンデンサ１３を介
してＦＥＴ１７に並列に接続されているので、ＦＥＴ１
７のドレイン・ソース間電圧Ｖdsは図４（Ａ）に示すよ
うに共振用コンデンサ１８の電圧変化と同様に正弦波の
半波となる。図４（Ａ）のドレイン・ソース間電圧Ｖds
は抵抗４４でレベル調整され、また図４（Ｂ）のゲート
電圧Ｖg は抵抗４１、４２でレベル調整されて混合即ち
合成される。なお、混合回路３４におけるコンデンサ４
５はゲート電圧Ｖg の波形の立下りとドレイン・ソース
間電圧Ｖdsの波形の立上りの落ち込みを防ぐためのホー
ルドコンデンサとして働く。また、抵抗４３とダイオー
ド４６はゲート電圧Ｖg の波形の立上りの鈍りを防ぐ働
きを有する。ドレイン・ソース間電圧Ｖdsとゲート電圧
Ｖg とを混合すると、図４（Ｃ）の混合電圧Ｖm が得ら
れる。この混合電圧Ｖm の波形は、ゲート電圧Ｖg の立
上り時点ｔ2 の近傍にくぼみを有する。このくぼみは、
ＦＥＴ１７のオフ期間に発生する半波の共振電圧波形Ｖ
dsの発生期間がゲ−ト電圧Ｖg のオフ期間よりも短いた
めに生じる。図４（Ｂ1 ）及び（Ｂ2 ）は図４（Ｂ）の
ゲ−ト電圧Ｖg に抵抗４１、４２、４３とコンデンサ４
５とダイオ−ド４６の回路で遅延を与えた状態を示す。
図４（Ｂ1 ）の波形はコンデンサ４５の電圧Ｖ45の波形
であり、図４（Ｂ2）の波形はドレイン・ソ−ス間電圧
Ｖdsを混合する前に抵抗４２とダイオ−ド４６の接続点
に得られる電圧Ｖg2の波形である。従って、図４（Ｃ）
の波形は、図４（Ａ）のドレイン・ソ−ス間電圧Ｖdsと
図４（Ｂ2 ）の遅延されたゲ−ト電圧Ｖg2との混合によ
って得られる。このくぼみの大きさは圧電トランス１９
の入力インピーダンスの変化に応じて変化する。即ち、
圧電トランス１９の入力インピーダンスは、圧電トラン
ス１９の入力周波数（駆動周波数）の変化及び出力電流
の変化によって変化し、圧電トランス１９が共振状態で
負荷が大きい時に最も小さい値になる。圧電トランス１
９の入力インピーダンスの変化は前段の補助トランス１
４の１次側に換算され、１次側の電圧波形即ちドレイン
・ソース間電圧Ｖdsが影響を受ける。ＦＥＴ１７のドレ
イン・ソース間電圧Ｖdsの立ち上りはゲート電圧Ｖg の
立ち下りに一致するが、ドレイン・ソース間電圧Ｖdsの
立ち下りの位置は圧電トランス１９の入力インピーダン
スの変化によって変化する。

【００２３】比較器３６において図４に示す基準電圧Ｖ
r と混合電圧Ｖm とを比較すると、混合電圧Ｖm が基準
電圧Ｖr よりも低くなる期間に対応して図４（Ｄ）に示
す負パルス（低レベルパルス）が得られる。負パルスの
期間ｔ2 〜ｔ3 の長さは圧電トランス１９の入力インピ
ーダンスの情報即ち共振状態の情報を含んでいるので、
これを積分回路３７で積分し、反転増幅器３８で反転し
てＶＣＯ３９に加えると、ＶＣＯ３９の出力周波数及び
ＰＷＭ回路４０の出力周波数が変化し、圧電トランス１
９の駆動周波数がこの共振周波数に追従する。

【００２４】輝度調整の可変抵抗３０を調整してＣＣＦ
Ｌ２４の電流を６ｍＡにすると、各部の電圧Ｖds、Ｖg
、Ｖm 、Ｖc が図５（Ａ）〜（Ｄ）に示すように変化
する。即ち、可変抵抗３０の調整によって図５（Ｂ）に
示すＰＷＭパルスの幅が広くなる。一方、ドレイン・ソ
ース間電圧Ｖdsの波形の幅は圧電トランス１９のインピ
ーダンスの変化の影響を受けて狭くなる。これにより、
図５（Ｃ）に示す混合電圧Ｖm の負方向のくぼみの幅も
狭くなり、比較器３６の出力の負パルスの幅も狭くな
る。この結果、ＶＣＯ３９の制御電圧が低下し、ＶＣＯ
３９の出力周波数も低下する。従って、負荷電流が増え
た時にＶＣＯ３９の出力周波数及び圧電トランス１９の
駆動周波数が下る。

【００２５】ＣＣＦＬ２４の電流を３ｍＡに減らした場
合には、各部の電圧Ｖds、Ｖg 、Ｖm 、Ｖc が図６
（Ａ）〜（Ｄ）に示すように変化する。即ち、この場合
には、ＣＣＦＬ２４の電流を４．５ｍＡから６ｍＡに増
やした場合と逆の動作になり、図６（Ｂ）のＰＷＭパル
スの幅は狭くなり、図６（Ａ）のドレイン・ソース間電
圧Ｖdsの波形の幅は広くなり、図６（Ｃ）の混合電圧Ｖ
m の負方向のくぼみの幅は広くなり、比較器３６の出力
の負パルスは広くなる。

【００２６】上述から明らかなように、本実施例によれ
ば、混合回路３４と電圧比較器３６と積分回路３７と反
転増幅器３８とから成る比較的簡単な回路構成によって
ＶＣＯ３９の出力周波数を圧電トランス１９の共振周波
数の変化に追従させて変えることができる。また、本実
施例では圧電トランス１９の電流検出を伴なわないで、
圧電トランス１９の共振状態を検出することができるの
で、電力損失が小さくなる。

【００２７】

【第２の実施例】次に、図７を参照して第２の実施例の
ＣＣＦＬの電源回路装置を説明する。但し、図７及び後
述する図８及び図９において図２と実質的に同一の部分
には同一の符号を付してその説明を省略する。図７の回
路は、図２の補助トランス１４の代りにリアクトル６０
を設け、且つコンデンサ１８ａをＦＥＴ１７に直接に並
列接続した他は図２の回路と同一に構成したものであ
る。即ち、図７のリアクトル６０の一端は電源１２の一
端に接続され、他端はＦＥＴ１７のドレインに接続さ
れ、且つ圧電トランス１９の入力電極２１に接続されて
いる。

【００２８】図７の回路でＦＥＴ１７がオンの期間には
リアクトル６０にエネルギーが蓄積される。ＦＥＴ１７
がオフの期間には電源１２の電圧にリアクトル６０の電
圧を加算した電圧が圧電トランス１９に印加される。図
７の回路のその他の動作は図２と同一であり、同一の作
用効果を得ることができる。

【００２９】

【第３の実施例】図８の回路は、図２の補助トランス１
４の代りに単巻トランス（オートトランス）１４ａを設
け、コンデンサ１８ａをＦＥＴ１７に並列に接続した他
は図２と同一に構成したものである。即ち、１次と２次
の共通巻線１５ａの一端即ち入力端子が電源１２に接続
され、他端即ち共通端子がＦＥＴ１７のドレインに接続
されている。昇圧出力巻線１６ａは共通巻線１５ａの一
端と圧電トランス１９の入力電極２１との間に接続され
ている。即ち単巻トランス１４ａの出力端子は圧電トラ
ンス１９の入力電極２１に接続されている。図８の実施
例は補助トランスの形式を変えた他は図２と同一である
ので、図２の回路と同一の作用効果を有する。

【００３０】

【第４の実施例】図９の回路は図２の回路にインダクタ
ンス素子６１を付加した他は図２と同一に構成したもの
である。インダクタンス素子６１は１次巻線１５に直列
に接続され、１次巻線１５のインダクタンスとインダク
タンス素子６１のインダクタンスの合計が共振に寄与す
る。図９においてこの他は図２と同一であるので、図９
の回路は図２と同一の作用効果を有する。

【００３１】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） コンデンサ１８、１８ａとして個別のコンデン
サを接続しないで、これに対応するキャパシタンスを巻
線１５又はＦＥＴ１７のストレーキャパシタンス（浮遊
容量）で得ることができる。 （２） ＰＷＭ回路４０の構成を種々変形することがで
きる。 （３） ＦＥＴ１７の代りにバイポーラトランジスタ等
の半導体スイッチング素子を使用することができる。 （４） ＦＥＴ１７のゲ−ト電圧Ｖg とドレイン・ソ−
ス間電圧Ｖdsを比較して周波数制御電圧を得る構成を種
々変形することかできる。

【図面の簡単な説明】

【図１】従来の圧電トランスを有する電源回路装置を示
す回路図である。

【図２】第１の実施例の電源回路装置を示す回路図であ
る。

【図３】図２のＰＷＭ回路を示す回路図である。

【図４】負荷電流が標準の場合における図２の回路の各
部の電圧を示す波形図である。

【図５】負荷電流が標準よりも大きい時の図２の回路の
各部の電圧を示す波形図である。

【図６】負荷電流が標準よりも小さい時の図２の回路の
各部の電圧を示す波形図である。

【図７】第２の実施例の電源回路装置を示す回路図であ
る。

【図８】第３の実施例の電源回路装置を示す回路図であ
る。

【図９】第４の実施例の電源回路装置を示す回路図であ
る。

【符号の説明】

１４ 補助トランス １７ ＦＥＴ １９ 圧電トランス ３４ 混合回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 直流電源と補助トランスとスイッチング
   素子と圧電トランスと前記スイッチング素子の制御回路
   とを備え、 前記補助トランスは１次巻線と２次巻線を有し、 前記１次巻線の一端は前記直流電源の一端に接続され、 前記スイッチング素子は第１及び第２の主端子と制御端
   子とを有し、 前記スイッチング素子の前記第１の主端子は前記１次巻
   線の他端に接続され、 前記スイッチング素子の前記第２の主端子は前記直流電
   源の他端に接続され、 前記圧電トランスは入力電極と出力電極と共通電極とを
   有し、 前記圧電トランスの前記入力電極は前記２次巻線の一端
   に接続され、 前記圧電トランスの前記共通電極は前記２次巻線の他端
   に接続され、 前記圧電トランスの前記出力電極と前記共通電極との間
   に負荷が接続され、 前記制御回路は前記スイッチング素子をオン・オフ制御
   するためのパルスを前記スイッチング素子の前記制御電
   極に供給するためのものであって、前記スイッチング素
   子の前記制御電極と前記第２の主電極との間の第１の電
   圧を検出する第１の電圧検出手段と、前記スイッチング
   素子の前記第１及び第２の主電極間の第２の電圧を検出
   する第２の電圧検出手段と、前記第１及び第２の電圧を
   混合する混合回路と、基準電圧源と、前記基準電圧源の
   基準電圧と前記混合回路から得られた混合電圧との比較
   出力を発生する電圧比較器と、前記電圧比較器の出力を
   積分する積分回路と、前記積分回路の出力電圧で制御さ
   れる電圧制御発振器と、前記電圧制御発振器の出力を前
   記スイッチング素子の前記制御端子に供給する手段とを
   有していることを特徴とする電源回路装置。
2. 【請求項２】 直流電源とリアクトルとスイッチング素
   子と圧電トランスと前記スイッチング素子の制御回路と
   を備え、 前記リアクトルの一端は前記直流電源の一端に接続さ
   れ、 前記スイッチング素子は第１及び第２の主端子と制御端
   子とを有し、 前記スイッチング素子の前記第１の主端子は前記リアク
   トルの他端に接続され、 前記スイッチング素子の前記
   第２の主端子は前記直流電源の他端に接続され、 前記
   圧電トランスは入力電極と出力電極と共通電極とを有
   し、 前記圧電トランスの前記入力電極は前記リアクトルの他
   端に接続され、 前記圧電トランスの前記共通電極は前記スイッチング素
   子の前記第２の主端子に接続され、 前記圧電トランスの前記出力電極と前記共通電極との間
   に負荷が接続され、 前記制御回路は前記スイッチング素子をオン・オフ制御
   するためのパルスを前記スイッチング素子の前記制御電
   極に供給するためのものであって、前記スイッチング素
   子の前記制御電極と前記第２の主電極との間の第１の電
   圧を検出する第１の電圧検出手段と、前記スイッチング
   素子の前記第１及び第２の主電極間の第２の電圧を検出
   する第２の電圧検出手段と、前記第１及び第２の電圧を
   混合する混合回路と、基準電圧源と、前記基準電圧源の
   基準電圧と前記混合回路から得られた混合電圧との比較
   出力を発生する電圧比較器と、前記電圧比較器の出力を
   積分する積分回路と、前記積分回路の出力電圧で制御さ
   れる電圧制御発振器と、前記電圧制御発振器の出力を前
   記スイッチング素子の前記制御端子に供給する手段とを
   有していることを特徴とする電源回路装置。
3. 【請求項３】 直流電源と補助トランスとスイッチング
   素子と圧電トランスと前記スイッチング素子の制御回路
   とを備え、 前記補助トランスは単巻トランスであって入力端子と共
   通端子と出力端子とを有する巻線を備え、 前記巻線の入力端子は前記直流電源の一端に接続され、 前記スイッチング素子は第１及び第２の主端子と制御端
   子とを有し、 前記スイッチング素子の前記第１の主端子は前記巻線の
   共通端子に接続され、 前記スイッチング素子の前記第２の主端子は前記直流電
   源の他端に接続され、 前記圧電トランスは入力電極と出力電極と共通電極とを
   有し、 前記圧電トランスの前記入力電極は前記巻線の出力端子
   に接続され、 前記圧電トランスの前記共通電極は前記スイッチング素
   子の前記第２の端子に接続され、 前記圧電トランスの前記出力電極と前記共通電極との間
   に負荷が接続され、 前記制御回路は前記スイッチング素子をオン・オフ制御
   するためのパルスを前記スイッチング素子の前記制御電
   極に供給するためのものであって、前記スイッチング素
   子の前記制御電極と前記第２の主電極との間の第１の電
   圧を検出する第１の電圧検出手段と、前記スイッチング
   素子の前記第１及び第２の主電極間の第２の電圧を検出
   する第２の電圧検出手段と、前記第１及び第２の電圧を
   混合する混合回路と、基準電圧源と、前記基準電圧源の
   基準電圧と前記混合回路から得られた混合電圧との比較
   出力を発生する電圧比較器と、前記電圧比較器の出力を
   積分する積分回路と、前記積分回路の出力電圧で制御さ
   れる電圧制御発振器と、前記電圧制御発振器の出力を前
   記スイッチング素子の前記制御端子に供給する手段とを
   有していることを特徴とする電源回路装置。
4. 【請求項４】 更に、前記１次巻線に直列にインダクタ
   ンス素子が接続されていることを特徴とする請求項１記
   載の電源回路装置。
5. 【請求項５】 更に、前記スイッチング素子に対して並
   列に共振用コンデンサが接続されていることを特徴とす
   る請求項１又は２又は３又は４記載の電源回路装置。
6. 【請求項６】 更に、負荷電流検出回路と電流検出用積
   分回路とパルス幅変調回路とを有し、 前記負荷電流検出回路は前記圧電トランスの前記出力電
   極に接続された前記負荷の電流を検出するように形成さ
   れており、 前記電流検出用積分回路は前記負荷電流検出回路から得
   られた負荷電流に対応する電圧を平滑して出力するよう
   に形成され、 前記パルス幅変調回路は、前記電圧制御発振器に接続さ
   れた三角波発生回路と、前記三角波発生回路から得られ
   た三角波電圧と前記電流検出用積分回路から得られた電
   圧又はこれに対応する電圧とを比較してパルスを形成
   し、このパルスを前記スイッチング素子の前記制御端子
   に与える電圧比較器とを備えていることを特徴とする請
   求項１又は２又は３又は４又は５記載の電源回路装置。