JPH0961462A - 回路基板及びその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ＳＯＩ基板の引き出し配線部上の所望の位置
にＶＬＳ法によりその周囲に凹凸がない棒状単結晶体が
位置ずれ、キンク及びブランチの発生が無く形成され、
引き出し配線部とともに選択的に導電性金属で被覆され
てなる回路基板とその製造方法を提供する。 【解決手段】 ＳＯＩ基板の所望の位置に単結晶と合金
を形成する金属層パターン部とエッチングマスクを形成
した後、ＳＯＩ基板上部の単結晶膜をエッチングして引
き出し配線部として凸状に加工し、さらにこの配線部上
に形成された前記金属層パターン部の下部を周囲より凸
状に加工した後、ＶＬＳ法により棒状単結晶体を形成
し、引き出し配線部とともに選択的に導電性金属で被覆
させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＣＤドライバー用Ｉ
ＣやＡＳＩＣなどの超多ピンデバイス、その他、半導体
デバイスなどにおいて、半導体ウエハ、チップ、パッケ
ージ段階での常温及びバーンイン試験等に使用できるプ
ローブカード用回路基板、或いは走査型トンネル顕微鏡
や電子間力顕微鏡をはじめとする走査プローブ顕微鏡の
プローブ及びその他電子デバイスに使用できる端子を有
する回路基板及びその製造方法に関するものである。

【０００２】

【従来の技術】従来、ＬＣＤドライバー用ＩＣやＡＳＩ
Ｃなどの超多ピンデバイスなどの半導体集積回路の電気
特性測定用プローブピン、微小真空デバイスや電子銃、
或いは走査型トンネル顕微鏡や原子間力顕微鏡をはじめ
とする走査型プローブ顕微鏡のプローブ等の用途に、導
電性や電子放射を有する各種材料が使用されている。例
えば、半導体集積回路の電気特性測定用プローブピン
は、半導体回路の製造段階において、不良品除去のため
電気特性を測定するプローブカードに使用されている。

【０００３】このプローブカードは、大半がタングステ
ン等の金属製のプローブピンが使用されており、その先
端を「くの字」に曲げ、半導体の評価用電極部に接触さ
せる構造となっており、１本１本、位置固定して作られ
ていたが急速に進む半導体の微細化に伴い、精度よくし
かも高密度にプローブピンを固定することが困難となっ
ている。このため、最近ＶＬＳ成長法を利用した単結晶
体をプローブカードのプローブピンとして用いることが
提案されている（特開平５−１９８６３６号公報）。

【０００４】

【発明が解決しようとする課題】しかしながら、これら
単結晶基板等に棒状単結晶体（以下、棒状単結晶とも言
う）を製造する際に、以下のような問題点が生じ、十分
良質の単結晶ピンを得ることが困難であった。すなわ
ち、単結晶基板上の所望の位置に棒状単結晶体を形成
する上で好ましくない複数の針状結晶の随伴、あるいは
微細な針状結晶の集合体が生成する。個々の金属層パ
ターン部の位置とそれに対応して生成した棒状単結晶体
の位置がずれる。個々の金属層パターン部に対応して
生成した棒状単結晶体がその成長の過程でキンク（折れ
曲がり）や、ブランチ（枝分かれ）を生じる等の回路測
定用端子の良好な棒状単結晶体が得られないという問題
があった。

【０００５】このため、特開平５−３１９９８３号公報
で提案されているように、単結晶基板上の所望の位置
に、前記単結晶基板と合金を形成する金属層または基板
より融点の低い金属層のパターン部を形成した後、この
金属層パターン部を周囲より凸状に加工した後、ＶＬＳ
成長させることによって良好な棒状単結晶体が得られる
ようになったが、この方法によっても、ＳＯＩ基板等の
場合のように絶縁層上の単結晶膜を回路の一部として利
用し、その回路上に棒状単結晶体を形成した回路基板を
製造するときには、棒状単結晶体がキンク、ブランチを
随伴したり又は位置ずれなどを起こすという問題があっ
た（ここでいう回路は引出し配線などの単純な配線も含
む）。

【０００６】すなわち、凸状に形成された単結晶膜か
らなる回路線上に金属層パターン部を形成させるが、回
路の長手方向に対してはメサ（凸状）が形成されないた
め、生成した棒状単結晶体の位置がずれる。また、キン
ク、ブランチ、不要な針状結晶の随伴が発生する。回
路の巾方向よりはずれて金属層が形成された場合、エッ
チング処理等を実施した際、凸状加工の不良が発生し、
その結果、キンク、ブランチまたは生成した棒状単結晶
体の金属層形成位置からのずれを生じて、特開平５−３
１９９８３号公報に示されているようなメサ形成の効果
を十分得ることができない。また、棒状単結晶体が形成
された基部周囲には凹凸が生じ、不要な針状結晶の随伴
があるため、導電性層形成時に不良が発生し、電気抵抗
値のばらつきを発生させ、良好な回路測定用端子を製造
することができないという問題があった。

【０００７】本発明は上記の問題点に鑑みてなされたも
のであり、ＳＯＩ基板等を用いた場合のように単結晶膜
から構成された回路上の所望の位置に、棒状単結晶体基
部の周囲に凹凸がなく、回路の表面状態を平坦に保った
まま、位置精度よく良好な棒状単結晶体を成長させ、回
路及び棒状単結晶体の表面を選択的に導電性膜で被覆し
た回路基板及びその製造方法を提供することを目的とす
るものである。

【０００８】

【課題を解決しようとする手段】すなわち、本発明の特
徴は絶縁層上に形成された回路の所望の位置に棒状単結
晶体が形成された基板であって、該回路は単結晶膜また
は単結晶膜上に形成された導電性膜からなり、該棒状単
結晶体が前記回路を構成する単結晶膜と同じ元素からな
り、その基部の周囲に１μｍより大きい凹凸がない回路
基板である。

【０００９】そしてその製造方法は、（１）絶縁層を介
して基板表面に形成された単結晶膜上にエッチングマス
クを形成した後、該エッチングマスク上の所望の位置に
前記単結晶膜と合金を形成する金属層または前記単結晶
膜よりも融点の低い金属層を形成する工程、（２）前記
エッチングマスクが形成された部分以外の前記単結晶膜
を絶縁層面までエッチングして周囲より凸状に回路を形
成する工程、（３）前記金属層の下部以外のエッチング
マスクを除去し前記金属層を有する回路を形成する工
程、（４）エッチングにより、前記金属層の下部を凸状
部に加工する工程、（５）前記単結晶膜を構成する元素
を含む原料ガス雰囲気内で棒状単結晶体を成長させる工
程、（６）該棒状単結晶体と（３）により形成された回
路の表面を導電性金属で被覆させる工程からなることを
特徴とする。

【００１０】より好ましくは、上記（２）〜（４）に記
載の工程が、（２）前記エッチングマスクが形成された
部分以外の前記単結晶膜をその厚さの１／３以上、１未
満をエッチングし周囲より凸状の回路の一部を形成する
工程、（３）前記金属層の下部以外のエッチングマスク
を除去し前記金属層を有する回路を形成する工程、
（４）エッチングにより、前記金属層の下部を凸状部に
加工する工程、であって、（３）及び（４）の工程をへ
て、残存する単結晶膜をエッチングにより除去し凸状の
回路を形成する工程であることがよい。このようにして
回路を形成することによって、所望の位置により精度よ
く形成できるだけでなく、エッチングによるアンダーカ
ットを最小限にするこができ、配線回路巾の減少を少な
くすることができる。同じ配線密度でも回路巾を大きく
できるので、電気抵抗をより低減することができる。

【００１１】さらに、前記金属層がＡｕであり、（４）
に記載の工程において、前記金属層の下部に加工される
凸状部がＳｉ単結晶であって、該金属層のＡｕと該凸状
部のＳｉ単結晶の割合（Ａｕ／Ｓｉ）が原子比で (１５
／８５ )〜（５５／４５ )であることが好ましい。この
ようにして回路を形成することによって、位置精度がよ
く、キンク、ブランチなどの不良成長がない良好な棒状
単結晶体を形成することができる。

【００１２】

【作用及び実施例】本発明は、絶縁層上に周囲より凸状
に加工されて形成された単結晶からなる回路面上に、さ
らに金属層を有する単結晶の凸状部が形成されるので、
単結晶膜を構成する元素を含む原料ガス雰囲気内で、棒
状単結晶体を成長させる際に、すなわち該元素がＶＬＳ
法により前記金属層を介して媒介されて棒状単結晶体を
成長させる際に、先に形成された単結晶からなる回路の
巾方向だけでなく長手方向に対しても位置精度がよく、
キンクやブランチなどの不良成長のない棒状単結晶体を
形成することができる。このときこの金属層を介してＶ
ＬＳ成長法により棒状単結晶体が成長するが、この金属
層は単結晶膜と合金を形成する金属層であるか、単結晶
膜よりも融点の低い金属層である。合金を形成する時
は、この金属層がＶＬＳ成長前の加熱時に金属層の下部
に加工される凸状部の単結晶と合金を形成し、さらに原
料ガス雰囲気中より、単結晶を構成する原子を一方でこ
の合金にとりこみつつ、一方で単結晶を析出し棒状単結
晶体を形成していくが、この最初の加熱時に形成される
合金の組成は、この合金を形成する成分、すなわち上記
金属層と上記凸状部の単結晶成分の共融点の組成となる
が、このうち単結晶成分がこの凸状部の単結晶のみから
取り込まれる場合には、その位置精度はよく、キンクや
ブランチなどの不良成長がないが、この合金成分のうち
の単結晶成分がこの凸状部の単結晶だけでは不足し、凸
状部周辺の単結晶を取り込む場合には、形成される合金
の位置がずれやすく、位置精度は悪く、またキンクやブ
ランチなどの不良成長も多く、良好な棒状単結晶体を有
する回路基板を作製することができない。

【００１３】例えば、金属層がＡｕで単結晶がＳｉの場
合は、Ａｕ／Ｓｉ合金を形成するが金属層Ａｕとその金
属層の下部に形成されるＳｉ単結晶凸状部の割合（Ａｕ
／Ｓｉ）が原子比で（１５／８５）〜（５５／４５）の
範囲が好ましい。Ｓｉの割合が４５未満ではＡｕ／Ｓｉ
合金を形成するためのＳｉ量がＳｉ単結晶凸状部の量で
は不足するため、位置がずれやすく、位置精度は悪く、
またキンクやブランチなどの不良成長が多く、好ましく
ない。またＳｉの割合が８５より多いと形成される合金
の量が少ないので、金属層の下に形成される凸状部の方
が大きくなり、予め凸状部をつくる効果がなくなるので
好ましくない。本発明でいう金属層Ａｕとその金属層の
下部に形成されるＳｉ単結晶凸状部の割合とは、図８の
５に示される金属層の量と１８に示されるＳｉ単結晶凸
状部の量の割合を示し、例えば、走査型顕微鏡写真よ
り、金属層（以下、金バンプともいう）の厚み及び直
径、Ｓｉ単結晶凸状部の各部の直径及び高さからそれぞ
れの重量を計算から求め、原子比で表したものである。

【００１４】このようにして形成された棒状単結晶体の
基部の周囲は、エッチングによりＳｉ単結晶凸状部を形
成しないで棒状単結晶体を成長した時に棒状単結晶体の
基部の周囲に発生する１μｍより大きい凹凸がなく平滑
で、平坦性に優れているため、メッキ処理が容易にでき
良質の導電性膜の形成が可能となる。その結果、良好な
導電性膜を有する位置精度のよい棒状単結晶体を有する
回路基板を得ることができる。ここでいう棒状単結晶体
の基部の周囲とは、基部の直径をＤとするとき、通常直
径が約５Ｄの範囲をいう。この基部の直径はエッチング
によって形成される凸状部の大きさの影響を受け、この
基部の周囲の大きさは凸状部を形成しないで単結晶膜上
に直接、金属層を形成してそこに棒状単結晶体を成長さ
せる時、金属層が溶融する領域に相当するもので、金属
層の大きさの影響を受ける。

【００１５】（実施例１）以下、本発明の実施例につい
て図１〜図３を用いて説明する。図１（ａ）に示すよう
にシリコンの支持基板１、ＳｉＯ₂ 絶縁層２、そして
（１１１）方位を有するシリコンの単結晶膜３を有する
ＳＯＩ支持基板をウェハー張り合わせ法、機械研磨、エ
ッチング法などの方法にて形成する。この基板上にフォ
トリソグラフ法によって、例えば被検査体の電極パッド
に対応した位置に端子を有する引出し配線を形成するた
めに、巾ｗ₁ が５０μｍ、間隔６０μｍのエッチングマ
スク４及び金バンプ５を形成する。次に、図１（ｂ）に
示すように絶縁層２が現れるまでエッチング処理を施し
て（１１１）方位を有するシリコンの単結晶膜３を凸状
に加工した。次に、図１（ｃ）に示すように、エッチン
グマスク４を除去し、所望の位置にＡｕバンプ５が形成
された巾ｗ₂ が３０μｍのシリコン引出し配線部６を形
成した。次にエッチングによりＡｕバンプ５の下部のシ
リコン単結晶膜を周囲より凸状（図７の１８参照）に加
工して、図２（ｄ）に示すような基板を得た。従って、
エッチングマスク４の巾ｗ₁ は５０μｍであったが二度
にわたるエッチング処理のため形成されたシリコンの引
出し配線部７の巾ｗ₃ は２０μｍで厚さは５μｍであっ
た。

【００１６】このようにＡｕバンプ５を引出し配線部の
所望の位置に形成して、その下部を周囲より凸状に加工
した回路基板を反応管内にいれ、いわゆるＶＬＳ成長法
により、棒状単結晶体を成長させる。例えば、９５０℃
に加熱し、四塩化珪素と水素の混合ガスを流すと図２
（ｅ）に示すようにＡｕバンプ形成位置に棒状単結晶体
８が形成される。このとき、最初にＡｕバンプの下部の
凸状に加工された単結晶部からシリコンがとりこまれ、
Ａｕ／Ｓｉの合金層を形成し、次にこの層を介して雰囲
気ガス中よりシリコンがとりこまれ、徐々に棒状単結晶
体８を成長させてゆく。このときの加熱温度は８５０〜
１０００℃が好ましい。

【００１７】このようにして得られた棒状単結晶体は直
径が１６μｍ、長さ２ｍｍであり、走査型電子顕微鏡で
５００倍に拡大して観察した結果のモデル図を図９
（ａ）斜め上方より観察した図、（ｂ）横方向より観察
した図に示すが、その基部の周囲に微細な針状結晶の随
伴はなく、棒状単結晶体の基部の周囲２０に凹凸が見ら
れなかった。この周囲９０μｍ内を通過する直線１９に
沿って、２００μｍの長さをロースピードで１０ｍｇの
荷重で Sloan社製 DEKTAK 3030を用いて、表面粗さを測
定した結果を図９（ｃ）に示す。縦軸は表面の粗さをÅ
で示し、横軸は粗さ測定範囲（スキャン）を示す。これ
によるとその表面粗さは０．２μｍ以下であった。そし
てその表面状態は引出し配線部を形成する単結晶膜の表
面状態と同一で、平滑であり、また平坦であった。ま
た、初めに形成した各々のＡｕバンプの位置に対し、得
られた棒状単結晶体の位置は、それぞれ正確に同一の位
置であり、キンクやブランチは認められなかった。

【００１８】次に、棒状単結晶体８を研磨用ワックスに
て包埋し、機械研磨により棒状単結晶体８の先端に形成
されているＡｕ- Ｓｉ合金９を除去し、棒状単結晶体８
の長さを１５００μｍに調節し、図２（ｆ）に示すよう
な形状のものとした。次に、図３（ｇ）及びシリコン引
出し線部と平行な面での断面図、図３（ｈ）に示すよう
に、前記ワックスを除去後、アセトン洗浄、１０％ＨＦ
洗浄により、基板表面および棒状単結晶体表面を洗浄し
た後、アクチベーティング処理を施して、無電解メッキ
を実施して、引出し線部及び棒状単結晶体のみを選択的
に０．５μｍのＮｉ−Ｐ膜１０で被覆した。その後電解
メッキを実施して、Ｎｉ−Ｐ膜１０で被覆された部分を
２μｍのＡｕ膜１１で被覆した。同様に電解メッキを実
施してＡｕ膜１１で被覆された部分のみ１μｍのＲｈ膜
１２で被覆させた。

【００１９】このように棒状単結晶体が形成された回路
基板に無電解Ｎｉ−Ｐメッキを行うとシリコン回路の表
面と棒状単結晶体８の表面とがＮｉ−Ｐ膜１０で覆われ
る。一方、ＳｉＯ₂ 面が露出している部分は非導電性で
あるためＮｉ−Ｐ膜１０は析出しない。ここで、無電解
メッキで析出させる導電性膜はＮｉ−Ｐ膜に限らず、Ｎ
ｉ−Ｂ、Ａｇ、Ｐｄ、Ｃｕ等が使用できる。また、配線
抵抗を小さくするために電解メッキにより Ａｕメッキ
膜を、またコンタクト耐久性を向上させるために電解メ
ッキによりＲｈメッキ膜を形成したが、これらのコート
材料としては、Ａｕ、Ｒｈに限定れるものでなく、他の
導電材料でも可能である。

【００２０】このようにして形成した回路測定用端子を
Ｎ₂ ガス雰囲気内において１５０℃、２０００時間の耐
熱試験を実施したところ、形状の変化は認められず形成
されたプローブ部分の位置ズレは確認できなかった。そ
の後、１５０℃に加熱された被検査体の電極パッドに回
路測定端子用端子を１００μｍのオーバードライブ量を
負荷して１００万回のコンタクト試験を実施したとこ
ろ、０．５Ω以下の安定したコンタクト抵抗が得られ
た。

【００２１】本発明によれば、棒状単結晶体形成時のＡ
ｕ−Ｓｉ液滴が引き出し配線上の所望の位置に精度よく
形成される。その結果として、従来のものよりも飛躍的
に安定した状態下に、Ａｕ−Ｓｉ合金液滴が曝されてい
る。そのため、形成される棒状単結晶体の位置ずれ、キ
ンク、ブランチ及び不要な針状結晶の随伴等の問題が大
幅に改善される。また、Ａｕバンプの下部が凸状に加工
されている効果により棒状単結晶体はシリコンの引出し
配線部と同一高さ以上で棒状単結晶体が形成されること
になり、従来法で発生していた棒状単結晶体の基部の周
囲に凹凸が無く、その後の金属層形成が安定状態で実施
可能となる。

【００２２】本発明の回路基板の回路を構成する単結晶
膜の材質としてはＳｉ、 ＬａＢ₆ 、Ｇｅ、α-Al₂O₃、Ｇ
ａＡｓ、ＧａＰ、ＭｇＯ、ＮｉＯ、ＳｉＣ等が使用でき
る。その膜厚は通常、０．５μｍから３０μｍである。
好ましくは１μｍ〜２０μｍである。例えばＳｉ、Ｌａ
Ｂ₆ 等の単結晶膜が絶縁層を介して基板に形成されたも
の、ウェハ張り合わせ等により形成された最表面Ｓｉ活
性層の結晶方位（１１１）で膜厚が０．５μｍ〜３０μ
ｍ有するＳＯＩ基板、結晶方位（１１１）のＳｉ基板を
イオン打ち込み法等により形成された最表面Ｓｉ膜が
０．５μｍ〜３０μｍ有するＳＩＭＯＸ基板が好まし
い。

【００２３】単結晶膜上に形成するエッチングマスクの
材質としては通常、Ａｕ、Ｐｔ、Ｐｄが形成されるがＶ
ＬＳ成長時に影響が無い程度であればＩｒ、Ｏｓ、Ｒ
ｈ、Ｒｕ等やＬＳＩ製造プロセスで用いられているフォ
トレジスト材料でも良い。エッチングマスク上の所望の
位置に形成される金属層は例えばプローブカードのよう
に回路測定用端子として使用する場合は被検査体の電極
パッドに対応した所望の位置に形成され、その材質は前
記単結晶膜と合金を形成する金属または前記単結晶膜よ
りも融点の低い金属が用いられる。合金を形成する金属
としてはＡｕ、Ｐｔ、Ａｇ、Ｃｕ、Ｐｄ及びＧａが使用
でき、特に好ましくはＡｕ、及びＰｔである。したがっ
て、エッチングマスクと単結晶膜と合金を形成する金属
を同材質のものを使用すれば、エッチングマスクの一部
を単結晶膜と合金を形成する金属として使用することも
できる。

【００２４】金属層部のパターンの形状に特に制限はな
いが、具体的には、円形、楕円形、四角形および多角形
等である。パターンの形状は半導体製造プロセスに用い
られているフォトリソグラフ法、メッキ法、スパッタ
法、蒸着法、エッチング法等を組み合わせることにより
行われるためパターンが微細になった場合、基板が大面
積になった場合でも形成可能である。

【００２５】本発明における回路形成時の凸状に加工す
る工程及び金属層の下部を凸状に加工する工程で実施す
るエッチング処理には、湿式エッチングおよびドライエ
ッチング等の従来ＬＳＩ製造プロセスで用いられている
エッチング処理が使用できる。湿式エッチングを用いら
れる溶液としては、一般的なエッチング処理用溶液が用
いられる。具体的には酸及びアルカリ溶液が使用でき、
通常ＨＦ、ＨＮＯ₃ 、ＣＨ₃ ＣＯＯＨ等を含む溶液、Ｎ
Ｈ₄ ＯＨ等を含む溶液が使用される。

【００２６】本発明では、製造段階において工業的に汚
染が考えられる場合にはアンモニア、過酸化水素を含む
水溶液または酸、過酸化水素を含む水溶液を用いた洗
浄、超音波を用いた洗浄を併用して実施することも可能
である。

【００２７】（実施例２）図４（ａ）に示すようにＳｉ
Ｏ₂ を絶縁層２、シリコンの支持基板１そして（１１
１）方位を有するシリコンの単結晶膜３を有するＳＯＩ
基板をウェハ張り合わせ法、機械研磨、エッチング法な
どの方法にて形成する。この基板上にフォトリソグラフ
法、エッチング法およびメッキなどなどの方法で被検査
体の電極パッドに対応した引き出し配線として加工する
ため巾ｗ₁ が５０μｍ、間隔６０μｍのエッチングマス
ク４及びＡｕバンプ５を形成する。次に、図４（ｂ）に
示すようにシリコンの単結晶膜３を３μｍエッチングに
より凸状に加工した。次に図４（ｃ）に示すようにエッ
チングマスク４を除去するとシリコンの単結晶膜３はそ
の所望の位置にＡｕバンプ５を有し、巾ｗ₄ が４４μｍ
のエッチングマスクに沿った形状で凸状に加工される。
次に、図５（ｄ）に示すように、絶縁層２に至るまで残
存したシリコンの単結晶膜３をエッチングすると同時に
シリコン単結晶からなる回路表面もエッチングして、引
出し配線部１３を形成するとともに、Ａｕバンプ５の下
部を周囲より凸状に加工した。したがって、エッチング
マスク４の巾ｗ₁ は５０μｍであったが２度にわたるエ
ッチング処理のため形成されたシリコンの引き出し配線
部１３の巾ｗ₅ は３０μｍで厚さは３μｍとなった。

【００２８】このようにＡｕバンプ５を引き出し配線部
の所望の位置に形成して、周囲より凸状に加工した回路
基板を反応管内で９５０℃に加熱し、四塩化珪素と水素
の混合ガスを流すと図５（ｅ）に示すようにＡｕバンプ
形成位置に棒状単結晶体８が形成される。このようにし
て得られた棒状単結晶体は直径が１６μｍ、長さ２ｍｍ
であり、これを走査型電子顕微鏡で５００倍に拡大して
観察したモデル図は実施例１の場合と同様、棒状単結晶
体の基部の周囲に凹凸はみられず、微細な針状結晶の随
伴も無く、その他のシリコン引き出し線部の表面状態と
同一であり、平滑でありまた平坦であった。実施例１と
同様の条件で棒状単結晶体の基部の周囲を通過する直線
１９に沿って、表面粗さを測定した結果、実施例１の結
果と同様であり、表面粗さは０．２μｍ以下であった。
また、初めに形成した各々のＡｕバンプの位置に対し、
得られた棒状単結晶体の位置は、それぞれ正確に同一の
位置であり、キンクやブランチは認められなかった。

【００２９】次に、棒状単結晶体８を研磨用ワックスに
て包埋し、研磨用ワックスにて包埋し、機械研磨により
棒状単結晶体８の先端に形成されているＡｕ−Ｓｉ合金
９を除去し、棒状単結晶体８の長さを１５００μｍに調
節し、図５（ｆ）に示すような形状のものとした。次
に、図６（ｇ）及びシリコン引き出し線部と平行な面で
の断面図、図６（ｈ）に示すように、前記ワックスを除
去後、アセトン洗浄、１０％ＨＦ洗浄により基板表面お
よび棒状単結晶体表面を洗浄した後、アクチベーティン
グ処理を施して、無電解メッキを実施して、引き出し線
部及び棒状単結晶体のみを選択的に０．５μｍのＮｉ−
Ｐ膜１４で被覆した。その後電解メッキを実施して、Ｎ
ｉ−Ｐ膜１４で被覆された部分を２μｍのＡｕ膜１５で
被覆した。同様に電解メッキを実施してＡｕ膜１５で被
覆された部分のみ１μｍのＲｈ膜１６で被覆させた。

【００３０】この様にして形成した回路測定用端子をＮ
₂ ガス雰囲気内において１５０℃、２０００時間の耐熱
試験を実施したところ、形状の変化は認められず形成さ
れたプローブ部分の位置ズレは確認できなかった。その
後、１５０℃に加熱された被検査体の電極パッドに回路
測定用端子を１００μｍのオーバードライブ量を負荷し
て１００万回のコンタクト試験を実施したところ、０．
４Ω以下の安定したコンタクト抵抗が得られた。

【００３１】本実施例のようにエッチングマスクが形成
された部分以外の単結晶膜を１／３以上のエッチングに
とどめる理由について説明する。図７に示すようにエッ
チングマスク４で部分的に被覆された材料をエッチング
により凸状に加工すれば、深さ方向にｄだけ溶解が進む
だけでなく、エッチングマスクの下側にも横方向にａだ
け進行する。このａはアンダーカットと呼ばれており、
本発明で用いるエッチング処理を湿式で実施する場合に
は無視できない。そこで、エッチングマスクが形成され
た部分以外の単結晶膜を膜厚に対して１／３以上のエッ
チングにとどめ、単結晶膜と合金を形成する金属層また
は単結晶膜よりも融点の低い金属層の下部を周囲より凸
状に加工する工程と同時に配線回路の凸状加工を完了す
ることで、アンダーカットを３０％低減することができ
る。その結果、配線回路巾の減少を最小限にすることが
でき低抵抗化がはかれる。

【００３２】（比較例１）実施例１と同じＳＯＩ基板を
使用し、図１の（ｂ）に示されるような引出し配線部６
の所望の位置にＡｕバンプが形成された基板を得た。こ
の基板をエッチングすることなしに、すなわちＡｕバン
プの下部に凸状部を形成することなく反応管内にいれ、
いわゆるＶＬＳ成長法により、棒状単結晶体を成長させ
る。例えば、９５０℃に加熱し、四塩化珪素と水素の混
合ガスを流すとＡｕバンプ形成位置に棒状単結晶体が形
成される。このとき、最初にＡｕバンプ内に単結晶膜か
ら、シリコンがとりこまれ、Ａｕ／Ｓｉの合金層を形成
し、次いで雰囲気ガス中からこの合金層を介してシリコ
ンがとりこまれ徐々に棒状単結晶体を成長させてゆく。
このようにして得られた棒状単結晶体は直径が１０〜１
６μｍとばらついており、長さほぼ２ｍｍであった。そ
の基部を走査型電子顕微鏡で５００倍に拡大して観察し
た結果のモデル図を図１０に示した。また、雰囲気ガス
中の原料ガス、すなわち単結晶の元素を含むガスの濃度
を濃くし、高い成長温度で成長させた場合のモデル図を
図１１に示した。（ａ）は斜め上方より観察したもので
あり、（ｂ）は横方向から観察した図である。図１０で
は棒状単結晶体の基部の周囲に深さ約３μｍの凹部がみ
られ、さらにその表面に微細な凹凸が観察された。図１
１では、逆に棒状単結晶体の基部の周囲に凸部がみら
れ、さらにその表面に微細な凹凸が観察された。図１１
の場合のように、原料ガスの濃度が高く、高い温度で成
長させると、棒状単結晶基部の周囲の凹部に気相から直
接析出し堆積するシリコンの量が増加し、結果的に凸状
部を形成する。いずれの場合についても、基部の周囲を
通過する直線１９に沿って、Sloan 社製 DEKTAK 3030を
用いて表面粗さを測定した結果、図１０（ｃ）、図１１
（ｃ）に示す測定結果が得られた。これによると、図１
０（ｃ）の場合は、約３μｍの凹部が観察され、図１１
（ｃ）の場合は、約２μｍの凸部と約１μｍの凹部が観
察された。これらの棒状単結晶体と引出し配線部に選択
的に導電性金属をメッキしたが、棒状単結晶体基部の周
囲のメッキに多数の不良部が発生した。また、初めに形
成した各々のＡｕバンプの位置に対し、得られた棒状単
結晶体の位置はそれぞれランダムに位置ずれを起こし、
最大２０μｍずれており、位置精度が悪かった。

【００３３】

【発明の効果】以上説明したように、本発明によればＶ
ＬＳ法により回路の所望の位置に位置ずれ、キンク及び
ブランチの発生無く棒状単結晶体を形成することができ
る。また、棒状単結晶体の周辺に１μｍより大きい凹凸
がなく平滑で平坦性に優れているため、メッキ処理が容
易にでき良質の導電性膜の形成が可能となる。その結
果、棒状単結晶体の表面とともに回路を構成する単結晶
膜の表面に良好な導電性膜を形成することができ、位置
精度のよい棒状単結晶体を有する回路基板を得ることが
できる。尚、本発明により得られた回路基板は、ＬＣＤ
ドライバー用ＩＣやＡＳＩＣなどの超多ピンデバイス、
その他の半導体デバイスなどにおいて、半導体ウェハ、
チップ、パッケージ段階での常温及びバーンイン試験等
に使用できるプローブカード用回路基板、或いは走査型
トンネル顕微鏡や電子間力顕微鏡をはじめとする走査プ
ローブ顕微鏡のプローブ及びその他電子デバイスに使用
できる端子を有する回路基板として使用できる。

【図面の簡単な説明】

【図１】、

【図２】、

【図３】本発明の実施例１の回路基板の製造工程を示す
概略図である。

【図４】、

【図５】、

【図６】本発明の実施例２の回路基板の製造工程を示す
概略図である。

【図７】凸状部の加工工程におけるエッチングの進行と
アンダーカットを説明するための図である。

【図８】本発明でいう金属層Ａｕとその金属層の下部に
形成されるＳｉ単結晶凸状部の割合を説明するための図
である。

【図９】本発明の実施例１で得られた回路基板の棒状単
結晶基部の周囲の状態を示す。 （ａ）走査型顕微鏡で５００倍で観察したときの斜め上
方から観察したモデル図である。（ｂ）同、横方向から
観察したモデル図である。（ｃ）棒状単結晶基部の周囲
の表面粗さの測定図である。

【図１０】本発明の比較例１で得られた回路基板の棒状
単結晶基部の周囲の状態を示す。（ａ）、（ｂ）、
（ｃ）は図１０と同じ。

【図１１】本発明の比較例１で得られた回路基板の棒状
単結晶基部の周囲の状態を示す。（ａ）、（ｂ）、
（ｃ）は図１１と同じ。

【符号の説明】

１ 支持基板 ２ 絶縁層 ３ 単結晶膜 ４ 金属層又はエッチングマスク ５ Ａｕバンプ ６ 引き出し配線部 ７ 引き出し配線部 ８ 棒状単結晶体 ９ Ａｕ−Ｓｉ合金 １０ Ｎｉ−Ｐ膜 １１ Ａｕ膜 １２ Ｒｈ膜 １３ 引き出し配線部 １４ Ｎｉ−Ｐ膜 １５ Ａｕ膜 １６ Ｒｈ膜 １７ 単結晶膜 １８ 金属層の下部の凸状部 １９ 表面粗さ測定位置 ２０ 棒状単結晶基部の周囲の凹凸部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 絶縁層上に形成された回路の所望の位置
   に棒状単結晶体が形成された基板であって、該回路は単
   結晶膜または単結晶膜上に形成された導電性膜からな
   り、該棒状単結晶体が前記回路を構成する単結晶膜と同
   じ元素からなり、その基部の周囲に１μｍより大きい凹
   凸がないことを特徴とする回路基板。
2. 【請求項２】 （１）絶縁層を介して基板表面に形成さ
   れた単結晶膜上にエッチングマスクを形成した後、該エ
   ッチングマスク上の所望の位置に前記単結晶膜と合金を
   形成する金属層または前記単結晶膜よりも融点の低い金
   属層を形成する工程、（２）前記エッチングマスクが形
   成された部分以外の前記単結晶膜を絶縁層面までエッチ
   ングして周囲より凸状に回路を形成する工程、（３）前
   記金属層の下部以外のエッチングマスクを除去し前記金
   属層を有する回路を形成する工程、（４）エッチングに
   より、前記金属層の下部を凸状部に加工する工程、
   （５）前記単結晶膜を構成する元素を含む原料ガス雰囲
   気内で棒状単結晶体を成長させる工程、（６）該棒状単
   結晶体と（３）により形成された回路の表面を導電性金
   属で被覆させる工程からなることを特徴とする回路基板
   の製造方法。
3. 【請求項３】 請求項２の（２）〜（４）に記載の工程
   が、（２）前記エッチングマスクが形成された部分以外
   の前記単結晶膜をその厚さの１／３以上、１未満をエッ
   チングし周囲より凸状の回路の一部を形成する工程、
   （３）前記金属層の下部以外のエッチングマスクを除去
   し前記金属層を有する回路を形成する工程、（４）エッ
   チングにより、前記金属層の下部を凸状部に加工する工
   程、であって、（３）及び（４）の工程をへて、残存す
   る単結晶膜をエッチングにより除去し凸状の回路を形成
   する工程であることを特徴とする回路基板の製造方法。
4. 【請求項４】 請求項２又は請求項３において、金属層
   がＡｕであり、（４）に記載の工程において、該金属層
   の下部に加工される凸状部がＳｉ単結晶であって、該金
   属層のＡｕと該凸状部のＳｉ単結晶の割合（Ａｕ／Ｓ
   ｉ）が原子比で(１５／８５ )〜（５５／４５）である
   ことを特徴とする回路基板の製造方法。