JPH0962378A - 定電流回路 - Google Patents
定電流回路Info
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- JPH0962378A JPH0962378A JP21897395A JP21897395A JPH0962378A JP H0962378 A JPH0962378 A JP H0962378A JP 21897395 A JP21897395 A JP 21897395A JP 21897395 A JP21897395 A JP 21897395A JP H0962378 A JPH0962378 A JP H0962378A
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- 238000010586 diagram Methods 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
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Abstract
(57)【要約】
【課題】 イニシャライズ前等において電源電流が異状
に増大するのを防止する。 【解決手段】 演算増幅器２の非反転入力端子に基準電
圧Ｖr が与えられ、その出力端子が出力トランジスタ３
のベースに接続され、エミッタが反転入力端子に接続さ
れると共に抵抗器４を介して共通電位点に接続される。
またベースがツェナーダイオード５を介して共通電位点
に接続され、コレクタが負荷インピーダンス６を介して
電源に接続される。この発明では、特に演算増幅器２の
出力端子とベースとの間にダイオード１１がベース電流
の流れる向きに挿入される。これにより、異状時に基準
電圧Ｖr の極性が正常動作時と逆になり、トランジスタ
がカットオフされた場合に、ツェナーダイオード５を通
じて共通電位点より負電源（−Ｖｐ）へ、または正電源
（＋Ｖｐ）より共通電位点に流れる大電流をダイオード
１１により阻止することができる。
に増大するのを防止する。 【解決手段】 演算増幅器２の非反転入力端子に基準電
圧Ｖr が与えられ、その出力端子が出力トランジスタ３
のベースに接続され、エミッタが反転入力端子に接続さ
れると共に抵抗器４を介して共通電位点に接続される。
またベースがツェナーダイオード５を介して共通電位点
に接続され、コレクタが負荷インピーダンス６を介して
電源に接続される。この発明では、特に演算増幅器２の
出力端子とベースとの間にダイオード１１がベース電流
の流れる向きに挿入される。これにより、異状時に基準
電圧Ｖr の極性が正常動作時と逆になり、トランジスタ
がカットオフされた場合に、ツェナーダイオード５を通
じて共通電位点より負電源（−Ｖｐ）へ、または正電源
（＋Ｖｐ）より共通電位点に流れる大電流をダイオード
１１により阻止することができる。
Description
【０００１】
【発明の属する技術分野】この発明はＩＣテスタ等に用
いられる定電流回路に関する。
いられる定電流回路に関する。
【０００２】
【従来の技術】従来の定電流回路１を図２により説明す
る。定電流回路１には一定の出力電流Ｉo に対応する基
準電圧Ｖr が基準電圧発生回路２より演算増幅器２の非
反転入力端子に供給される。演算増幅器２の出力はトラ
ンジスタ３のベースに接続され、そのエミッタは演算増
幅器２の反転入力端子に接続されると共に抵抗器４を介
して共通電位点に接続される。またベースはツェナーダ
イオード（一般的には定電圧しきい値素子）５を介して
共通電位点に、コレクタは負荷インピーダンス６を介し
て電源（電源電圧＋Ｖ）にそれぞれ接続される。
る。定電流回路１には一定の出力電流Ｉo に対応する基
準電圧Ｖr が基準電圧発生回路２より演算増幅器２の非
反転入力端子に供給される。演算増幅器２の出力はトラ
ンジスタ３のベースに接続され、そのエミッタは演算増
幅器２の反転入力端子に接続されると共に抵抗器４を介
して共通電位点に接続される。またベースはツェナーダ
イオード（一般的には定電圧しきい値素子）５を介して
共通電位点に、コレクタは負荷インピーダンス６を介し
て電源（電源電圧＋Ｖ）にそれぞれ接続される。
【０００３】トランジスタ３のベース電流Ｉb はコレク
タ電流Ｉc ，エミッタ電流Ｉe に比べて小さいので、簡
単化のため無視すると、エミッタ電圧Ｖe は抵抗器４の
抵抗値をＲと置けば、Ｉｅ≒Ｉｃ＝Ｉｏであるから Ｖe ≒ＲＩo …………… （１） 演算増幅器２の利得をＡとすれば、その出力電圧は（Ｖ
r −Ｖe ）Ａとなる。一方、ベースの電圧はＶbe＋Ｖe
で表されるから、次式が得られる。
タ電流Ｉc ，エミッタ電流Ｉe に比べて小さいので、簡
単化のため無視すると、エミッタ電圧Ｖe は抵抗器４の
抵抗値をＲと置けば、Ｉｅ≒Ｉｃ＝Ｉｏであるから Ｖe ≒ＲＩo …………… （１） 演算増幅器２の利得をＡとすれば、その出力電圧は（Ｖ
r −Ｖe ）Ａとなる。一方、ベースの電圧はＶbe＋Ｖe
で表されるから、次式が得られる。
【０００４】 （Ｖr −Ｖe ）Ａ＝Ｖbe＋Ｖe …………… （２） （１）式を代入すれば （Ｖr −ＲＩo ) Ａ≒Ｖbe＋ＲＩo ＶｒＡ−Ｖbe≒ＲＩo （Ａ＋１） ∴ Ｉo ≒（ＶｒＡ−Ｖbe）／Ｒ（Ａ＋１） ＝（Ｖr −Ｖbe／Ａ）Ｒ（１＋１／Ａ） 利得Ａは極めて大きいので、 Ｉo ≒Ｖr ／Ｒ …………… （３） となり、出力電流Ｉo は基準電圧Ｖr に比例した定電流
となる。また（３）式より演算増幅器２の２つの入力電
圧Ｖr とＶe （≒ＲＩo ）は相等しい。
となる。また（３）式より演算増幅器２の２つの入力電
圧Ｖr とＶe （≒ＲＩo ）は相等しい。
【０００５】ツェナーダイオード５のツェナー電圧をＶ
ｚとすれば、 Ｖz ≧Ｖbe＋Ｖe ＝Ｖbe＋ＲＩo ∴ Ｉo ≦（Ｖz −Ｖbe）／Ｒ …………… （４） 従って、出力電流Ｉｏはツェナー電圧Ｖｚにより制限さ
れる。またベースに印加される電圧はツェナー電圧Ｖｚ
を越えることはない。このように、ツェナーダイオード
５はトランジスタ３を保護するのに用いられる。
ｚとすれば、 Ｖz ≧Ｖbe＋Ｖe ＝Ｖbe＋ＲＩo ∴ Ｉo ≦（Ｖz −Ｖbe）／Ｒ …………… （４） 従って、出力電流Ｉｏはツェナー電圧Ｖｚにより制限さ
れる。またベースに印加される電圧はツェナー電圧Ｖｚ
を越えることはない。このように、ツェナーダイオード
５はトランジスタ３を保護するのに用いられる。
【０００６】次に基準電圧発生回路２につき説明する。
デジタル加算回路７に定電流回路１の出力電流Ｉo に相
当する基準電流のデジタル値Ｉr(Ｄ）と第１オフセット
電流のデジタル値Ｉ1(Ｄ）とが入力される。基準電流Ｉ
r(Ｄ）は０〜Ｉｒmax(Ｄ）の値をとる。また第１オフセ
ット電流Ｉ1(Ｄ）は０からＩｒmax(Ｄ）／２より多少大
きな値までをとる。テジタル加算回路７の出力Ｉ7 ＝Ｉ
r(Ｄ) ＋Ｉ1(Ｄ）はＤ／Ａコンバータ８に入力され、ア
ナログ値Ｉ8 ＝Ｉr ＋Ｉ1 に変換されて、アナログ減算
回路９に入力され、第２オフセット電流値（アナログ
値）Ｉ2 だけ減算されて電流値Ｉ9 が出力される。
デジタル加算回路７に定電流回路１の出力電流Ｉo に相
当する基準電流のデジタル値Ｉr(Ｄ）と第１オフセット
電流のデジタル値Ｉ1(Ｄ）とが入力される。基準電流Ｉ
r(Ｄ）は０〜Ｉｒmax(Ｄ）の値をとる。また第１オフセ
ット電流Ｉ1(Ｄ）は０からＩｒmax(Ｄ）／２より多少大
きな値までをとる。テジタル加算回路７の出力Ｉ7 ＝Ｉ
r(Ｄ) ＋Ｉ1(Ｄ）はＤ／Ａコンバータ８に入力され、ア
ナログ値Ｉ8 ＝Ｉr ＋Ｉ1 に変換されて、アナログ減算
回路９に入力され、第２オフセット電流値（アナログ
値）Ｉ2 だけ減算されて電流値Ｉ9 が出力される。
【０００７】 Ｉ9 ＝Ｉｒ＋Ｉ1 −Ｉ2 …………… （５） 第２オフセット電流値Ｉ2 は Ｉ2 ≒Ｉr max ／２ …………… （６） に設定される。後述するが、定常状態ではＩ1 は Ｉ1 ≒Ｉ2 …………… （７） に初期設定されているので、 Ｉ9 ≒Ｉｒ …………… （８） となる。
【０００８】アナログ減算回路９の出力Ｉ9 ≒Ｉｒは利
得調整器１０に入力されて、ｋ≒Ｒ倍されて、 Ｖr ＝ｋＩ9 ≒ｋＩr ≒ＲＩr …………… （９） で表される基準電圧Ｖr が得られる。（９）式と（３）
式を比較すれば明らかなように、 Ｉr ≒Ｉｏ …………… (10） となる。
得調整器１０に入力されて、ｋ≒Ｒ倍されて、 Ｖr ＝ｋＩ9 ≒ｋＩr ≒ＲＩr …………… （９） で表される基準電圧Ｖr が得られる。（９）式と（３）
式を比較すれば明らかなように、 Ｉr ≒Ｉｏ …………… (10） となる。
【０００９】ＩＣテスタ等の定電流回路では、基準電流
Ｉr を０mAに設定した場合に、出力電流Ｉｏも０mAにな
るように零点調整（オフセット調整またはイニシャライ
ズとも言う）を行っている。次にその方法を説明する。
基準電流Ｉr ＝０に設定する。第２オフセット電流Ｉ2
は（６）式のとおり、Ｉ2 ≒Ｉr max ／２の固定値に設
定されている。第１オフセット電流Ｉ1 を図３に示すよ
うに０から次第に増加させて行き、Ｐ点までＩｏ＝０
で、Ｐ点からＩ1に応じてＩｏが増加したとすれば、第
１オフセット電流Ｉ1 をＰ点における値Ｉ 1Pに初期設定
する。Ｐ点において限りなくゼロに近い出力電流Ｉo が
流れ出たとすれば、演算増幅器２とトランジスタ３によ
る負帰還制御によってＶr ＝Ｖe ≒０となり、従ってＶ
r ＝ｋＩ9 ≒０である。従って、 Ｉ9 ＝Ｉ1P−Ｉ2 ≒０ ∴ Ｉ1P≒Ｉ2 …………… (11）
Ｉr を０mAに設定した場合に、出力電流Ｉｏも０mAにな
るように零点調整（オフセット調整またはイニシャライ
ズとも言う）を行っている。次にその方法を説明する。
基準電流Ｉr ＝０に設定する。第２オフセット電流Ｉ2
は（６）式のとおり、Ｉ2 ≒Ｉr max ／２の固定値に設
定されている。第１オフセット電流Ｉ1 を図３に示すよ
うに０から次第に増加させて行き、Ｐ点までＩｏ＝０
で、Ｐ点からＩ1に応じてＩｏが増加したとすれば、第
１オフセット電流Ｉ1 をＰ点における値Ｉ 1Pに初期設定
する。Ｐ点において限りなくゼロに近い出力電流Ｉo が
流れ出たとすれば、演算増幅器２とトランジスタ３によ
る負帰還制御によってＶr ＝Ｖe ≒０となり、従ってＶ
r ＝ｋＩ9 ≒０である。従って、 Ｉ9 ＝Ｉ1P−Ｉ2 ≒０ ∴ Ｉ1P≒Ｉ2 …………… (11）
【００１０】
【発明が解決しようとする課題】正常動作時には、Ｉo
≒Ｉr ≧０に設定され、演算増幅器２の出力端子の電圧
は必ずゼロまたは正値であるので、演算増幅器２のマイ
ナス側の電源としては演算増幅器２にバイアスを与える
だけの小さな容量のもので十分である。次にＩＣテスタ
等が電源投入直後で、未だイニシャライズにおける零点
調整が行われていない場合を考える。Ｉr ＝０に設定さ
れているとする。第２オフセット電流Ｉ2 はＩ2 ≒Ｉr
max ／２に固定されている。第１オフセット電流Ｉ1 は
未だ零点調整が行われていないので、どのような値かは
分からないが、約１／２の確率でＩ2 よりも小さな値で
ある。従って基準電圧Ｖr ＝ｋＩ9 ＝ｋ（Ｉ1 −Ｉ2 ）
は約１／２の確率で負となる。従って演算増幅器２の出
力電圧（Ｖr −Ｖe ）Ａも同様に負になり、トランジス
タはカットオフする。これにより負帰還制御が行われな
くなるので、演算増幅器２は飽和し、電源電圧−Ｖｐに
ほゞ等しい負の最大電圧を出力しようとする。すると、
ツェナーダイオード５には順方向の電圧がかかり、共通
電位点→ツェナーダイオード５→演算増幅器２→負電源
（−Ｖｐ) の経路で大きな電流が流れる。そのため負電
源として大容量のものが必要になる。
≒Ｉr ≧０に設定され、演算増幅器２の出力端子の電圧
は必ずゼロまたは正値であるので、演算増幅器２のマイ
ナス側の電源としては演算増幅器２にバイアスを与える
だけの小さな容量のもので十分である。次にＩＣテスタ
等が電源投入直後で、未だイニシャライズにおける零点
調整が行われていない場合を考える。Ｉr ＝０に設定さ
れているとする。第２オフセット電流Ｉ2 はＩ2 ≒Ｉr
max ／２に固定されている。第１オフセット電流Ｉ1 は
未だ零点調整が行われていないので、どのような値かは
分からないが、約１／２の確率でＩ2 よりも小さな値で
ある。従って基準電圧Ｖr ＝ｋＩ9 ＝ｋ（Ｉ1 −Ｉ2 ）
は約１／２の確率で負となる。従って演算増幅器２の出
力電圧（Ｖr −Ｖe ）Ａも同様に負になり、トランジス
タはカットオフする。これにより負帰還制御が行われな
くなるので、演算増幅器２は飽和し、電源電圧−Ｖｐに
ほゞ等しい負の最大電圧を出力しようとする。すると、
ツェナーダイオード５には順方向の電圧がかかり、共通
電位点→ツェナーダイオード５→演算増幅器２→負電源
（−Ｖｐ) の経路で大きな電流が流れる。そのため負電
源として大容量のものが必要になる。
【００１１】この発明の目的は、オフセット調整（イニ
シャライズ）前等において、基準電圧Ｖr の極性が正常
時と逆になっても、演算増幅器の正、負の電源に異常な
大電流が流れないようにして、電源容量の小容量化を図
ろうとするものである。
シャライズ）前等において、基準電圧Ｖr の極性が正常
時と逆になっても、演算増幅器の正、負の電源に異常な
大電流が流れないようにして、電源容量の小容量化を図
ろうとするものである。
【００１２】
【課題を解決するための手段】演算増幅器の非反転入力
端子に基準電圧が与えられ、その演算増幅器の出力端子
が出力トランジスタのベースに接続され、該トランジス
タのエミッタが演算増幅器の反転入力端子に接続される
と共に抵抗器を介して共通電位点に接続され、ベースが
定電圧しきい値素子を介して共通電位点に接続され、コ
レクタが負荷インピーダンスを介して電源に接続されて
いる定電流回路において、この発明では、演算増幅器の
出力端子とトランジスタのベースとの間にダイオードが
ベース電流の流れる向きに挿入される。
端子に基準電圧が与えられ、その演算増幅器の出力端子
が出力トランジスタのベースに接続され、該トランジス
タのエミッタが演算増幅器の反転入力端子に接続される
と共に抵抗器を介して共通電位点に接続され、ベースが
定電圧しきい値素子を介して共通電位点に接続され、コ
レクタが負荷インピーダンスを介して電源に接続されて
いる定電流回路において、この発明では、演算増幅器の
出力端子とトランジスタのベースとの間にダイオードが
ベース電流の流れる向きに挿入される。
【００１３】
【発明の実施の形態】この発明の実施例を図１Ａに、図
２と対応する部分に同じ符号を付して示し、重複説明を
省略する。この発明では、イニシャライズ前において、
基準電圧Ｖrが正常時と逆で負となり、これにより演算
増幅器２の出力端子の電圧が負となるために、共通電位
点よりツェナーダイオード５及び演算増幅器２を通じて
負電源（−Ｖｐ）に大電流が流れるのを防止するため
に、ダイオード１１を演算増幅器２の出力端子とトラン
ジスタ３のベースとの間に、ベース電流の流れる向きに
挿入する。基準電圧Ｖr が正である通常の動作時にはダ
イオード１１は何ら悪影響を与えない。
２と対応する部分に同じ符号を付して示し、重複説明を
省略する。この発明では、イニシャライズ前において、
基準電圧Ｖrが正常時と逆で負となり、これにより演算
増幅器２の出力端子の電圧が負となるために、共通電位
点よりツェナーダイオード５及び演算増幅器２を通じて
負電源（−Ｖｐ）に大電流が流れるのを防止するため
に、ダイオード１１を演算増幅器２の出力端子とトラン
ジスタ３のベースとの間に、ベース電流の流れる向きに
挿入する。基準電圧Ｖr が正である通常の動作時にはダ
イオード１１は何ら悪影響を与えない。
【００１４】これまでの説明ではトランジスタ３はｎｐ
ｎ形で、出力電流Ｉo をコレクタより吸い込むものとし
たが、この発明はこの場合に限らず、図１Ｂに示すよう
に、トランジスタ３が出力電流Ｉo を吐き出す場合にも
適用できることは明らかである。しかし、その場合に
は、トランジスタ３はｐｎｐ形とされ、負荷インピーダ
ンス６を介して負電源（−Ｖ）に接続される。また基準
電圧Ｖr 及びエミッタ電圧Ｖe は負である。ダイオード
１１はベース電流の流れる方向に挿入されるので、図１
Ａとは向きが逆になる。またツェナーダイオード５の向
きも逆となる。
ｎ形で、出力電流Ｉo をコレクタより吸い込むものとし
たが、この発明はこの場合に限らず、図１Ｂに示すよう
に、トランジスタ３が出力電流Ｉo を吐き出す場合にも
適用できることは明らかである。しかし、その場合に
は、トランジスタ３はｐｎｐ形とされ、負荷インピーダ
ンス６を介して負電源（−Ｖ）に接続される。また基準
電圧Ｖr 及びエミッタ電圧Ｖe は負である。ダイオード
１１はベース電流の流れる方向に挿入されるので、図１
Ａとは向きが逆になる。またツェナーダイオード５の向
きも逆となる。
【００１５】図１Ｂの場合には、イニシャライズ前にお
いて基準電圧Ｖr ，従って演算増幅器２の出力端子の電
圧が正となった場合に、トランジスタ３がカットオフ
し、正電源（＋ＶP ）→演算増幅器２→ツェナーダイオ
ード５→共通電位点に流れる大電源をダイオード１１で
阻止している。
いて基準電圧Ｖr ，従って演算増幅器２の出力端子の電
圧が正となった場合に、トランジスタ３がカットオフ
し、正電源（＋ＶP ）→演算増幅器２→ツェナーダイオ
ード５→共通電位点に流れる大電源をダイオード１１で
阻止している。
【００１６】
【発明の効果】イニシャライズ前などにおいて、基準電
圧Ｖr の極性が正常動作時の極性と逆となり、トランジ
スタ３をカットオフさせる極性の電圧が演算増幅器２の
出力に発生した場合において、共通電位点→ツェナーダ
イオード５→演算増幅器２→負電源（−ＶP ）の経路ま
たは正電源（＋ＶP ）→演算増幅器２→ツェナーダイオ
ード５→共通電位点の経路に流れる大電流をこの発明で
追加したダイオード１１によって阻止することができ
る。よって、演算増幅器の負または正の電源は演算増幅
器にバイヤス電流を与える程度の小容量のものに小形
化、経済化できる。
圧Ｖr の極性が正常動作時の極性と逆となり、トランジ
スタ３をカットオフさせる極性の電圧が演算増幅器２の
出力に発生した場合において、共通電位点→ツェナーダ
イオード５→演算増幅器２→負電源（−ＶP ）の経路ま
たは正電源（＋ＶP ）→演算増幅器２→ツェナーダイオ
ード５→共通電位点の経路に流れる大電流をこの発明で
追加したダイオード１１によって阻止することができ
る。よって、演算増幅器の負または正の電源は演算増幅
器にバイヤス電流を与える程度の小容量のものに小形
化、経済化できる。
【図１】この発明の実施例を示す回路図。
【図２】従来の定電流回路を基準電圧発生回路と共に示
す回路図。
す回路図。
【図３】図２のゼロ点調整の際の出力電流Ｉo と第１オ
フセット電流Ｉ1 との関係を示すグラフ。
フセット電流Ｉ1 との関係を示すグラフ。
Claims (1)
- 【請求項１】 演算増幅器の非反転入力端子に基準電圧
が与えられ、その演算増幅器の出力端子が出力トランジ
スタのベースに接続され、 該トランジスタのエミッタが前記演算増幅器の反転入力
端子に接続されると共に抵抗器を介して共通電位点に接
続され、ベースが定電圧しきい値素子を介して共通電位
点に接続され、コレクタが負荷インピーダンスを介して
電源に接続されている定電流回路において、 前記演算増幅器の出力端子と前記トランジスタのベース
との間にダイオードがベース電流の流れる向きに挿入さ
れていることを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21897395A JPH0962378A (ja) | 1995-08-28 | 1995-08-28 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21897395A JPH0962378A (ja) | 1995-08-28 | 1995-08-28 | 定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0962378A true JPH0962378A (ja) | 1997-03-07 |
Family
ID=16728270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21897395A Pending JPH0962378A (ja) | 1995-08-28 | 1995-08-28 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0962378A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105404348A (zh) * | 2015-12-30 | 2016-03-16 | 苏州博众精工科技有限公司 | 一种用于恒流源的电流线性控制电路 |
| CN108870797A (zh) * | 2018-04-28 | 2018-11-23 | 西南科技大学 | 一种多档位切换半导体致冷器限流保护电路 |
| CN110034669A (zh) * | 2019-04-23 | 2019-07-19 | 北京控制工程研究所 | 一种低压直流母线桥臂短路故障保护电路 |
-
1995
- 1995-08-28 JP JP21897395A patent/JPH0962378A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105404348A (zh) * | 2015-12-30 | 2016-03-16 | 苏州博众精工科技有限公司 | 一种用于恒流源的电流线性控制电路 |
| CN108870797A (zh) * | 2018-04-28 | 2018-11-23 | 西南科技大学 | 一种多档位切换半导体致冷器限流保护电路 |
| CN110034669A (zh) * | 2019-04-23 | 2019-07-19 | 北京控制工程研究所 | 一种低压直流母线桥臂短路故障保护电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031209 |