JPH0962503A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0962503A JPH0962503A JP21779695A JP21779695A JPH0962503A JP H0962503 A JPH0962503 A JP H0962503A JP 21779695 A JP21779695 A JP 21779695A JP 21779695 A JP21779695 A JP 21779695A JP H0962503 A JPH0962503 A JP H0962503A
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- bits
- microcomputer
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- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract 4
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【課題】 サブルーチンコール命令及びリターン命令時
のＲＡＭの一時待避用アドレス数及び命令サイクル数を
減少させる。 【解決手段】 演算論理ユニットがｎビット単位で演算
を行うマイクロコンピュータに於いて、前記マイクロコ
ンピュータの動作を制御する為のプログラムデータが記
憶されたＲＯＭのアドレスをアクセスする（２ｎ＋１）
ビットのプログラムカウンタと、各アドレスが（ｎ＋
１）ビットで構成される、データの書き込み及び読み出
しが可能なＲＡＭと、前記プログラムカウンタの値を前
記ＲＡＭの所定アドレスに格納する時に前記ＲＡＭの所
定アドレスをアクセスするスタックポインタと、を備
え、前記プログラムカウンタの値を、上位（ｎ＋１）ビ
ット且つ下位ｎビットに分割して前記ＲＡＭの２アドレ
スに格納する。
のＲＡＭの一時待避用アドレス数及び命令サイクル数を
減少させる。 【解決手段】 演算論理ユニットがｎビット単位で演算
を行うマイクロコンピュータに於いて、前記マイクロコ
ンピュータの動作を制御する為のプログラムデータが記
憶されたＲＯＭのアドレスをアクセスする（２ｎ＋１）
ビットのプログラムカウンタと、各アドレスが（ｎ＋
１）ビットで構成される、データの書き込み及び読み出
しが可能なＲＡＭと、前記プログラムカウンタの値を前
記ＲＡＭの所定アドレスに格納する時に前記ＲＡＭの所
定アドレスをアクセスするスタックポインタと、を備
え、前記プログラムカウンタの値を、上位（ｎ＋１）ビ
ット且つ下位ｎビットに分割して前記ＲＡＭの２アドレ
スに格納する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータに関する。
ータに関する。
【０００２】
【従来の技術】１チップマイクロコンピュータには、該
マイクロコンピュータの動作制御を行う為のプログラム
データが記憶されたＲＯＭ、演算データの書き込み及び
読み出しが行われるＲＡＭが内蔵されている。ここで、
前記ＲＯＭをアクセスするプログラムカウンタを２ｎビ
ットで構成すると、前記ＲＯＭの全アドレス数は２↑２
ｎ（２の２ｎ乗）となる。また、前記ＲＡＭの各アドレ
スはｎビットで構成されているものとする（１バイトが
ｎビット）。
マイクロコンピュータの動作制御を行う為のプログラム
データが記憶されたＲＯＭ、演算データの書き込み及び
読み出しが行われるＲＡＭが内蔵されている。ここで、
前記ＲＯＭをアクセスするプログラムカウンタを２ｎビ
ットで構成すると、前記ＲＯＭの全アドレス数は２↑２
ｎ（２の２ｎ乗）となる。また、前記ＲＡＭの各アドレ
スはｎビットで構成されているものとする（１バイトが
ｎビット）。
【０００３】前記プログラムカウンタが所定値となり、
該プログラムカウンタ値でアクセスされ前記ＲＯＭから
読み出されたプログラムデータに基づき、メインルーチ
ンからサブルーチンへ移行する所謂サブルーチンコール
命令が実行されると、該サブルーチン命令実行後に復帰
すべきメインルーチン実行の為の前記ＲＯＭのアドレス
データ即ちその時必要とされる前記プログラムカウンタ
の値を前記ＲＡＭに一時的に格納しておかなければなら
ない。上記した様に、アドレスデータのビット長が２ｎ
ビット、前記ＲＡＭの各アドレスのバイト長がｎビット
の為、前記サブルーチンコール命令が実行された時、ス
タックポインタで前記ＲＡＭの２つのアドレスをアドレ
ッシングし、前記アドレスデータをｎビットずつに分け
て前記ＲＡＭに格納する必要があった。
該プログラムカウンタ値でアクセスされ前記ＲＯＭから
読み出されたプログラムデータに基づき、メインルーチ
ンからサブルーチンへ移行する所謂サブルーチンコール
命令が実行されると、該サブルーチン命令実行後に復帰
すべきメインルーチン実行の為の前記ＲＯＭのアドレス
データ即ちその時必要とされる前記プログラムカウンタ
の値を前記ＲＡＭに一時的に格納しておかなければなら
ない。上記した様に、アドレスデータのビット長が２ｎ
ビット、前記ＲＡＭの各アドレスのバイト長がｎビット
の為、前記サブルーチンコール命令が実行された時、ス
タックポインタで前記ＲＡＭの２つのアドレスをアドレ
ッシングし、前記アドレスデータをｎビットずつに分け
て前記ＲＡＭに格納する必要があった。
【０００４】
【発明が解決しようとする課題】ところで、１チップマ
イクロコンピュータの機能拡大の為、前記ＲＯＭのプロ
グラム領域を２倍（例えば６４Ｋバイトから１２８Ｋバ
イト）に拡張する場合、前記プログラムカウンタ（アド
レスデータ）のビット長は２ｎビットから１ビット増え
た（２ｎ＋１）ビット必要となる。この時、前記アドレ
スデータのスタックの為に用いる前記ＲＡＭのバイト長
をｎビットのままとしておくと、サブルーチンコール命
令時に前記ＲＡＭにメインルーチン復帰後のアドレスデ
ータを一時記憶させる為には、前記アドレスデータをｎ
ビット、ｎビット及び１ビットに３分割する必要があ
り、即ち前記ＲＡＭの３つのアドレスを使用することに
なり、この結果、前記ＲＡＭのスタック領域の使用量及
び命令サイクル数の増大を招く問題があった。
イクロコンピュータの機能拡大の為、前記ＲＯＭのプロ
グラム領域を２倍（例えば６４Ｋバイトから１２８Ｋバ
イト）に拡張する場合、前記プログラムカウンタ（アド
レスデータ）のビット長は２ｎビットから１ビット増え
た（２ｎ＋１）ビット必要となる。この時、前記アドレ
スデータのスタックの為に用いる前記ＲＡＭのバイト長
をｎビットのままとしておくと、サブルーチンコール命
令時に前記ＲＡＭにメインルーチン復帰後のアドレスデ
ータを一時記憶させる為には、前記アドレスデータをｎ
ビット、ｎビット及び１ビットに３分割する必要があ
り、即ち前記ＲＡＭの３つのアドレスを使用することに
なり、この結果、前記ＲＡＭのスタック領域の使用量及
び命令サイクル数の増大を招く問題があった。
【０００５】そこで、本発明は、ＲＯＭの記憶容量を２
倍に拡張する場合であっても、サブルーチンコール命令
及びリターン命令時にアクセスするＲＡＭのアドレス数
を従来よりも減らすことのできるマイクロコンピュータ
を提供することを目的とする。
倍に拡張する場合であっても、サブルーチンコール命令
及びリターン命令時にアクセスするＲＡＭのアドレス数
を従来よりも減らすことのできるマイクロコンピュータ
を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、演算論理ユニットがｎビット単位で演算を行うマ
イクロコンピュータに於いて、前記マイクロコンピュー
タの動作を制御する為のプログラムデータが記憶された
ＲＯＭのアドレスをアクセスする（２ｎ＋１）ビットの
プログラムカウンタと、各アドレスが（ｎ＋１）ビット
で構成される、データの書き込み及び読み出しが可能な
ＲＡＭと、前記プログラムカウンタの値を前記ＲＡＭの
所定アドレスに格納する時に前記ＲＡＭの所定アドレス
をアクセスするスタックポインタと、を備え、前記プロ
グラムカウンタの値を、上位（ｎ＋１）ビット且つ下位
ｎビットに分割して前記ＲＡＭの２アドレスに格納する
点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、演算論理ユニットがｎビット単位で演算を行うマ
イクロコンピュータに於いて、前記マイクロコンピュー
タの動作を制御する為のプログラムデータが記憶された
ＲＯＭのアドレスをアクセスする（２ｎ＋１）ビットの
プログラムカウンタと、各アドレスが（ｎ＋１）ビット
で構成される、データの書き込み及び読み出しが可能な
ＲＡＭと、前記プログラムカウンタの値を前記ＲＡＭの
所定アドレスに格納する時に前記ＲＡＭの所定アドレス
をアクセスするスタックポインタと、を備え、前記プロ
グラムカウンタの値を、上位（ｎ＋１）ビット且つ下位
ｎビットに分割して前記ＲＡＭの２アドレスに格納する
点である。
【０００７】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は、本発明のマイクロコンピュータ
を示す図である。図１において、（１）はＲＯＭであ
り、マイクロコンピュータの動作を制御する為のプログ
ラムデータが予めマスク等で記憶されたものである。
尚、前記ＲＯＭの記憶容量は例えば１２８Ｋバイトとす
る（例えば１バイトは８ビット構成）。（２）はプログ
ラムカウンタであり、前記ＲＯＭ（１）の各アドレスを
アクセスするものである。前記プログラムカウンタ
（２）のビット数即ち前記ＲＯＭ（１）のアドレスデー
タのビット長は、前記ＲＯＭ（１）の全アドレスをアク
セスできる様に、１７ビットで構成されている。（３）
はＡＬＵ（演算論理ユニット）であり、８ビット単位の
論理演算を行うものである。（４）はＲＡＭであり、マ
イクロコンピュータ内部で論理演算されたデータ、又は
該マイクロコンピュータ外部とインターフェースされる
データ等の書き込み読み出しを行うものである。尚、前
記ＲＡＭ（４）の各バイトは９ビットで構成される。
（５）はスタックポインタであり、前記ＲＯＭ（１）の
プログラム命令に基づき、サブルーチンコール命令が実
行されたり、或いは、サブルーチンからメインルーチン
に復帰する際のリターン命令が実行された時、前記ＲＡ
Ｍ（４）の一時待避用のアドレスをアドレッシングする
ものである。
的に説明する。図１は、本発明のマイクロコンピュータ
を示す図である。図１において、（１）はＲＯＭであ
り、マイクロコンピュータの動作を制御する為のプログ
ラムデータが予めマスク等で記憶されたものである。
尚、前記ＲＯＭの記憶容量は例えば１２８Ｋバイトとす
る（例えば１バイトは８ビット構成）。（２）はプログ
ラムカウンタであり、前記ＲＯＭ（１）の各アドレスを
アクセスするものである。前記プログラムカウンタ
（２）のビット数即ち前記ＲＯＭ（１）のアドレスデー
タのビット長は、前記ＲＯＭ（１）の全アドレスをアク
セスできる様に、１７ビットで構成されている。（３）
はＡＬＵ（演算論理ユニット）であり、８ビット単位の
論理演算を行うものである。（４）はＲＡＭであり、マ
イクロコンピュータ内部で論理演算されたデータ、又は
該マイクロコンピュータ外部とインターフェースされる
データ等の書き込み読み出しを行うものである。尚、前
記ＲＡＭ（４）の各バイトは９ビットで構成される。
（５）はスタックポインタであり、前記ＲＯＭ（１）の
プログラム命令に基づき、サブルーチンコール命令が実
行されたり、或いは、サブルーチンからメインルーチン
に復帰する際のリターン命令が実行された時、前記ＲＡ
Ｍ（４）の一時待避用のアドレスをアドレッシングする
ものである。
【０００８】以下、本発明の動作を説明する。まず、メ
インルーチン実行時において、プログラムカウンタ
（２）でアクセスされ、ＲＯＭ（１）から読み出された
プログラムデータを解読した結果、このプログラム命令
がサブルーチンコール命令であった時、マイクロコンピ
ュータは、該命令に基づきメインルーチン動作からサブ
ルーチン動作へ移行する。この時、サブルーチン動作終
了後にメインルーチン動作に復帰できる様に、該メイン
ルーチン動作を実行する為に必要とされるアドレスデー
タがＲＡＭ（４）の一時待避用アドレスにスタックされ
る。具体的には、前記サブルーチンコール命令が実行さ
れると、現時点のプログラム命令に基づくメインルーチ
ン動作を終了した後にサブルーチン動作へ移行する為、
メインルーチン復帰後に必要とされるアドレスデータは
＋１インクリメントされたものとなる。そこで、プログ
ラムカウンタ（２）に保持されていた前記サブルーチン
動作移行直前のメインルーチン動作実行時のアドレスデ
ータをＡＬＵ（３）で＋１インクリメントする。詳細に
は、プログラムカウンタ（２）の下位８ビットをＡＬＵ
（３）に取り込み、＋１インクリメントする演算を行
い、再びプログラムカウンタ（２）に戻す。尚、プログ
ラムカウンタ（２）及びＡＬＵ（３）との間では、プロ
グラムカウンタ（２）の下位７ビット及びＡＬＵ（３）
の入出力のみが接続されている。そして、スタックポイ
ンタ（５）により、ＲＡＭ（４）の一時待避用の異なる
２つのアドレスが連続してアドレッシングされ、一方の
アドレスにプログラムカウンタ（２）の上位９ビットの
値が書き込まれ、他方のアドレスにプログラムカウンタ
（２）の下位８ビットの値が書き込まれる。
インルーチン実行時において、プログラムカウンタ
（２）でアクセスされ、ＲＯＭ（１）から読み出された
プログラムデータを解読した結果、このプログラム命令
がサブルーチンコール命令であった時、マイクロコンピ
ュータは、該命令に基づきメインルーチン動作からサブ
ルーチン動作へ移行する。この時、サブルーチン動作終
了後にメインルーチン動作に復帰できる様に、該メイン
ルーチン動作を実行する為に必要とされるアドレスデー
タがＲＡＭ（４）の一時待避用アドレスにスタックされ
る。具体的には、前記サブルーチンコール命令が実行さ
れると、現時点のプログラム命令に基づくメインルーチ
ン動作を終了した後にサブルーチン動作へ移行する為、
メインルーチン復帰後に必要とされるアドレスデータは
＋１インクリメントされたものとなる。そこで、プログ
ラムカウンタ（２）に保持されていた前記サブルーチン
動作移行直前のメインルーチン動作実行時のアドレスデ
ータをＡＬＵ（３）で＋１インクリメントする。詳細に
は、プログラムカウンタ（２）の下位８ビットをＡＬＵ
（３）に取り込み、＋１インクリメントする演算を行
い、再びプログラムカウンタ（２）に戻す。尚、プログ
ラムカウンタ（２）及びＡＬＵ（３）との間では、プロ
グラムカウンタ（２）の下位７ビット及びＡＬＵ（３）
の入出力のみが接続されている。そして、スタックポイ
ンタ（５）により、ＲＡＭ（４）の一時待避用の異なる
２つのアドレスが連続してアドレッシングされ、一方の
アドレスにプログラムカウンタ（２）の上位９ビットの
値が書き込まれ、他方のアドレスにプログラムカウンタ
（２）の下位８ビットの値が書き込まれる。
【０００９】その後、サブルーチン動作を終了し、メイ
ンルーチン動作へ復帰する為のリターン命令が実行され
ると、スタックポインタ（５）が、メインルーチン実行
に必要とされるアドレスデータが２分割されて記憶され
ているＲＡＭ（４）の前記２アドレスをアドレッシング
し、プログラムカウンタ（２）に前記メインルーチン実
行の為の１７ビットのアドレスデータがセットされる。
これより、メインルーチン動作が再び開始される。
ンルーチン動作へ復帰する為のリターン命令が実行され
ると、スタックポインタ（５）が、メインルーチン実行
に必要とされるアドレスデータが２分割されて記憶され
ているＲＡＭ（４）の前記２アドレスをアドレッシング
し、プログラムカウンタ（２）に前記メインルーチン実
行の為の１７ビットのアドレスデータがセットされる。
これより、メインルーチン動作が再び開始される。
【００１０】本発明の実施の形態によれば、従来６４Ｋ
バイトであったＲＯＭ（１）の記憶容量を、マイクロコ
ンピュータの機能拡大等の目的で、２倍の１２８Ｋバイ
トに拡張する場合、プログラムカウンタ（２）のビット
数は１６ビットから１７ビットへと１ビットだけ増加す
る。そこで、ＲＡＭ（４）の各バイト長を従来の８ビッ
トから９ビットへと１ビットだけ長い構成とする。そし
て、プログラムカウンタ（２）の値を上位９ビット及び
下位８ビットに分割し、ＲＡＭ（４）の一時待避用の２
つのアドレスに書き込む。尚、プログラムカウンタ
（２）の値を下位８ビットで分割する理由は、ＡＬＵ
（３）での論理演算を容易とする為である。こうするこ
とにより、ＲＯＭ（１）の記憶容量を増大させる場合で
も、ＡＬＵ（３）の論理演算の形態を８ビット単位のま
まで変更することなく、設計コストを低く抑えることが
できる。更に、ＲＡＭ（４）の一時待避アドレス数を従
来の３アドレスから２アドレスに減じることができる
為、ＲＡＭ（４）のアドレスの使用量及び命令サイクル
数を減じることが可能となる。
バイトであったＲＯＭ（１）の記憶容量を、マイクロコ
ンピュータの機能拡大等の目的で、２倍の１２８Ｋバイ
トに拡張する場合、プログラムカウンタ（２）のビット
数は１６ビットから１７ビットへと１ビットだけ増加す
る。そこで、ＲＡＭ（４）の各バイト長を従来の８ビッ
トから９ビットへと１ビットだけ長い構成とする。そし
て、プログラムカウンタ（２）の値を上位９ビット及び
下位８ビットに分割し、ＲＡＭ（４）の一時待避用の２
つのアドレスに書き込む。尚、プログラムカウンタ
（２）の値を下位８ビットで分割する理由は、ＡＬＵ
（３）での論理演算を容易とする為である。こうするこ
とにより、ＲＯＭ（１）の記憶容量を増大させる場合で
も、ＡＬＵ（３）の論理演算の形態を８ビット単位のま
まで変更することなく、設計コストを低く抑えることが
できる。更に、ＲＡＭ（４）の一時待避アドレス数を従
来の３アドレスから２アドレスに減じることができる
為、ＲＡＭ（４）のアドレスの使用量及び命令サイクル
数を減じることが可能となる。
【００１１】
【発明の効果】本発明によれば、ＲＯＭの記憶容量を増
大させる場合でも、演算論理ユニットの論理演算の形態
を８ビット単位のままで変更することなく、設計コスト
を低く抑えることができる。更に、ＲＡＭの一時待避ア
ドレス数を従来の使用アドレス数より減じることができ
る為、前記ＲＡＭの全体のアドレスの使用量及び命令サ
イクル数を減じることが可能となる利点が得られる。
大させる場合でも、演算論理ユニットの論理演算の形態
を８ビット単位のままで変更することなく、設計コスト
を低く抑えることができる。更に、ＲＡＭの一時待避ア
ドレス数を従来の使用アドレス数より減じることができ
る為、前記ＲＡＭの全体のアドレスの使用量及び命令サ
イクル数を減じることが可能となる利点が得られる。
【図１】本発明のマイクロコンピュータを示す図であ
る。
る。
（１） ＲＯＭ （２） プログラムカウンタ （３） ＡＬＵ （４） ＲＡＭ （５） スタックポインタ
Claims (2)
- 【請求項１】 演算論理ユニットがｎビット単位で演算
を行うマイクロコンピュータに於いて、 前記マイクロコンピュータの動作を制御する為のプログ
ラムデータが記憶されたＲＯＭのアドレスをアクセスす
る（２ｎ＋１）ビットのプログラムカウンタと、 各アドレスが（ｎ＋１）ビットで構成される、データの
書き込み及び読み出しが可能なＲＡＭと、 前記プログラムカウンタの値を前記ＲＡＭの所定アドレ
スに格納する時に前記ＲＡＭの所定アドレスをアクセス
するスタックポインタと、を備え、 前記プログラムカウンタの値を、上位（ｎ＋１）ビット
且つ下位ｎビットに分割して前記ＲＡＭの２アドレスに
格納することを特徴とするマイクロコンピュータ。 - 【請求項２】 前記スタックポインタは、少なくとも、
サブルーチンコール命令及びサブルーチンからメインル
ーチンへのリターン命令が実行された時に、前記ＲＡＭ
の所定アドレスをアクセスすることを特徴とする請求項
１記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07217796A JP3091674B2 (ja) | 1995-08-25 | 1995-08-25 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07217796A JP3091674B2 (ja) | 1995-08-25 | 1995-08-25 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0962503A true JPH0962503A (ja) | 1997-03-07 |
| JP3091674B2 JP3091674B2 (ja) | 2000-09-25 |
Family
ID=16709873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07217796A Expired - Fee Related JP3091674B2 (ja) | 1995-08-25 | 1995-08-25 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3091674B2 (ja) |
-
1995
- 1995-08-25 JP JP07217796A patent/JP3091674B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3091674B2 (ja) | 2000-09-25 |
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Legal Events
| Date | Code | Title | Description |
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