JPH0962571A - メモリバッファ装置 - Google Patents

Abstract

(57)【要約】 【課題】 ローコスト化と消費電力の低減化、かつ、プ
ログラム実行性能を向上させることのできるメモリバッ
ファ装置を実現する。 【解決手段】 ロードバッファ部１００は、バッファヒ
ットの場合は、これをＣＰＵ３００に返送し、バッファ
ミスの場合は、メモリ装置４００より読み出し、そのデ
ータを複数語の独立に読み書き可能なレジスタに格納す
る。ストアバッファ部２００は、ＣＰＵ３００からメモ
リ装置４００への書き込み要求に対して、ストアデータ
バッファ部２０１の先入れ先出しバッファ内に、該当デ
ータか、その同一メモリブロックのデータが存在する場
合は、該当データを格納する。該当データが、先入れ先
出しバッファ内のデータとは異なるメモリブロックであ
った場合は、先入れ先出しバッファに格納されているデ
ータを全てメモリ装置４００に書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計算機におけるメ
モリ読み出し、およびメモリ書き込みのためのメモリバ
ッファ装置に関する。

【０００２】

【従来の技術】既存技術による計算機では、メモリ操作
は基本的に１語、半語、あるいは1/4語単位で任意のメ
モリアドレスに対してデータ読み出し（ロード命令実
行）、およびデータ書き込み（ストア命令実行）を行
う。このため、小規模の計算機では１語のメモリレジス
タを設置し、ロード命令実行ではメモリ装置から読み出
したデータをこのレジスタに格納し、ＣＰＵ（中央処理
装置）はこれを内部に取り込み、また、ストア命令実行
では書き込むべきデータを一旦レジスタに格納し、これ
をメモリ装置に書き込んでいる。このため、ロード命令
実行では、ＣＰＵの要求毎にメモリアクセス時間が命令
実行時間にそのまま反映され、ストア命令実行では、Ｃ
ＰＵからレジスタに書き込みデータを格納するまでの時
間が命令実行時間に反映される。但し、ストア命令実行
直後にロード命令、あるいはストア命令を実行する場合
には、前のストア命令実行に伴うメモリ書き込み時間の
間、次のメモリ操作は待たされる。

【０００３】大規模の計算機ではキャッシュメモリを設
置し、これを介在させてロード命令実行、およびストア
命令実行を行う。これによりＣＰＵはキャッシュメモリ
との間で１語単位のデータ授受を行ない、また、メモリ
装置はキャッシュメモリとの間で連続するメモリアドレ
スに配置される複数語のデータ（以下データブロックと
称す）授受を行う。これにより、ロード命令で要求され
るデータがキャッシュメモリに存在する場合（以下ロー
ドキャッシュヒットと称す）には、キャッシュメモリか
らの高速なデータ応答により短時間でロード命令が完了
し、また、ストア命令では書き込むべきデータを含むデ
ータブロックがキャッシュメモリに存在する場合（以下
ストアキャッシュヒットと称す）には、キャッシュメモ
リへのデータ書き込みのみ実行することでストア命令を
完了させることが可能である。

【０００４】ロード命令実行においてロードキャッシュ
ヒットでない場合（以下ロードキャッシュミスと称
す）、あるいはストア命令実行においてストアキャッシ
ュヒットでない場合（以下ストアキャッシュミスと称
す）には小規模の計算機と同様にメモリ装置のアクセス
時間が命令実行時間、あるいは直後のメモリ操作に反映
される。

【０００５】

【発明が解決しようとする課題】上記のように、従来技
術による計算機におけるメモリ操作では、小規模の計算
機ではロード命令毎にメモリ装置のアクセス時間が命令
実行時間に直接反映され、また、ストア命令実行に伴う
メモリ書き込み動作のためにこれに連続するロード命
令、あるいはストア命令の実行は待たされてしまうた
め、メモリ操作命令の実行時間による性能低下の問題が
大きい。かつ、１語単位のメモリ操作であるためDRAMデ
バイスに用意される高速ページアクセス等の連続語に渡
るメモリ操作によるメモリスループットの向上は活かさ
れない。特に、最近の高動作周波数のＣＰＵではＣＰＵ
内部のみで実行される命令実行時間と、メモリ操作命令
の実行時間の差が大きくなる傾向で、このことがＣＰＵ
動作周波数の向上にもかかわらずプログラム実行性能が
延びない原因となっている。

【０００６】一方、大規模の計算機ではキャッシュメモ
リを設置することにより上記ＣＰＵ動作とメモリ動作の
ギャップを埋めているが、キャッシュメモリをＣＰＵと
同一のＬＳＩに内蔵することによるチップサイズ、チッ
プコスト、および消費電力の増大、あるいはキャッシュ
メモリをＣＰＵ−ＬＳＩ外部に設置することによる装置
コスト、装置容積、および消費電力の増大が問題となっ
ている。更に、ＣＰＵ動作周波数の向上に伴い、キャッ
シュメモリのアクセス時間がこれに追従できず、キャッ
シュメモリを設置しながらもメモリ操作命令実行のため
のクロックサイクル数の増大を招いている。

【０００７】このような点から、ローコスト化および消
費電力の低減化が図れ、かつ、プログラム実行性能を向
上させることのできるメモリバッファ装置を実現するこ
とが望まれていた。

【０００８】

【課題を解決するための手段】第１発明のメモリバッフ
ァ装置は、前述の課題を解決するために、メモリ装置か
らデータ読み出しのためのロードバッファ部と、メモリ
装置への書き込みのためのストアバッファ部とを備え、
ロードバッファ部は、一メモリブロック分のデータを格
納するための複数語の独立に読み書き可能なレジスタを
有するロードデータバッファ部と、中央処理装置からの
メモリ装置へのデータ読み出し要求に対して、レジスタ
内のいずれかに該当データが存在する場合は、これを中
央処理装置に返送し、どのレジスタにも該当データが存
在しない場合は、メモリ装置より、読み出し要求のデー
タのメモリアドレスから連続して同一メモリブロックの
最終アドレスまでのデータを読み出して、これらを順
次、レジスタに格納するロードバッファ制御部とからな
り、ストアバッファ部は、一メモリブロック分のデータ
として複数語を格納する先入れ先出しバッファを備えた
ストアデータバッファ部と、中央処理装置からのメモリ
装置への書き込み要求に対して、先入れ先出しバッファ
内に、該当データが存在する場合はこれを更新すると共
に、格納位置を最後尾とし、該当データの同一メモリブ
ロックのデータが存在する場合は、該当データを最後尾
に格納し、先入れ先出しバッファ内のデータが、該当デ
ータのメモリブロックとは異なるメモリブロックであっ
た場合は、先入れ先出しバッファに格納されているデー
タを全てメモリ装置に書き込むと共に、該当データを先
入れ先出しバッファの先頭位置に格納するストアバッフ
ァ制御部とからなることを特徴とするものである。

【０００９】第１発明のメモリバッファ装置がこのよう
に構成されていることにより、ロードバッファ部は、中
央処理装置からのメモリ装置へのデータ読み出し要求に
対して、レジスタ内のいずれかに該当データが存在する
場合は、これを中央処理装置に返送する。一方、どのレ
ジスタにも該当するデータが存在しない場合は、メモリ
装置より、読み出し要求のデータのメモリアドレスから
連続して同一メモリブロックの最終アドレスまでのデー
タを読み出して、これらを順次、レジスタに格納する。
また、ストアバッファ部は、中央処理装置からのメモリ
装置への書き込み要求に対して、先入れ先出しバッファ
内に、該当データが存在する場合はこれを更新すると共
に、格納位置を最後尾とする。書き込み要求のデータの
同一メモリブロックのデータが、先入れ先出しバッファ
内に存在する場合は、該当データをその最後尾に格納す
る。一方、先入れ先出しバッファ内のデータが、該当デ
ータのメモリブロックとは異なるメモリブロックであっ
た場合は、先入れ先出しバッファに格納されているデー
タを全てメモリ装置に書き込むと共に、その該当データ
を先入れ先出しバッファの先頭位置に格納する。

【００１０】第２発明のメモリバッファ装置は、前述の
課題を解決するために、メモリ装置からデータ読み出し
のためのロードバッファ部と、メモリ装置への書き込み
のためのストアバッファ部とを備え、ロードバッファ部
は、一メモリブロック分のデータを格納するための複数
語の独立に読み書き可能なレジスタを有するロードデー
タバッファ部と、中央処理装置からのメモリ装置へのデ
ータ読み出し要求に対して、レジスタ内のいずれかに該
当データが存在する場合は、これを中央処理装置に返送
し、どのレジスタにも該当データが存在しない場合は、
メモリ装置より、読み出し要求のデータのメモリアドレ
スを含む同一メモリブロック全体のデータを読み出し
て、これらを順次、レジスタに格納するロードバッファ
制御部とからなり、ストアバッファ部は、一メモリブロ
ック分のデータとして複数語を格納する先入れ先出しバ
ッファを備えたストアデータバッファ部と、中央処理装
置からのメモリ装置への書き込み要求に対して、先入れ
先出しバッファ内に、該当データが存在する場合はこれ
を更新すると共に、格納位置を最後尾とし、該当データ
の同一メモリブロックのデータが存在する場合は、該当
データを最後尾に格納し、先入れ先出しバッファ内のデ
ータが、該当データのメモリブロックとは異なるメモリ
ブロックであった場合は、先入れ先出しバッファに格納
されているデータを全てメモリ装置に書き込むと共に、
該当データを先入れ先出しバッファの先頭位置に格納す
るストアバッファ制御部とからなることを特徴とするも
のである。

【００１１】第２発明のメモリバッファ装置がこのよう
に構成されていることにより、ロードバッファ部は、中
央処理装置からのメモリ装置へのデータ読み出し要求に
対して、レジスタ内のいずれかに該当データが存在する
場合は、これを中央処理装置に返送する。一方、どのレ
ジスタにも該当するデータが存在しない場合は、メモリ
装置より、読み出し要求のデータのメモリアドレスを含
む同一メモリブロック全体のデータを読み出して、これ
らを順次、レジスタに格納する。また、ストアバッファ
部の動作は、第１発明と同様である。

【００１２】第３発明のメモリバッファ装置は、前述の
課題を解決するために、第１または第２発明のメモリバ
ッファ装置において、中央処理装置からのメモリ装置へ
のデータ書き込み要求に対して、該当データが、ロード
データバッファ部内のレジスタのいずれかに存在する場
合は、このデータを更新するロードバッファ制御部を備
えたことを特徴とするものである。

【００１３】第３発明がこのように構成されていること
により、中央処理装置からのメモリ装置へのデータ書き
込み要求があった場合、該当データが、ロードデータバ
ッファ部内のレジスタのいずれかに存在した場合は、そ
の都度、メモリ装置に書き込まず、ロードデータバッフ
ァ部内のデータのみを更新する。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。 《実施形態１》 ［構成］図１は本発明のメモリバッファ装置の実施形態
１および後述する実施形態２を示す構成図である。図の
装置は、メモリバッファ装置を構成するロードバッファ
部１００とストアバッファ部２００、および中央処理装
置（以下、ＣＰＵという）３００とメモリ装置４００を
示している。

【００１５】ロードバッファ部１００は、主としてＣＰ
Ｕ３００からのロード命令（メモリ読み出し命令）実行
時に働き、ストアバッファ部２００は、ＣＰＵ３００か
らのストア命令（メモリ書き込み命令）実行時に働く。
即ち、ロードバッファ部１００は、一メモリブロック分
のデータを格納するための複数語の独立に読み書き可能
なレジスタを有するロードデータバッファ部１０１と、
ＣＰＵ３００からのメモリ読み出し要求に対して、複数
のレジスタ内のいずれかに該当データが存在する場合
は、これをＣＰＵ３００に返送し、どのレジスタにも該
当データが存在しない場合は、メモリ装置４００より、
読み出し要求のデータのメモリアドレスから連続して同
一メモリブロックの最終アドレスまでのデータを読み出
して、これらを順次、レジスタに格納するロードバッフ
ァ制御部１０２とからなる。

【００１６】ロード命令実行時はＣＰＵ３００からロー
ドバッファ部１００に対してリクエスト信号をアサート
し（“１”を出力し）、リード／ライト信号をネゲート
し（“０”を出力し）、更に所定のメモリアドレスにな
るようにアドレスを出力する。ロードバッファ部１００
ではこれに応えて、アクノレッジ信号をアサートすると
共に、ＣＰＵ３００の要求するロードデータをＣＰＵ３
００に出力する。ロード命令実行時で、メモリ装置４０
０からデータ読み出しを行う場合にはロードバッファ部
１００からメモリ装置４００に対してメモリリクエスト
をアサートし、メモリリード／ライト信号をネゲート
し、更に所定のメモリアドレスになるようにメモリアド
レスを出力する。メモリ装置４００はこれに応えて、メ
モリアクノレッジ信号をアサートすると共に、ロードバ
ッファ部１００の要求するリードデータをロードバッフ
ァ部１００に出力する。

【００１７】また、ストアバッファ部２００は、一メモ
リブロック分のデータとして複数語を格納する先入れ先
出しバッファを備えたストアデータバッファ部２０１
と、ＣＰＵ３００からメモリ装置４００への書き込み要
求に対して、先入れ先出しバッファ内に、該当データが
存在する場合はこれを更新すると共に、格納位置を最後
尾とし、該当データの同一メモリブロックのデータが存
在する場合は、該当データを最後尾に格納し、先入れ先
出しバッファ内のデータが、該当データのメモリブロッ
クとは異なるメモリブロックであった場合は、先入れ先
出しバッファに格納されているデータを全てメモリ装置
４００に書き込むと共に、該当データを先入れ先出しバ
ッファの先頭位置に格納するストアバッファ制御部２０
２とを備えている。

【００１８】ストア命令実行時はＣＰＵ３００からスト
アバッファ部２００に対してリクエスト信号をアサート
し（“１”を出力し）、リード／ライト信号をアサート
し（“１”を出力し）、書き込むべきデータ、即ち、ス
トアデータを出力し、更に所定のメモリアドレスになる
ようにアドレスを出力する。ストアバッファ部２００で
はこれに応えて、アクノレッジ信号をアサートしてＣＰ
Ｕ３００に出力する。ストア命令実行時で、メモリにデ
ータ書き込みを行う場合にはストアバッファ部２００か
らメモリ装置４００に対してメモリリクエストをアサー
トし、メモリリード／ライト信号をアサートし、書き込
むべきデータとなるようにライトデータを出力し、更に
所定のメモリアドレスになるようにメモリアドレスを出
力する。メモリ装置４００はこれに応えて、メモリアク
ノレッジ信号をアサートしてロードバッファ部１００に
出力する。

【００１９】図２は、ロードバッファ部１００の構成図
である。ロードバッファ部１００は、上記のように、ロ
ードデータバッファ部１０１と、ロードバッファ制御部
１０２とで構成されている。ロードデータバッファ部１
０１は、本実施形態１では、４語のデータレジスタ（Ｌ
Ｂ０〜３）、ロードバッファ入力セレクタ１０１ａ、お
よびロードバッファ出力セレクタ１０１ｂとで構成され
るが、本発明においてはデータ語数は４語に限定される
ものではなく、１語以上任意の語数をとることが可能で
ある。

【００２０】実施形態１および実施形態２では、ロード
データバッファ部１０１は４語のメモリデータを一時的
に格納することが可能で、メモリ装置４００から読み出
した１語のデータ、あるいは連続的に読み出した２〜４
語のデータを格納する。ＣＰＵ３００からのロード命令
実行時に、これらのデータレジスタＬＢ０〜３内に保存
されているデータが、ＣＰＵ３００からのアドレスで指
定されるメモリアドレスに格納されているデータのコピ
ーを含む場合には、メモリ装置４００からデータ読み出
しは行わずに４つのデータレジスタＬＢ０〜３の出力の
うち、ＣＰＵ３００で指定されるデータを格納する１つ
をロードバッファ出力セレクタ１０１ｂにて選択し、ロ
ードデータとしてＣＰＵ３００に出力する。

【００２１】また、ストア命令実行時において、そのス
トアデータのメモリアドレスと同一のメモリアドレスか
らデータを読み出し、データレジスタＬＢ０〜３にその
データを格納してある場合には、データの一致性を保つ
ために新たなストアデータを該当レジスタにも格納する
必要がある。本実施形態では、以下これをストアバイパ
ス動作と記す。ロードバッファ入力セレクタ１０１ａ
は、通常のメモリ装置４００からの読み出し時のリード
データとストアバイパス動作時のＣＰＵ３００からのス
トアデータとのいずれかを選択してデータレジスタＬＢ
０〜３に出力するものである。

【００２２】ロードバッファ制御部１０２は、ＣＰＵ３
００およびメモリ装置４００に対する制御信号の入出力
を行うと共に、ロードデータバッファ部１０１の制御を
行う機能を有している。ロードバッファ制御部１０２か
らロードデータバッファ部１０１には、ストアバイパス
信号、ＬＢ０〜３セット、およびロードアドレスオフセ
ット信号が出力される。ストアバイパス信号はロードバ
ッファ入力セレクタ１０１ａへの入力選択信号で“０”
のときリードデータを、“１”のときストアデータを選
択してＬＢ０〜３に出力する。ＬＢ０〜３セット信号は
それぞれデータレジスタＬＢ０〜３へのデータセット信
号であり、この信号の立ち上がりエッジで入力データが
新たに格納される。ＣＰＵ３００からのアドレスの下位
２ビット（以下、スモールアドレスと記す）はロードバ
ッファ出力セレクタ１０１ｂへの選択信号となり、ＬＢ
０〜３の出力のうち１つを選択する。

【００２３】図３は、ロードバッファ制御部１０２の構
成図である。図４、図５は、それぞれ図３におけるロー
ドデータバッファ有効フラグ部およびＬＢ０〜３セット
信号生成部の構成図である。ロードバッファ制御部１０
２は、ＣＰＵ３００、およびメモリ装置４００に対する
制御信号の入出力を行うと共に、ロードデータバッファ
部１０１の制御を行うもので、メモリアドレス一致検査
部１０２ａ、ロードデータバッファ有効フラグ（以下Ｖ
フラグと記す）部１０２ｂ、ＬＢ０〜３セット信号生成
部１０２ｃ、およびシーケンス制御部とから構成され
る。

【００２４】即ち、これらの図に示すロードバッファ制
御部１０２は、アンド回路１〜２１、オア回路３１〜３
５、バッファ４１〜４４、ブロックアドレスバッファ４
５、オフセットアドレスバッファ４６、タグレジスタ５
１、Ｖ０レジスタ（Ｖ０）〜Ｖ３レジスタ（Ｖ３）、メ
モリリクエストレジスタ５２、スモールアドレスセレク
タ６１、Ｖフラグセレクタ６２、スモールアドレスデコ
ーダ７１、オフセットアドレスデコーダ７２、スモール
アドレスデコーダ７３、オフセットアドレスカウンタ８
１、比較器９１を備えている。

【００２５】尚、図３中、Ａ１はアクノレッジ、Ａ２は
ラージアドレス（ブロックアドレス）、Ａ３はリード／
ライト、Ａ４はリクエスト、Ａ５はスモールアドレスを
示す。また、Ｂ１はメモリブロックアドレス、Ｂ２はメ
モリオフセットアドレス、Ｂ３はメモリリクエスト、Ｂ
４はメモリリード／ライト、Ｂ５はメモリビジー、Ｂ６
はストアバイパス、Ｂ７はメモリアクノレッジ、Ｂ８〜
Ｂ１１はＬＢ０セット〜ＬＢ３セットを示している。

【００２６】メモリアドレス一致検査部１０２ａは、タ
グレジスタ５１および比較器９１とで構成される。タグ
レジスタ５１は、ＣＰＵ３００から入力されるアドレス
のうち下位２ビットを除く信号（ラージアドレス）を一
時的に格納するレジスタで、ロードデータバッファ部１
０１に格納される１〜４語のデータのメモリ装置４００
上に配置されているブロックアドレスを保持する。比較
器９１は、Ｅｘ−ＮＯＲ回路であり、タグレジスタ５１
に格納されるラージアドレス（ブロックアドレス）と、
ＣＰＵ３００から入力されるアドレスのうち下位２ビッ
トを除く値を比較し、両者が一致するか否かを検査す
る。つまり、ロード命令、あるいはストア命令実行時に
ＣＰＵ３００から入力されるブロックアドレスに配置さ
れるデータの一部あるいは全部（４語）のコピーがロー
ドデータバッファ部１０１に格納されているか否かを検
査するものである。以下、上記検査結果が一致する場合
をロードデータバッファヒット、そうでない場合をロー
ドデータバッファミスと記す。

【００２７】Ｖフラグ部１０２ｂは、図４に示すよう
に、Ｖ０〜３レジスタ（Ｖ０〜３）、スモールアドレス
セレクタ６１、スモールアドレスデコーダ７１、アンド
回路３〜６、およびＶフラグセレクタ６２とで構成され
る。Ｖ０〜３レジスタ（Ｖ０〜Ｖ３）は、ロードデータ
バッファ部１０１のＬＢ０〜３に格納されるメモリデー
タのコピーのうち、その内容が有効であるか否かをそれ
ぞれ示すためのＶ０〜３フラグを格納する部分で、ロー
ドデータヒット時にＣＰＵ３００から入力されるアドレ
スの下位２ビット（以下スモールアドレスと記す）で指
定されるデータレジスタ、即ち、ＬＢ０〜３のうちのい
ずれか１つに対して該当するＶフラグが“１”である場
合にはそのデータレジスタの内容が有効であることを示
すものである。

【００２８】一方、該当するＶフラグが“０”である場
合には、ロードデータヒット時であってもＣＰＵ３００
の要求するデータはデータレジスタＬＢ０〜３には格納
されておらず、メモリ装置４００にアクセスを行い、デ
ータを読み出す必要がある。スモールアドレスセレクタ
６１は、Ｖ０〜３レジスタＶ０〜Ｖ３のうち、Ｖフラグ
をセットすべきレジスタを選択するための２ビットの選
択信号を選択するもので、メモリ装置４００から読み出
したデータを、データレジスタＬＢ０〜３に格納する時
には、オフセットアドレスカウンタ８１（シーケンス制
御部）の出力を選択し、また、前記ストアバイパス動作
時にはＣＰＵ３００から入力されるスモールアドレスを
選択する。スモールアドレスデコーダ７１は、スモール
アドレスセレクタ６１の出力をデコードする。アンド回
路３〜６は、スモールアドレスデコーダ７１の出力（４
出力のうち１つが“１”となる）とシーケンス制御部の
オア回路３１の出力（後述）との論理積をそれぞれとる
もので、これらの出力はＶ０〜３レジスタＶ０〜Ｖ３の
セット入力にそれぞれ接続される。

【００２９】オア回路３１出力がアサートされた時点で
アンド回路３〜６のうちのいずれか１出力が“１”とな
り、この信号の立ち上がり時に該当するＶ０〜３レジス
タＶ０〜Ｖ３のうち１つが“１”にセットされる。Ｖ０
〜３レジスタＶ０〜Ｖ３の前記以外の３つはそれ以前の
内容を保存する。Ｖ０〜３レジスタＶ０〜Ｖ３のリセッ
ト入力はシーケンス制御部のアンド回路９の出力（メモ
リリクエストレジスタ５２のセット入力：後述）に接続
され、このアンド回路９の出力がアサートされた立ち上
がり時点でＶ０〜３の内容は全て“０”となる。Ｖフラ
グセレクタ６２は、Ｖ０〜３レジスタＶ０〜Ｖ３の４つ
の出力のうち１つを選択して出力するもので、ＣＰＵ３
００から入力されるスモールアドレスを選択信号とす
る。前記ロードバッファヒット時に、このＶフラグセレ
クタ６３の出力が“１”の場合にはＣＰＵ３００がロー
ド命令で要求するメモリデータのコピーが該当するロー
ドデータバッファ部１０１に格納されていることを示
す。

【００３０】ＬＢ０〜３セット信号生成部１０２ｃは、
図５に示すように、オフセットアドレスデコーダ７２、
スモールアドレスデコーダ７３、アンド回路１４〜２
１、およびオア回路３２〜３５とで構成され、ロードデ
ータバッファＬＢ０〜３へのデータセット信号を生成す
るものである。

【００３１】オフセットアドレスデコーダ７２は、シー
ケンス制御部のオフセットアドレスカウンタ８１の２ビ
ットの出力をデコードするものである。尚、オフセット
アドレスカウンタ８１はメモリ装置４００に対して読み
出しを行う時のメモリアドレスの下位２ビットとなるも
ので、実際にメモリ装置４００からデータを読み出すメ
モリブロック内の位置（以下、これをメモリオフセット
と記す）を示す。

【００３２】アンド回路１４〜１７は、オフセットアド
レスデコーダ７２の出力（４つの出力のうちいずれか１
出力が“１”となる）と、シーケンス制御部のアンド回
路１１（後述）出力との論理積をそれぞれとるもので、
メモリ装置４００から読み出したリードデータをデータ
レジスタＬＢ０〜３の該当レジスタに格納するためのセ
ット信号を生成する。

【００３３】スモールアドレスデコーダ７３は、ＣＰＵ
３００から入力される２ビットのスモールアドレスをデ
コードするもので、ストアバイパス動作時のメモリブロ
ック内のデータ書き込み位置（メモリオフセット）に相
当するデータレジスタＬＢ０〜３のうちの１つを選択す
るものである。

【００３４】アンド回路１８〜２１は、スモールアドレ
スデコーダ７３の出力（４つの出力のうちいずれか１出
力が“１”となる）と、シーケンス制御部のアンド回路
１３（後述）出力との論理積をそれぞれとるもので、ス
トアバイパス動作時にＣＰＵ３００から入力されるスト
アデータをバイパスしてデータレジスタＬＢ０〜３の該
当レジスタに格納するためのセット信号を生成する。オ
ア回路３２〜３５は、アンド回路１４〜１７、およびア
ンド回路１８〜２１の出力の論理和をそれぞれとるもの
で、オア回路３２〜３５の出力がＬＢ０〜３セット信号
としてデータレジスタＬＢ０〜３にそれぞれ出力され
る。

【００３５】シーケンス制御部は、ＣＰＵ３００および
メモリ装置４００に対する制御信号の入出力、メモリ装
置４００に対する読み出し動作制御を行うと共に、ロー
ドデータバッファ部１０１の動作制御を行うもので、図
３に示すアンド回路１〜２，７〜１３、メモリリクエス
トレジスタ５２、バッファ４１〜４４、ブロックアドレ
スバッファ４５、オフセットアドレスバッファ４６、オ
ア回路３１、オフセットアドレスカウンタ８１で構成さ
れる。

【００３６】シーケンス制御部では、先ず、アンド回路
１でＣＰＵ３００からのリクエスト信号と、リード／ラ
イト信号の反転信号との論理積をとり、リードリクエス
ト信号を生成する。尚、リード／ライト信号は、“０”
の場合はリード、“１”の場合はライトを示している。
従って、リードリクエスト信号が“１”の時、ＣＰＵ３
００からのロード命令実行であることを認識する。

【００３７】また、アンド回路２ではＣＰＵ３００から
のリクエスト信号、リード／ライト信号、およびメモリ
アドレス一致検査部１０２ａの比較器９１出力（以下、
この出力をタグマッチ信号と記す）との論理積をとり、
ストアバイパス信号を生成する。ストアバイパス信号が
アサートされる場合にはストアバイパス動作を行う。即
ち、ライト指示でかつ、ブロックアドレスが一致したた
め、ストアバイパス動作を行うものである。

【００３８】アンド回路７は、アドレス一致検査部１０
２ａの比較器９１出力と、Ｖフラグ部１０２ｂのＶフラ
グセレクタ６２出力であるバリッド信号との論理積をと
る。アンド回路７の出力が“１”の場合は、ＣＰＵ３０
０から入力されるアドレスに配置されるメモリ装置４０
０内のデータのコピーがデータレジスタＬＢ０〜３の該
当レジスタに存在することを示す。即ち、ロードデータ
バッファヒットで、かつ、Ｖフラグが“１”である。

【００３９】アンド回路８では、アンド回路７の出力
と、アンド回路１の出力（リードリクエスト信号）との
論理積をとる。アンド回路８の出力が“１”の場合には
メモリ装置４００からのデータ読み出しは行わず、この
信号をバッファ４１で駆動アクノレッジ信号としてＣＰ
Ｕ３００に出力する。この時、図２のロードバッファ部
１００内のロードバッファ出力セレクタ１０１ｂでは、
データレジスタＬＢ０〜３のうち、ＣＰＵ３００から入
力されるスモールアドレスで指定されるデータレジスタ
出力を選択し、ロードデータとしてＣＰＵ３００に出力
する。

【００４０】ここで、アクノレッジ信号とリクエスト信
号とはハンドシェイクの関係にある。即ち、ＣＰＵ３０
０にてリクエスト信号がアサートされ、メモリバッファ
装置が動作を行う。これが完了した時点でメモリバッフ
ァ装置にてアクノレッジ信号がアサートされる。ＣＰＵ
３００ではアクノレッジ信号がアサートされたことによ
りリクエスト信号をネゲートする。メモリバッファ装置
ではリクエスト信号がネゲートされたことによりアクノ
レッジ信号をネゲートする。ＣＰＵ３００ではアクノレ
ッジ信号がネゲートされている状態において、次のメモ
リリクエストをアサートする。このようにメモリリクエ
スト信号、およびアクノレッジ信号は、ＣＰＵ３００、
およびメモリバッファ装置間の１語のデータアクセス毎
の動作の同期をとるために使用される。

【００４１】アンド回路９では、アンド回路７の出力の
反転信号と、アンド回路１の出力であるリードリクエス
ト信号、およびメモリビジィの反転信号との論理積をと
る。この出力は、ＣＰＵ３００からのロード命令で読み
出す必要のあるデータがロードデータバッファ部１０１
に存在せず、かつ、その時点でメモリ装置４００がアク
セス可能な状態にあることを示す。メモリビジィ信号は
ロードバッファ部１００およびストアバッファ部２００
との共通信号である。そして、両者のうちいずれかがメ
モリ装置４００にアクセス中である時にアサートされる
アンド回路９の出力の立ち上がり時点で、メモリリクエ
ストレジスタ５２が“１”にセットされる（以下、
“１”にセットされることを単にセットされると記し、
“０”にセットされることをリセットされると記す）。
つまり、ロードデータバッファミスであるため、ＣＰＵ
３００の要求するデータをメモリ装置４００から読み出
す必要があり、メモリリクエストレジスタ５２をセット
することでメモリ装置４００に起動をかける。

【００４２】アンド回路９の出力は、更にタグレジスタ
５１のクロック入力、Ｖ０〜３レジスタＶ０〜Ｖ３のリ
セット入力、およびオフセットアドレスカウンタ８１の
ロード入力に接続される。タグレジスタ５１は、アンド
回路９の出力のアサート時点、即ち、メモリリクエスト
レジスタ５２のセット時点でＣＰＵ３００から入力され
るラージアドレスを新たに格納する。タグレジスタ５１
の出力は、メモリリクエストレジスタ５２の出力である
Ｍリクエスト信号がアサートされている間ブロックアド
レスバッファ４５により駆動され、メモリブロックアド
レスとしてメモリ装置４００に出力される。また、Ｖ０
〜３レジスタはメモリ装置４００に対する新たなメモリ
アクセスを開始する時点、即ち、アンド回路９の出力の
アサート時点に全てクリアされ、その内容は“０”とな
る。

【００４３】オフセットアドレスカウンタ８１は、アン
ド回路９の出力のアサート時点にＣＰＵ３００から入力
される２ビットのスモールアドレスをセットする。オフ
セットアドレスカウンタ８１の出力は、オフセットアド
レスバッファ４６により駆動され、メモリ装置４００に
メモリオフセットアドレスとして出力される。また、こ
の信号はオフセットアドレスデコーダ７２に入力され、
メモリ装置４００からのリードデータをロードデータバ
ッファ部１０１に格納する時のＬＢ０〜３の選択信号と
なる。更に、この信号はスモールアドレスセレクタ６１
に入力され、メモリ装置４００に対するリードアクセス
を行った際のＶフラグをセットする時のＶ０〜３レジス
タＶ０〜Ｖ３の選択信号となる。

【００４４】メモリリクエストレジスタ５２の出力であ
るＭリクエスト信号は、アンド回路１２において、メモ
リアクノレッジの反転信号との論理積をとり、バッファ
４２により駆動され、メモリリクエスト信号としてメモ
リ装置４００に出力される。メモリアクノレッジ信号は
メモリ装置４００から入力される信号で、この信号がア
サートされるとメモリ装置４００での所定の動作が完了
したことを示す。また、メモリリクエスト信号はロード
バッファ部１００およびストアバッファ部２００との共
通信号であり、両者のうちいずれかがメモリ装置４００
に対してアクセス要求していることを示す。

【００４５】メモリリクエスト信号とメモリアクノレッ
ジ信号はハンドシェイクの関係にある。即ち、メモリバ
ッファ装置（ロードバッファ部１００またはストアバッ
ファ部２００）にてメモリリクエスト信号がアサートさ
れ、メモリ装置４００が動作を行う。これが完了した時
点でメモリ装置４００にてメモリアクノレッジ信号がア
サートされる。メモリバッファ装置ではメモリアクノレ
ッジ信号がアサートされたことにより、メモリリクエス
ト信号をネゲートする。メモリ装置４００ではメモリリ
クエスト信号がネゲートされたことにより、メモリアク
ノレッジ信号をネゲートする。メモリバッファ装置では
メモリアクノレッジ信号がネゲートされている状態にお
いて次のメモリリクエストをアサートする。このように
メモリリクエスト信号、およびメモリアクノレッジ信号
は、メモリバッファ装置、およびメモリ装置４００の間
の１語のデータアクセス毎の動作の同期をとるために使
用される。従って、前記２つの信号は毎メモリサイクル
にオンオフする。

【００４６】Ｍリクエストの反転信号はバッファ４３に
より駆動され、メモリリード／ライト信号としてメモリ
装置４００に出力される。メモリリード／ライト信号は
Ｍリクエスト信号が“１”の間“０”となる。また、Ｍ
リクエスト信号はバッファ４４により駆動され、メモリ
ビジィ信号をアサートする。メモリリード／ライト信
号、およびメモリビジィ信号は毎メモリサイクルにオン
オフせず、Ｍリクエスト信号がアサートされている間駆
動され続ける。これらは、メモリバッファ装置とメモリ
装置４００の間のメモリブロック内の連続メモリアクセ
スを行うために１〜４メモリサイクルの間アサートされ
る。

【００４７】Ｍリクエスト信号は、更にアンド回路１１
の入力、およびスモールアドレスセレクタ６１の選択入
力に接続される。アンド回路１１ではＭリクエスト信号
とメモリアクノレッジ信号との論理積がとられる。この
出力はリードアクノレッジ信号としてこの信号がアサー
トされたことによりメモリ装置４００におけるリードア
クセス動作が完了したことを示す。スモールアドレスセ
レクタ６１は、Ｖ０〜３レジスタのうち、いずれか１つ
を選択して、これをセットするもので、メモリ装置４０
０に対するリードアクセスの時にはオフセットアドレス
カウンタ８１の出力を選択し、ストアバイパスの時には
ＣＰＵ３００から入力されるスモールアドレスを選択し
てスモールアドレスデコーダ７１に出力する。このため
の選択信号としてＭリクエスト信号が使用される。

【００４８】アンド回路１１の出力であるリードアクノ
レッジ信号は、アンド回路１０の入力、オア回路３１の
入力、オフセットアドレスカウンタ８１のクロック入
力、およびアンド回路１４〜１７の入力に接続される。
アンド回路１０ではリードアクノレッジ信号とオフセッ
トアドレスデコーダ７２の出力３（入力信号が“１１”
の時アサートされる）との論理積をとる。アンド回路１
０の出力はリードダン信号で、この信号のアサートによ
り、メモリ装置４００からＣＰＵ３００が要求するデー
タからリードアクセスを始めてそのメモリブロックの最
大メモリアドレス、即ち、メモリアドレスの下位２ビッ
トが“１１”まで連続してリードアクセスが完了したこ
とを示す。

【００４９】リードダン信号はメモリリクエストレジス
タ５２のリセット入力に入力され、この信号の立ち上が
り時点でメモリリクエストレジスタ５２はリセットされ
る。そして出力のＭリクエスト信号はネゲートされる。
オア回路３１ではリードアクノレッジ信号とアンド回路
１３の出力の論理和がとられる。オア回路３１の出力
は、Ｖフラグ部１０２ｂのアンド回路３〜６に入力さ
れ、Ｖ０〜３レジスタＶ０〜Ｖ３へのセット入力のアサ
ートされるタイミング信号となる。

【００５０】アンド回路１１の出力であるリードアクノ
レッジ信号は、メモリ装置４００に対してリードアクセ
スを行う場合のＶフラグのセットタイミング信号として
使用される。オフセットアドレスカウンタ８１は、メモ
リ装置４００に出力するオフセットアドレスの生成を行
うと共に、連続してメモリアクセスを行う時のサイクル
数を計数するために使用する。本実施形態１では、メモ
リアクセスはロードバッファミスとなったメモリアドレ
スからそのメモリブロックの最大アドレスまでに配置さ
れるデータを連続してリードアクセスしてロードデータ
バッファ部１０１に格納するとしている。

【００５１】アンド回路１３は、ストアバイパス信号と
アクノレッジ信号との論理積をとる。この時のアクノレ
ッジ信号はストア命令実行時にストアバッファ部２００
で駆動されアサートされる。アンド回路１３の出力は、
オア回路３１の入力およびＬＢ０〜３セット信号生成部
１０２ｃのアンド回路１８〜２１の入力に接続される。
オア回路３１へは、ストアバイパス時のＶフラグのセッ
トタイミング信号として入力される。アンド回路１８〜
２１ではストアバイパス時にＣＰＵ３００から入力され
るストアデータをバイパスしてロードデータバッファ部
１０１に格納するためのＬＢ０〜３セット信号をアサー
トするタイミング信号となる。

【００５２】図６は、ストアバッファ部２００の構成図
である。上述したように、ストアバッファ部２００は、
ストアデータバッファ部２０１と、ストアバッファ制御
部２０２とで構成される。ストアデータバッファ部２０
１はキュー（ＦＩＦＯ：先入れ先出しメモリ）で構成さ
れる。本実施形態では４語のデータレジスタ（ＳＢ０〜
３）、４つのスモールアドレスレジスタ（各２ビット：
ＳＢ０〜３Ａ）、および３つのデータセレクタ（ＳＢ１
〜３Ｂ）を直列に接続して、ストアデータとその書き込
み先メモリアドレスの下位２ビット、即ち、スモールア
ドレスとを格納するキューの部分、およびＣＰＵ３００
から入力されたスモールアドレスの内容とスモールアド
レスレジスタＳＢ０〜３Ａに格納される既にキューに入
れられているスモールアドレスの内容との比較を行うマ
ッチャＳＢ０〜３Ｃとで構成されるが、本発明において
はデータ語数は４語に限定されるものではなく、１語以
上任意の語数をとることが可能である。

【００５３】ＣＰＵ３００からのストア命令実行時に入
力されるラージアドレス、即ち、メモリアドレスの下位
２ビットを除いた値と、前記キューに保存されているデ
ータの書き込み先メモリブロックのアドレス、即ちメモ
リブロックアドレスが等しい場合には、メモリ装置４０
０に対してデータ書き込みは行わずにキューの最後尾に
新たなストアデータと書き込み先メモリブロック内のオ
フセットアドレス（以下、単にオフセットアドレスと記
す）、即ち、ＣＰＵ３００から入力されるスモールアド
レスの内容を書き込む。

【００５４】この時、既にキューに格納されているデー
タ、およびオフセットアドレスは１語分キューの先頭方
向にシフトされる。メモリブロックアドレス、およびオ
フセットアドレスの両方がそれぞれＣＰＵ３００から入
力されるラージアドレス、およびスモールアドレスに等
しい場合、即ち、ストア命令で与えられたメモリアドレ
スと同一のメモリアドレスへのストアデータが既にキュ
ーに格納されている場合には、そのデータは後続するス
トアデータで上書きされる。即ち、実際にメモリ装置４
００には書き込まれずに同一メモリアドレスに対する新
たなストアデータがキューに格納される。

【００５５】ラージアドレスとメモリブロックアドレス
の一致検査はストアバッファ制御部２０２にて行われ、
スモールアドレスとメモリオフセットアドレスの一致検
査はマッチャＳＢ０〜３Ｃにて行われる。マッチャＳＢ
０〜３Ｃのうちいずれかで一致が確認された場合には、
一致したストアバッファＳＢ（データレジスタＳＢ０〜
３、およびスモールアドレスレジスタＳＢ０〜３Ａに対
する総称とする）に相当するマッチャＳＢ０〜３Ｃのい
ずれかがアサートされる。データセレクタＳＢ０〜３Ｂ
は、キューに新たなデータを格納する場合には、そのス
トアバッファＳＢへの入力に対してはＣＰＵ３００から
入力されるストアデータ、およびスモールアドレスを選
択し、それ以外のストアバッファＳＢに対しては１つ後
ろのストアバッファＳＢの出力を選択して出力する。

【００５６】ストアバッファ制御部２０２は、ＣＰＵ３
００、およびメモリ装置４００に対する制御信号の入出
力を行うと共に、ストアデータバッファ部２０１の制御
を行う。ストアバッファ制御部２０２からストアデータ
バッファ部２０１には、ＳＢ０〜３クロック信号、およ
びＳＢ１〜３セット信号が出力され、ストアデータバッ
ファ部２０１からストアバッファ制御部２０２には、Ｓ
Ｂ０〜３マッチ信号が出力される。ＳＢ０〜３クロック
信号は、データレジスタＳＢ０〜３、およびスモールア
ドレスレジスタＳＢ０〜３Ａの各レジスタに対するクロ
ック信号である。データレジスタＳＢ０〜３、およびス
モールアドレスレジスタＳＢ０〜３Ａは、クロック信号
の立ち上がり時点で入力を格納する。ＳＢ１〜３セット
信号はデータセレクタＳＢ１〜３Ｂの選択信号で、
“１”の時、ＣＰＵ３００から入力されるストアデー
タ、およびスモールアドレスを選択し、“０”の時、直
列に接続される後続のレジスタの出力を選択する。ＳＢ
０〜３マッチ信号は、マッチャＳＢ０〜３Ｃの出力信号
でマッチャの入力同士が一致した場合には“１”とな
る。

【００５７】図７は、ストアバッファ制御部２０２の構
成図である。図８は、図７におけるストアバッファ信号
生成部２０２ｂの構成図である。これらの図において、
ストアバッファ制御部２０２は、ＣＰＵ３００、および
メモリ装置４００に対する制御信号の入出力を行うと共
に、ストアデータバッファ部２０１の制御を行うもの
で、メモリアドレス一致検査部２０２ａ、ストアバッフ
ァ信号生成部２０２ｂ、およびシーケンス制御部とから
構成される。

【００５８】即ち、これらの図に示すストアバッファ制
御部２０２は、アンド回路１〜１８、オア回路３１〜４
０、バッファ４１〜４３、ブロックアドレスバッファ４
４、タグレジスタ５１、メモリリクエストレジスタ５
２、セレクタ６３〜６６、ライトバッファテールデコー
ダ７４、ライトバッファポインタ８２、比較器９１を備
えている。尚、図７中、Ａ１は、ラージアドレス、Ａ２
はアクノレッジ、Ａ３はリクエスト、Ａ４はリード／ラ
イト、Ａ５〜Ａ８はＳＢ０マッチ〜ＳＢ３マッチであ
り、Ｂ１はメモリブロックアドレス、Ｂ２はメモリリー
ドライト、Ｂ３はメモリビジー、Ｂ４はメモリリクエス
ト、Ｂ５はメモリアクノレッジ、Ｂ６〜Ｂ８はＳＢ１セ
ット〜ＳＢ３セット、Ｂ９〜Ｂ１２はＳＢ０クロック〜
ＳＢ３クロックを示している。

【００５９】メモリアドレス一致検査部２０２ａは、図
３に示すロードバッファ制御部１０２のメモリアドレス
一致検査部１０２ａと同一の構成で動作も同様であるた
め、タグレジスタ５１と比較器９１からなる構成の図示
および動作の説明は省略する。

【００６０】ストアバッファ信号生成部２０２ｂは、Ｓ
Ｂ０〜３クロック、およびＳＢ１〜３セット信号を生成
する回路であり、図８に示すように、ライトバッファテ
ールデコーダ７４、アンド回路１２〜１４、オア回路３
５〜４０、セレクタ６３〜６６、およびアンド回路１５
〜１８で構成される。ライトバッファテールデコーダ７
４は２−４デコーダであり、シーケンス制御部のライト
バッファポインタ８２で計数されるストアバッファＳＢ
で構成されるライトデータバッファキューの最後尾位置
を示す２ビットの入力信号をデコードするもので、４つ
の出力のうちアサートされた１つに相当するストアバッ
ファＳＢがキューの最後尾となる。

【００６１】アンド回路１２〜１４は、ＳＢ１〜３セッ
ト信号を生成するもので、ライトバッファテールデコー
ダ７４の１〜３出力（入力が“０１”、“１０”、“１
１”の時それぞれアサートされる）と、シーケンス制御
部のアンド回路１の出力（後述）との論理積をそれぞれ
とるものである。ここで、アンド回路１２〜１４の出力
のうち“１”の信号がある場合には、図６のデータセレ
クタＳＢ１〜３Ｂにおいて、ＣＰＵ３００から入力され
るストアデータ、およびスモールアドレスが選択され、
データレジスタＳＢ１〜３、およびスモールアドレスレ
ジスタＳＢ１〜３Ａの該当レジスタに入力される。

【００６２】一方、データレジスタＳＢ０、およびスモ
ールアドレスレジスタＳＢ０Ａは、キューの入り口に設
置されるため、後続のレジスタは入力に接続されない。
従って、データレジスタＳＢ０、およびスモールアドレ
スレジスタＳＢ０Ａにデータを格納する場合には常にＣ
ＰＵ３００から入力されるストアデータ、およびスモー
ルアドレスが入力となる。

【００６３】オア回路３５〜３７は、キューに新たなデ
ータを格納する場合、およびキューの内容をシフトアウ
トしてメモリ装置４００に書き込む場合に、ストアバッ
ファＳＢに出力するＳＢ０〜３クロック信号発生の選択
を行う論理をとる部分である。新たなデータをキューに
格納する場合にはライトバッファポインタ８２の値の示
すレジスタよりも先に接続される、即ち、キューの先頭
方向にあるストアバッファＳＢに対してクロック信号を
供給する。また、キューの内容をシフトアウトしてメモ
リ装置４００に書き込みを行う場合についても、外部か
ら新たに書き込むべきデータがＣＰＵ３００から入力さ
れない限りは、既にキューに格納されているデータのみ
を先頭方向にシフトする。従って、この場合にもライト
バッファポインタ８２の値の示すレジスタよりも先に接
続される、即ち、キューの先頭方向にあるストアバッフ
ァＳＢに対してクロック信号を供給する。オア回路３５
〜３７においてこのような論理をとることにより、キュ
ーの内容をメモリ装置４００に書き込む際にも無効なデ
ータがキューに格納されることはなくなる。

【００６４】オア回路３８〜４０では、既にキューに格
納されているデータのメモリ装置４００内の書き込みメ
モリアドレスと同一のメモリアドレスに対するストア命
令実行の場合のＳＢ０〜３クロック信号発生の選択を行
う。この場合は、キュー内容の上書きを行うため、スト
アデータバッファ部２０１から入力されるＳＢ０〜３マ
ッチのうちアサートされる１〜４つの信号に応じてＳＢ
０〜３クロック信号が生成される。

【００６５】即ち、ストアバッファＳＢ０のみアサート
される場合にはＳＢ０クロックのみが生成され、ストア
バッファＳＢ１のみ、あるいはストアバッファＳＢ０、
ＳＢ１の両方がアサートされる場合には、ＳＢ０クロッ
ク、およびＳＢ１クロックが生成され、ストアバッファ
ＳＢ２のみ、ストアバッファＳＢ２、ＳＢ１の両方、あ
るいはストアバッファＳＢ２、ＳＢ１、およびＳＢ０の
３つがアサートされる場合には、ＳＢ０クロック、ＳＢ
１クロック、およびＳＢ２クロックの３つが生成され、
そして、ストアバッファＳＢ３のみ、ストアバッファＳ
Ｂ３、ＳＢ２の両方、ストアバッファＳＢ３、ＳＢ２、
ＳＢ１の３つ、あるいはストアバッファＳＢ３、ＳＢ
２、ＳＢ１、およびストアバッファＳＢ０の全てがアサ
ートされる場合にはＳＢ０クロック、ＳＢ１クロック、
ＳＢ２クロック、およびＳＢ３クロックの全てが生成さ
れる。

【００６６】これにより、新たに書き込むデータがライ
トバッファテール信号（ライトバッファポインタ８２の
出力）により示されるキューの最後尾に格納され、そし
て元のストアデータは後続のストアデータに上書きされ
ることになる。セレクタ６３〜６６は、前記２系統のＳ
Ｂ０〜３クロック発生選択回路を経て生成される信号の
選択回路で、シーケンス制御部のアンド回路３の出力
（後述）が“１”の場合、即ち、キューに格納されてい
るストアデータの上書き時には、オア回路３８〜４０の
出力、およびＳＢ３マッチ信号が選択され、アンド回路
１５〜１８に出力される。一方、アンド回路３の出力が
“０”の場合、即ち、キューに新たなストアデータを格
納する場合、あるいはキューに格納されているストアデ
ータを順次連続してメモリ装置４００に書き込む場合に
は、ライトバッファテールデコーダ７４の０出力、およ
びオア回路３５〜３７出力が選択されて、アンド回路１
５〜１８に入力される。アンド回路１５〜１８は、これ
らセレクタ６３〜６６の出力と、シーケンス制御部のオ
ア回路３４の出力（後述）との論理積をとり、ストアデ
ータバッファ部２０１に出力するためのＳＢ０〜３クロ
ックを生成する。オア回路３４の出力は、ストアバッフ
ァＳＢに与えるクロックのアサートタイミングを決定す
る信号である。

【００６７】シーケンス制御部は、ＣＰＵ３００、およ
びメモリ装置４００に対する制御信号の入出力、メモリ
装置４００に対する書き込み動作制御を行うと共に、ス
トアデータバッファ部の動作制御を行う。このシーケン
ス制御部は、図７に示すアンド回路１〜１１、オア回路
３１〜３４、メモリリクエストレジスタ５２、バッファ
４１〜４３、ブロックアドレスバッファ４４、ライトバ
ッファポインタ８２で構成される。

【００６８】シーケンス制御部では、先ず、アンド回路
１で、ＣＰＵ３００からのリクエスト信号と、リード／
ライト信号との論理積をとり、ライトリクエスト信号を
生成する。ライトリクエスト信号が“１”の時、ＣＰＵ
３００からのストア命令実行であることを認識する。ま
た、オア回路３１は、ストアデータバッファ部２０１か
ら入力されるＳＢ０〜３マッチ信号全ての論理和をと
る。オア回路３１の出力はオフセットアドレスマッチ信
号で、ストアデータバッファ部２０１（キュー）に新た
にＣＰＵ３００から書き込み要求のあるメモリアドレス
の下位２ビット、即ち、スモールアドレスと同一のメモ
リブロック内アドレス、更に言い替えれば、メモリオフ
セットアドレスに対するストアデータがキューに既に格
納されている時にこの信号がアサートされる。

【００６９】アンド回路２は、メモリアドレス一致検査
部２０２ａの比較器９１出力と、オア回路３１の出力す
るオフセットアドレスマッチの反転信号との論理積をと
る。アンド回路２の出力は、タグマッチ信号が“１”、
即ち、タグレジスタ５１に格納されているメモリブロッ
クアドレスの内容とＣＰＵ３００から入力されるラージ
アドレスの内容は同一であるが、スモールアドレスと前
記キューのスモールアドレスレジスタＳＢ０〜３Ａに格
納されるメモリオフセットアドレスの内容は一致しない
ことを意味する。つまり、キューに格納されるストアデ
ータと同一のメモリブロックの新たなブロック内オフセ
ットアドレスに書き込むストア命令が実行された場合で
ある。この場合には、入力されるストアデータ、および
スモールアドレスの内容をキューに格納する。この時の
格納先ストアバッファＳＢは、ライトバッファポインタ
８２の出力であるライトバッファテール信号により示さ
れる。

【００７０】アンド回路３は、メモリアドレス一致検査
部２０２ａの比較器９１の出力と、前記のオフセットア
ドレスマッチ信号との論理積をとる。アンド回路３の出
力は、ＣＰＵ３００から入力されたアドレスとタグレジ
スタ５１、およびキューに格納されているメモリアドレ
スが一致する場合にアドレスマッチ信号としてアサート
される。この場合には、既にキューに格納されているス
トアデータを上書きし、新たにＣＰＵ３００から入力さ
れるストアデータをライトバッファテール信号で指定さ
れるキューの最後尾に格納する。

【００７１】アンド回路４は、メモリアドレス一致検査
部２０２ａの比較器９１の出力の反転信号、アンド回路
１の出力であるライトリクエスト信号、およびメモリビ
ジィ信号との論理積をとる。メモリビジィ信号は、ロー
ドバッファ部１００でも説明したように、ロードバッフ
ァ部１００、およびストアバッファ部２００との共通信
号である。

【００７２】アンド回路５は、アンド回路１の出力とア
ンド回路２の出力との論理積をとり、エンキュー信号を
出力する。アンド回路６は、アンド回路１の出力とアン
ド回路３の出力との論理積をとり、オーバライト信号を
出力する。アンド回路３の出力は、ストアバッファ信号
生成部２０２ｂのセレクタ６３〜６６に対する選択信号
として使用される。前記エンキュー信号は、オア回路３
４、およびオア回路３２に出力される。前記オーバライ
ト信号はオア回路３４に入力される。オア回路３４は、
これら２つの信号とアンド回路１０の出力（後述）との
論理和をとるもので、シフトタイミング信号を出力す
る。

【００７３】シフトタイミング信号は、ストアバッファ
信号生成部２０２ｂのアンド回路１５〜１８に入力さ
れ、ＳＢ０〜３クロック信号のアサートタイミングを与
える。シフトタイミング信号は、更にアンド回路７に出
力される。アンド回路７は、前記のライトリクエスト信
号と、シフトタイミング信号との論理積をとり、バッフ
ァ４１により駆動され、アクノレッジ信号としてＣＰＵ
３００に出力する。アンド回路４の出力は、メモリリク
エストレジスタ５２のセット入力（Ｓ入力）、およびオ
ア回路３２に出力される。メモリリクエストレジスタ５
２では、セット入力の立ち上がり時点でセットされ、Ｍ
リクエスト信号をアサートする。Ｍリクエスト信号は、
前記ロードバッファ制御部１０２のＭリクエスト信号と
同様に、メモリ装置４００に対する書き込みアクセスを
行うための起動信号となる。

【００７４】Ｍリクエスト信号は、ブロックアドレスバ
ッファ４４のイネーブル信号としてタグレジスタ５１の
出力を駆動し、メモリラージアドレスをメモリ装置４０
０に出力し、バッファ４２により駆動され、メモリリー
ド／ライト信号をメモリ装置４００に出力し、アンド回
路１１に出力され、メモリ装置４００から入力されるメ
モリアクノレッジの反転信号との論理積をとり、バッフ
ァ４３により駆動され、メモリリクエスト信号としてメ
モリ装置４００に出力される。

【００７５】メモリリクエスト信号、およびメモリアク
ノレッジ信号は、前記ロードバッファ部１００で記した
ようにハンドシェイク信号である。Ｍリクエスト信号は
更にアンド回路１０に出力される。アンド回路１０は、
Ｍリクエスト信号とメモリアクノレッジ信号との論理積
をとり、ライトアクノレッジ信号を出力する。ライトア
クノレッジ信号は、ストアバッファ部２００から出力さ
れたメモリ書き込みアクセス要求のためのリクエスト信
号に対する動作が完了したことを示す信号で、この信号
の立ち上がり時点で前記メモリ動作が完了したと認識さ
れる。

【００７６】アンド回路１０の出力、即ち、ライトアク
ノレッジ信号は、オア回路３４、アンド回路８、およ
び、アンド回路９に出力される。オア回路３４は、シフ
トタイミング信号を生成するもので、ライトアクノレッ
ジ信号がアサートされ、オア回路３４に入力される場合
には、メモリ装置４００への書き込みアクセスが完了し
たことを示すもので、この時、シフトタイミング信号は
アサートされ、アンド回路１５〜１８に出力されて、Ｓ
Ｂ０〜３クロック信号のアサートタイミングを与える。
また、シフトタイミング信号はアンド回路７に出力され
る。ライトアクノレッジ信号がアサートされることによ
りシフトタイミング信号がアサートされ、そしてアンド
回路７にてライトリクエストとの論理積出力がアサート
された場合は、メモリ装置４００への書き込みを伴うス
トア命令実行に対するアクノレッジ信号がアサートさ
れ、バッファ４１で駆動され、ＣＰＵ３００に出力され
る。この場合のアクノレッジ信号は、ストアデータバッ
ファ（キュー）の先頭の１語がメモリ装置４００に書き
込み完了した時点でアサートされる。

【００７７】アンド回路１０の出力、即ち、ライトアク
ノレッジ信号は、アンド回路８にてライトバッファテー
ルデコーダ７４の３出力、即ち、ラストアクセス信号と
論理積がとられ、また、アンド回路９にて前記ラストア
クセスの反転信号との論理積がとられる。アンド回路８
の出力は、メモリ装置４００へのストアデータバッファ
（キュー）に格納されている古い（新たにＣＰＵ３００
が書き込み要求しているデータの書き込み先メモリデー
タブロックとは異なる）メモリデータブロックに対する
書き込みの最後のメモリアクセスの完了時にアサートさ
れる。また、アンド回路９の出力は、上記メモリ書き込
みの最後以外のメモリアクセスの完了時にアサートされ
る。アンド回路８の出力はライトダン信号で、メモリリ
クエストレジスタ５２のリセット入力、およびオア回路
３３に出力される。また、アンド回路９の出力はオア回
路３２に出力される。

【００７８】メモリリクエストレジスタ５２は、リセッ
ト入力の立ち上がり時点でリセットされる。メモリリク
エストレジスタ５２がリセットされることで、Ｍリクエ
スト信号がネゲートされ、これによりメモリ装置４００
に対する１〜４回のメモリ書き込みを終了させると共
に、メモリビジィ信号をネゲートする。オア回路３２は
前記アンド回路４の出力、即ち、メモリリクエストレジ
スタ５２へのセット入力となる信号と、アンド回路９の
出力との論理和をとるもので、出力はライトバッファポ
インタ８２へのアップ入力に接続される。また、オア回
路３３は、前記アンド回路５の出力、即ち、エンキュー
信号と、アンド回路８の出力、即ち、ライトダン信号と
の論理和をとるもので、出力はライトバッファポインタ
８２へのダウン入力に接続される。

【００７９】ライトバッファポインタ８２は、ストアデ
ータバッファ（キュー）の最後尾を示すための２ビット
のライトバッファテール信号を生成するものである。以
下にライトバッファポインタ８２による計数動作を示
す。ストアデータバッファは先頭位置（出口）から３、
２、１、０の順に番号付けされる。したがってキューの
構造上の入り口（最後尾とは限らない；最後尾は動作時
のキューの入り口）は０である。また、キューの最後尾
は通常次にデータを書き込むことのできるＳＢを示して
いる。したがって、ライトバッファポインタはデータの
挿入時に更新され（１つ番号が小さくなる）、次のデー
タ挿入に備え、またデータのメモリ装置４００への書き
出し時に更新される（１つ番号が大きくなる）。

【００８０】［ａ．初期状態、即ち、電源投入直後］デ
ータは何も書き込まれていないので３となる。 ［ｂ．タグレジスタの内容と同一のメモリブロックへの
ストア命令実行時］ （ｂ−１．スモールアドレスがスモールアドレスレジス
タＳＢ０〜３Ａのいずれかと同一の場合）：データの上
書きを行うので増減なし。 （ｂ−２．スモールアドレスがスモールアドレスレジス
タＳＢ０〜３Ａのいずれとも同一でない場合）：データ
の挿入を行うので１減じられる。

【００８１】［ｃ．タグレジスタの内容と異なるメモリ
ブロックへのストア命令実行時］ 先ず、１増加される（キューへのデータ挿入、および
元のキュー内容の先頭方向へのシフト、即ち、１語のキ
ュー内容のシフトアウトへのポインタ準備）。 メモリ装置４００への書き込みアクセスを行い、メモ
リアクノレッジがアサートされる毎に１増加される（キ
ュー内容のシフトアウトへのポインタ準備。新たなメモ
リブロックへの書き込みデータが挿入される）。そし
て、ポインタの値が３になるまで増加は続く。 ポインタの値が３の時のメモリ書き込みアクセス時の
メモリアクノレッジ信号のアサート時に１減じられ２と
なり、メモリ書き込みアクセスは終了する。即ち、以前
のメモリブロックへの書き込みデータが全てメモリ装置
４００に書き込まれ、新たなメモリブロックへの書き込
みデータがキューの先頭まで進み、ポインタの値は次の
データの挿入に備えて２となる（キューの先頭から２番
目のＳＢ２を示す）。

【００８２】上記説明において、ｂ−１の時にはアンド
回路５の出力、即ち、エンキュー信号がアサートされ、
ｃ−の時には、アンド回路４の出力がアサートされ、
ｃ−の時にはアンド回路９の出力がアサートされ、そ
してｃ−の時にはアンド回路８の出力、即ち、ライト
ダン信号がアサートされて、オア回路３２、あるいはオ
ア回路３３を経てライトバッファポインタ８２のアップ
入力、あるいはダウン入力に出力され、ライトバッファ
ポインタ８２にて必要な計数動作を行う。

【００８３】［動作］図９〜１１は、本実施形態１の動
作を示す説明図であり、図９が、ロード時の動作、図１
０、１１がストア時の動作を示している。ロード命令実
行時は、ロードバッファ部１００のタグレジスタ５１の
内容とＣＰＵ３００から入力されるラージアドレスの内
容の一致、あるいは不一致、および上記ラージアドレス
の一致の場合のＶフラグの内容（“１”の時有効、
“０”の時無効）により動作が異なる。

【００８４】ストア命令実行時は、ストアバッファ部２
００のタグレジスタ５１の内容とＣＰＵ３００から入力
されるラージアドレスの内容の一致、あるいは不一致、
および、これらとキューに格納されているメモリオフセ
ットアドレスとＣＰＵ３００から入力されるスモールア
ドレスの内容の一致、あるいは不一致の組み合わせによ
り動作が異なる。更に、上記ストア命令実行時において
ロードバッファ部１００のタグレジスタ５１の内容とＣ
ＰＵ３００から入力されるラージアドレスの内容が一
致、あるいは不一致の場合で更に動作が異なる。図９〜
１１にはこれらの各々の組み合わせと動作が記されてい
る。

【００８５】図１２、図１３は、本実施形態１および後
述する実施形態２におけるロード命令実行時のタイムチ
ャートである。図１２はバッファヒットの場合の動作
で、この場合はメモリ装置４００に対して読み出しアク
セスは行われず、ロードデータバッファ部１０１内の必
要なデータが選択されＣＰＵ３００に出力される。図１
２において、リクエスト信号とアクノレッジ信号はハン
ドシェイクの関係にある。また、ラージアドレス、スモ
ールアドレス、およびリード／ライト信号はリクエスト
信号がアサートされている間正しい値となっている。ロ
ードデータはアクノレッジ信号の立ち上がり時点で正し
い値となっている。

【００８６】図１３はバッファミスの場合の動作で、こ
の場合はメモリ装置４００に対して読み出しアクセスを
行い、ＣＰＵ３００の要求するデータをＣＰＵ３００に
出力すると共に、ロードデータバッファ部１０１に格納
する。更に、ＣＰＵ３００はメモリ装置４００に読み出
しアクセスを行ったメモリアドレス以降、そのメモリブ
ロック（実施形態１、および後述する実施形態２では４
語で構成される）の最後のデータまで連続してメモリ装
置４００から読み出し、ロードデータバッファ部１０１
の該当レジスタに格納する。ＣＰＵ３００に対するアク
ノレッジ信号のアサートおよびロードデータの出力は、
最初のメモリ読み出しアクセスでメモリ装置４００から
読み出したデータが入力された時点、即ち、最初のメモ
リリクエスト信号のアサートに対するメモリアクノレッ
ジ信号のアサート時に確定する。

【００８７】図１３ではスモールアドレスの内容が“０
０”の場合、即ち、当該メモリブロックの最初に配置さ
れるデータに対してのロード命令実行時の動作を示す。
この場合には、ロードバッファミスとなったメモリブロ
ックの最初に配置されるデータから読み出しアクセスを
行い、４語のメモリブロック全部を連続して読み出し、
ロードデータバッファ部１０１の該当レジスタに順次格
納する。図１３でリクエスト信号とアクノレッジ信号は
ハンドシェイクの関係にある。また、ラージアドレス、
スモールアドレス、およびリード／ライト信号はリクエ
スト信号がアサートされている間正しい値となってい
る。更に、メモリブロックアドレス、メモリオフセット
アドレス、メモリリード／ライト信号はメモリリクエス
ト信号がアサートされている間正しい値となっている。
そして、メモリリードデータはメモリアクノレッジ信号
の立ち上がり時点、およびＬＢ０〜３セット信号の立ち
上がり時点で正しい値となっている。また、ロードデー
タはアクノレッジ信号の立ち上がり時点で正しい値とな
っている。

【００８８】図１４、１５は、本実施形態１および後述
する実施形態２のストア命令実行時のタイムチャートで
ある。図１４はバッファヒットの場合で、この場合には
メモリ装置４００に対する書き込みアクセスは行われ
ず、ストアデータバッファ（キュー）に書き込みデータ
を格納するのみの動作を行う。図１４でリクエスト信号
とアクノレッジ信号はハンドシェイクの関係にある。ま
た、ラージアドレス、スモールアドレス、リード／ライ
ト信号、およびストアデータはリクエスト信号がアサー
トされている間正しい値となっている。

【００８９】図１５はバッファミスの場合の動作で、こ
の場合はメモリ装置４００に対して連続して書き込みア
クセスを行い、既にキューに格納されていた書き込みデ
ータをメモリ装置４００の当該メモリブロックに対して
書き込みアクセスを行うと共に、ＣＰＵ３００から入力
されるストアデータを新たにキューに格納する。ＣＰＵ
３００に対するアクノレッジ信号のアサートは、最初の
メモリ書き込みアクセスでキューの先頭にあるデータを
メモリ装置４００に書き込み完了した時点、即ち、最初
のメモリリクエスト信号のアサートに対するメモリアク
ノレッジ信号のアサート時に確定する。図１５でリクエ
スト信号とアクノレッジ信号はハンドシェイクの関係に
ある。また、ラージアドレス、スモールアドレス、リー
ド／ライト信号、およびストアデータはリクエスト信号
がアサートされている間正しい値となっている。更に、
メモリブロックアドレス、メモリオフセットアドレス、
メモリリード／ライト信号、およびメモリライトデータ
はメモリリクエスト信号がアサートされている間、およ
びＳＢ０〜３クロックの立ち上がり時点で正しい値とな
っている。

【００９０】［効果］以上のように、本実施形態１は、
複数語のロードデータバッファ部１０１、および複数語
のストアデータバッファ部２０１（キュー）、およびこ
れらの制御部とからメモリバッファ装置を構成している
ため、例えば、キャッシュメモリに比べてデータ格納の
ための別途のメモリ部を必要としない等、小規模の回路
でメモリバッファ装置を構成することができる。その結
果、ＣＰＵ３００の高動作周波数化に対して十分追従可
能な動作速度が確保できると共に、ＣＰＵ３００と本発
明のメモリバッファ装置とを含むＬＳＩのチップ面積
を、従来技術によるＣＰＵとキャッシュメモリで構成さ
れるＬＳＩに比べ大幅に削減することが可能で、ローコ
スト化および消費電力の低減化を図ることができる。

【００９１】また、ロード命令実行時でバッファミスが
発生した場合は、メモリ装置４００から複数語のメモリ
アクセス動作を行うため、ＣＰＵ３００のメモリ装置４
００へのアクセス頻度を軽減でき、メモリスループット
の向上を図ることができ、従って、プログラム実行性能
の向上に寄与することができる。

【００９２】更に、本実施形態１では、ロード命令実行
時でバッファミスが発生した場合に、そのメモリアドレ
スから連続して同一メモリブロックの最終アドレスまで
の読み出しアクセスを行い、ロードバッファ部１００に
格納するようにしたので、次のような効果がある。ミス
を起こしたメモリアドレスから先の（メモリアドレスが
増加する方向の）データのみを連続アクセスすることに
より、例えば、配列演算といった前方参照頻度の高いプ
ログラムの実行に対しては、ブロック全体を常に読みだ
す場合に比べてメモリアクセスサイクルを低減すること
ができる。即ち、メモリ参照は直前のメモリ参照の対象
アドレスから連続して、あるいは数語離れた前方（メモ
リアドレスの増加する方向）に対して行われる確率が高
い場合には、直前のメモリ参照の対象アドレスよりも後
方（メモリアドレスの減少する方向）のデータアクセス
は稀であり、これらのデータを不必要にメモリ装置４０
０から読み出すことがないからである。

【００９３】《実施形態２》 ［構成］本実施形態２において、全体構成は、図１に示
した構成および図２に示した構成と図面上は同様であ
る。また、ストアバッファ部については、図６、７、８
に示した構成と同様であるため、これらの構成について
は省略する。本実施形態が上記実施形態１と異なるの
は、ロードバッファ制御部の構成であり、以下のように
なっている。

【００９４】図１６は、実施形態２におけるロードバッ
ファ制御部の構成図である。即ち、本実施形態では、上
記実施形態１のロードバッファ制御部１０２に対し、メ
モリアクセスカウンタ８３を新たに設置する点が異な
る。この点以外の構成については実施形態１と同様であ
るため、対応する部分に同一符号を付してその説明を省
略する。

【００９５】本実施形態２と上記実施形態１との違いは
ロード命令実行時にバッファミスとなった場合の動作の
みである。このような場合、実施形態１ではミスを発生
したメモリアドレスから連続して当該メモリブロックの
最終アドレスのデータまでをメモリ装置４００から連続
読み出しアクセスしてロードデータバッファ部１０１の
該当レジスタに格納する動作を行った。これに対し、実
施形態２ではミスを発生したメモリアドレスから連続し
て当該メモリブロックの最終アドレスのデータ、および
当該メモリブロックの先頭アドレスのデータからミスを
発生したメモリアドレスの直前のメモリアドレスのデー
タまで、即ち、１メモリブロック全体のデータをメモリ
装置４００から読み出しアクセスして、ロードデータバ
ッファ部１０１の該当レジスタに格納する動作を行う。

【００９６】このために、図１６に示すようにオフセッ
トアドレスカウンタ８１、およびメモリアクセスカウン
タ８３の２つのカウンタを設置する。オフセットアドレ
スカウンタ８１は、読み出しアクセスを行うメモリブロ
ック内のオフセットアドレスを生成し、また、１メモリ
ブロック分のデータ読み出しアクセスを行うためのアク
セスサイクル数を計数する。そして、メモリアクセスカ
ウンタ８３のカウントクロック入力はオフセットアドレ
スカウンタ８１のカウントクロック入力と同一信号で、
図３に示すロードバッファ制御部１０２のリードアクノ
レッジ信号と同一である。

【００９７】メモリアクセスカウンタ８３のロード入力
はオフセットアドレスカウンタ８１のロード入力と同一
信号で、図３に示すロードバッファ制御部１０２のメモ
リリクエストレジスタ５２へのセット入力と同一であ
る。この時、メモリアクセスカウンタ８３には必ず“０
０”がロードされる。メモリアクセスカウンタ８３のキ
ャリー出力は、この２ビットのカウンタがオーバフロー
した時、即ち、４となった時にアサートされる。これに
より１メモリブロック分のデータである４語のデータが
メモリ装置４００から連続して読み出されたことが認識
される。この信号はラストアクセス信号で、アンド回路
１０でリードアクノレッジ信号と論理積がとられ、その
出力がメモリリクエストレジスタ５２のリセット信号と
なり、メモリリクエストレジスタ５２をリセットする。
尚、ラストアクセス信号は図３に示す実施形態１のロー
ドバッファ制御部１０２と同一の役割である。このメモ
リアクセスカウンタ８３を設置することにより、バッフ
ァミスの場合には必ずミスを発生したメモリブロック全
体、即ち、４語のデータアクセスを連続してメモリ装置
４００に対して行う。

【００９８】図１７〜１９は、本実施形態２の動作を示
す説明図であり、図１７がロード時の動作、図１８、１
９がストア時の動作を示している。本実施形態２のメモ
リバッファ装置の動作は、図９〜１１に示す実施形態１
のメモリバッファ装置の動作と比べてロード命令実行時
の動作のみ異なる。実施形態２では、ロードバッファミ
スの場合に必ずミスとなったメモリアドレスを含むメモ
リブロック全体（４語）をメモリ装置４００から読み出
しアクセスし、ロードデータバッファ部１０１の該当レ
ジスタに格納するため、以降のメモリアクセスにおい
て、ロードＶフラグは必ず“１”となる。従って、ロー
ドバッファ部１００のタグレジスタ５１の内容がＣＰＵ
３００から入力されるラージアドレスの内容と一致する
場合には必ずバッファヒットとなり、この場合にはロー
ドデータバッファ部１０１の該当レジスタからデータを
ＣＰＵ３００に出力する。

【００９９】一方、上記タグレジスタ５１の内容とＣＰ
Ｕ３００から入力されるラージアドレスの内容が一致し
ない場合にはバッファミスであるため、ミスとなったメ
モリアドレスから連続してメモリ装置４００から１メモ
リブロック分のデータを読み出し、最初に読み出したリ
ードデータをＣＰＵ３００に出力すると共に、１メモリ
ブロック分のデータ（４語）をロードデータバッファ部
１０１の該当レジスタに格納する。ストア命令実行時の
動作は図９〜１１に示す実施形態１のメモリバッファ装
置の動作と同一である。

【０１００】また、実施形態２におけるロード命令実行
時およびストア命令実行時の各信号のタイミングについ
ては、図１２〜図１５で示した状態と同様であるため、
その説明は省略する。但し、実施形態２では、スモール
アドレスの内容が“００”〜“１１”のいずれの値の場
合であってもロードバッファミスとなったメモリブロッ
クの最初に配置されるデータから読み出しアクセスを行
い、４語のメモリブロック全部を連続して読み出しロー
ドデータバッファの該当レジスタに順次格納する。

【０１０１】［効果］以上のように、実施形態２では、
上記実施形態１と同様に、ローコスト化および消費電力
の低減化を図ることができるといった効果を奏すると共
に、ロード命令実行時でバッファミスが発生した場合
に、ミスとなったメモリアドレスを含む１メモリブロッ
ク全体のデータの読み出しアクセスを行ってロードバッ
ファ部１００に格納するようにしたので、次のような効
果がある。ミスを起こしたメモリアドレスを含むメモリ
ブロック全体を連続アクセスすることにより、例えば、
スタックを用いた演算といった前方参照頻度と後方参照
頻度とが同程度に高いプログラムの実行に対しては、ブ
ロック全体を常に読みだすことで全体のバッファミス回
数を低減することができる。即ち、メモリ参照は直前の
メモリ参照の対象アドレスから連続して、あるいは数語
離れた前方（メモリアドレスの増加する方向）、および
後方（メモリアドレスの減少する方向）に対して同程度
のメモリアクセス確率がある場合には、１度に連続アク
セスしてバッファに格納することが可能である最大語数
のデータをメモリ装置４００から連続してアクセスする
ことで、メモリスループットを最大とすることができ
る。

【０１０２】

【発明の効果】以上説明したように、第１発明のメモリ
バッファ装置によれば、複数語のレジスタを有するロー
ドデータバッファ部と、複数語の先入れ先出しバッファ
を有するストアデータバッファ部、およびこれらの制御
部とから構成しているため、例えば、キャッシュメモリ
に比べてデータ格納のための別途のメモリ部を必要とし
ない等、小規模の回路でメモリバッファ装置を構成する
ことができる。その結果、ＣＰＵの高動作周波数化に対
して十分追従可能な動作速度が確保できると共に、ＣＰ
Ｕと本発明のメモリバッファ装置とを含むＬＳＩのチッ
プ面積を、従来技術によるＣＰＵとキャッシュメモリで
構成されるＬＳＩに比べ大幅に削減することが可能で、
ローコスト化および消費電力の低減化を図ることができ
る。

【０１０３】また、ロード命令実行時でバッファミスが
発生した場合は、メモリ装置から複数語のメモリアクセ
ス動作を行うため、ＣＰＵのメモリ装置へのアクセス頻
度を軽減でき、メモリスループットの向上を図ることが
でき、従って、プログラム実行性能の向上に寄与するこ
とができる。

【０１０４】更に、ロード命令実行時でバッファミスが
発生した場合に、そのメモリアドレスから連続して同一
メモリブロックの最終アドレスまでの読み出しアクセス
を行い、ロードバッファ部に格納するようにしたので、
次のような効果がある。ミスを起こしたメモリアドレス
から先の（メモリアドレスが増加する方向の）データの
みを連続アクセスすることにより、例えば、配列演算と
いった前方参照頻度の高いプログラムの実行に対して
は、ブロック全体を常に読みだす場合に比べてメモリア
クセスサイクルを低減することができる。

【０１０５】第２発明のメモリバッファ装置によれば、
第１発明と同様に、複数語のレジスタを有するロードデ
ータバッファ部と、複数語の先入れ先出しバッファを有
するストアデータバッファ部、およびこれらの制御部と
から構成しているため、第１発明と同様の効果がある。
また、ロード命令実行時でバッファミスが発生した場合
に、ミスとなったメモリアドレスを含む１メモリブロッ
ク全体のデータの読み出しアクセスを行ってロードバッ
ファ部に格納するようにしたので、次のような効果があ
る。即ち、ミスを起こしたメモリアドレスを含むメモリ
ブロック全体を連続アクセスすることにより、例えば、
スタックを用いた演算といった前方参照頻度と後方参照
頻度とが同程度に高いプログラムの実行に対しては、ブ
ロック全体を常に読みだすことで全体のバッファミス回
数を低減することができる。

【０１０６】第３発明のメモリバッファ装置によれば、
中央処理装置からのデータ書き込み要求に対して、該当
データが、ロードデータバッファ部内のレジスタのいず
れかに存在する場合は、このデータを更新するようにし
たので、このような場合は、メモリ装置にアクセスする
必要がなく、従って、プログラム実行性能を向上させる
ことができる。

【図面の簡単な説明】

【図１】本発明のメモリバッファ装置の実施形態１、２
を示す構成図である。

【図２】本発明のメモリバッファ装置のロードバッファ
部の構成図である。

【図３】本発明のメモリバッファ装置の実施形態１のロ
ードバッファ制御部の構成図である。

【図４】本発明のメモリバッファ装置の実施形態１にお
けるロードデータバッファ有効フラグ部の構成図であ
る。

【図５】本発明のメモリバッファ装置の実施形態１にお
けるＬＢ０〜３セット信号生成部の構成図である。

【図６】本発明のメモリバッファ装置の実施形態１にお
けるストアバッファ部の構成図である。

【図７】本発明のメモリバッファ装置の実施形態１にお
けるストアバッファ制御部の構成図である。

【図８】本発明のメモリバッファ装置の実施形態１にお
けるストアバッファ信号生成部の構成図である。

【図９】本発明のメモリバッファ装置の実施形態１にお
ける動作（ロード時）の説明図である。

【図１０】本発明のメモリバッファ装置の実施形態１に
おける動作（ストア時）の説明図（その１）である。

【図１１】本発明のメモリバッファ装置の実施形態１に
おける動作（ストア時）の説明図（その２）である。

【図１２】本発明のメモリバッファ装置におけるロード
命令実行時のタイムチャート（バッファヒット）であ
る。

【図１３】本発明のメモリバッファ装置におけるロード
命令実行時のタイムチャート（バッファミス）である。

【図１４】本発明のメモリバッファ装置におけるストア
命令実行時のタイムチャート（バッファヒット）であ
る。

【図１５】本発明のメモリバッファ装置におけるストア
命令実行時のタイムチャート（バッファミス）である。

【図１６】本発明のメモリバッファ装置の実施形態２に
おけるロードバッファ制御部の構成図である。

【図１７】本発明のメモリバッファ装置の実施形態２に
おける動作（ロード時）の説明図である。

【図１８】本発明のメモリバッファ装置の実施形態２に
おける動作（ストア時）の説明図（その１）である。

【図１９】本発明のメモリバッファ装置の実施形態２に
おける動作（ストア時）の説明図（その２）である。

【符号の説明】

１００ ロードバッファ部 １０１ ロードデータバッファ部 １０２ ロードバッファ制御部 ２００ ストアバッファ部 ２０１ ストアデータバッファ部 ２０２ ストアバッファ制御部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリ装置からデータ読み出しのための
   ロードバッファ部と、メモリ装置への書き込みのための
   ストアバッファ部とを備え、 前記ロードバッファ部は、 一メモリブロック分のデータを格納するための複数語の
   独立に読み書き可能なレジスタを有するロードデータバ
   ッファ部と、 中央処理装置からの前記メモリ装置へのデータ読み出し
   要求に対して、前記レジスタ内のいずれかに該当データ
   が存在する場合は、これを当該中央処理装置に返送し、 どのレジスタにも該当データが存在しない場合は、前記
   メモリ装置より、前記読み出し要求のデータのメモリア
   ドレスから連続して同一メモリブロックの最終アドレス
   までのデータを読み出して、これらを順次、前記レジス
   タに格納するロードバッファ制御部とからなり、 前記ストアバッファ部は、 一メモリブロック分のデータとして複数語を格納する先
   入れ先出しバッファを備えたストアデータバッファ部
   と、 前記中央処理装置からの前記メモリ装置への書き込み要
   求に対して、前記先入れ先出しバッファ内に、該当デー
   タが存在する場合はこれを更新すると共に、格納位置を
   最後尾とし、該当データの同一メモリブロックのデータ
   が存在する場合は、該当データを最後尾に格納し、 前記先入れ先出しバッファ内のデータが、該当データの
   メモリブロックとは異なるメモリブロックであった場合
   は、当該先入れ先出しバッファに格納されているデータ
   を全て前記メモリ装置に書き込むと共に、前記該当デー
   タを当該先入れ先出しバッファの先頭位置に格納するス
   トアバッファ制御部とからなることを特徴とするメモリ
   バッファ装置。
2. 【請求項２】 メモリ装置からデータ読み出しのための
   ロードバッファ部と、メモリ装置への書き込みのための
   ストアバッファ部とを備え、 前記ロードバッファ部は、 一メモリブロック分のデータを格納するための複数語の
   独立に読み書き可能なレジスタを有するロードデータバ
   ッファ部と、 中央処理装置からの前記メモリ装置へのデータ読み出し
   要求に対して、前記レジスタ内のいずれかに該当データ
   が存在する場合は、これを当該中央処理装置に返送し、 どのレジスタにも該当データが存在しない場合は、前記
   メモリ装置より、前記読み出し要求のデータのメモリア
   ドレスを含む同一メモリブロック全体のデータを読み出
   して、これらを順次、前記レジスタに格納するロードバ
   ッファ制御部とからなり、 前記ストアバッファ部は、 一メモリブロック分のデータとして複数語を格納する先
   入れ先出しバッファを備えたストアデータバッファ部
   と、 前記中央処理装置からの前記メモリ装置への書き込み要
   求に対して、前記先入れ先出しバッファ内に、該当デー
   タが存在する場合はこれを更新すると共に、格納位置を
   最後尾とし、該当データの同一メモリブロックのデータ
   が存在する場合は、該当データを最後尾に格納し、 前記先入れ先出しバッファ内のデータが、該当データの
   メモリブロックとは異なるメモリブロックであった場合
   は、当該先入れ先出しバッファに格納されているデータ
   を全て前記メモリ装置に書き込むと共に、前記該当デー
   タを当該先入れ先出しバッファの先頭位置に格納するス
   トアバッファ制御部とからなることを特徴とするメモリ
   バッファ装置。
3. 【請求項３】 請求項１または２に記載のメモリバッフ
   ァ装置において、 中央処理装置からのメモリ装置へのデータ書き込み要求
   に対して、該当データが、ロードデータバッファ部内の
   レジスタのいずれかに存在する場合は、このデータを更
   新するロードバッファ制御部を備えたことを特徴とする
   メモリバッファ装置。