JPH0962853A - グラフィックプロセッサ及びグラフィック処理システム - Google Patents

Abstract

(57)【要約】 【課題】 構成の簡素化を図りながら、ランダムディザ
処理を迅速に行えるグラッフィクプロセッサを提供す
る。 【解決手段】 表示対象となる図形データを、モニタに
表示される表示用図形データに変換処理するジオメトリ
演算部ＧＣと、そのジオメトリ演算部ＧＣにて求められ
た表示用図形データを各画素毎についての表示用画素デ
ータに変換処理して、その表示用画素データをフレーム
バッファ５に書き込むレンダリング演算部ＲＣとが設け
られ、レンダリング演算部ＲＣは、前記表示用画素デー
タに乱数を加算して、ランダムディザ処理を行うように
構成されているグラフィックプロセッサにおいて、レン
ダリング演算部ＲＣは、前記フレームバッファ５におけ
る、１画素分の記憶領域のうちの前記表示用画素データ
を記憶する領域以外の領域に記憶されている乱数を読み
込み、その読み込んだ乱数に基づいて、前記ランダムデ
ィザ処理を実行するように構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ホストプロセッサ
のデータバスから受け取った画像処理コマンド情報に基
づいて、表示対象となる図形データを、モニタに表示さ
れる表示用図形データに変換処理するジオメトリ演算部
と、そのジオメトリ演算部にて求められた表示用図形デ
ータを各画素毎についての表示用画素データに変換処理
して、その表示用画素データをフレームバッファに書き
込むレンダリング演算部とが設けられ、前記レンダリン
グ演算部は、前記表示用画素データに乱数を加算して、
ランダムディザ処理を行うように構成されているグラフ
ィクプロセッサに関し、又、そのグラフィックプロセッ
サを備えたグラフィック処理システムに関する。

【０００２】

【従来の技術】かかるグラフィックプロセッサは、ホス
トプロセッサに代わって、主に３次元像をモニタに表示
するために種々の処理を行うプロセッサであって、大き
く分けてジオメトリ演算部とレンダリング演算部とから
構成されている。ジオメトリ演算部では、表示対象とな
る図形データを座標変換やクリッピング処理等を行うこ
とにより、モニタに表示される表示用図形データに変換
する。この表示用図形データは、線又は面で表現されて
いるデータであるので、モニタに表示するためには、画
素毎のデータに変換する必要があり、この変換処理をレ
ンダリング部が行う。

【０００３】レンダリング部では、単に表示用図形デー
タを画素データに変換するのみならず、いわゆる隠面処
理等の処理を画素単位で実行し、最終的にモニタに表示
する表示用画素データに変換される。この表示用画素デ
ータは、いわゆるフレームバッファに書き込まれ、その
書き込まれた情報がＤ／Ａ変換の後にモニタに表示され
る。このようにフレームバッファに書き込まれる表示用
画素データは、濃度階調を含む色情報の表現等のために
所定のビット数が割り当てられるが、処理速度や記憶容
量等との関係から少ないビット数に制限されて、輝度分
解能が低下する場合がある。このような場合、いわゆる
ディザ法による処理を施し、空間分解能を若干犠牲にし
て輝度分解能を向上させる場合がある。

【０００４】このディザ法の一つとして、いわゆるラン
ダムディザ法が考えられている。ランダムディザ法は、
各画素の輝度情報に乱数を加算して、輝度情報にばらつ
きを持たせることで、輝度分解能に応じて輝度が段階的
に変化するのでなく、あたかも輝度が連続的に変化する
ような錯覚を与えるようにするものである。このランダ
ムディザ法による処理すなわちランダムディザ処理を実
行するために、従来、ランダムディザ処理の度毎に、一
般的な疑似乱数発生式に基づいて乱数を求める構成、又
は、予め求めた乱数を専用のメモリに記憶させておき、
ランダムディザ処理の際にその乱数を読み込む構成が考
えられている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来構成のうちの前者は、ランダムディザ処理の度毎に疑
似乱数を求める演算を実行する必要があり、グラフィッ
クプロセッサの処理速度を低下させていた。又、上記従
来構成のうちの後者は、乱数のための専用のメモリが必
要になり、構成が複雑化してしまう不都合があった。
尚、疑似乱数は一般に周期性を有し、この周期が短いと
モニタ画面上に特定のパターンが表れるため、ある程度
周期を長くする必要があるが、このように周期を長くし
た場合は、より多くのメモリ容量を要し、構成の複雑化
がより顕著となる。本発明は、上記実情に鑑みてなされ
たものであって、その目的は、構成の簡素化を図りなが
ら、ランダムディザ処理を迅速に行えるグラフィックプ
ロセッサ、及び、そのグラフィックプロセッサを使用し
たグラフィック処理システムを提供する点にある。

【０００６】

【課題を解決するための手段】上記請求項１に記載の構
成を備えることにより、レンダリング演算部は、ランダ
ムディザ処理を行うに際し、フレームバッファにおけ
る、１画素分の記憶領域のうちの表示用画素データを記
憶する領域以外の領域に記憶されている乱数を読み込
み、その読み込んだ乱数を使用してランダムディザ処理
を実行する。すなわち、表示用画素データを記憶するフ
レームバッファにおけるデータ構成は、通常、１画素分
の表示用画素データに対して、８ビットの整数倍のビッ
ト数が割り当てられるが、実際の１画素分の表示用画素
データに必要なビット数が割り当てられたビット数と一
致せず、未使用のビットが存在する場合がある。この未
使用のビットを利用して、ランダムディザ処理のための
乱数を予め記憶しておき、レンダリング演算部から、そ
の乱数を読み出せるようにしているのである。従って、
レンダリング演算部は、ランダムディザ処理の度毎に疑
似乱数を求める必要はなく、又、乱数の記憶のための専
用のメモリを別途設ける必要もなく、もって、構成の簡
素化を図りながら、ランダムディザ処理を迅速に行える
グラフィックプロセッサを提供できるに至った。

【０００７】上記請求項２記載の構成を備えることによ
り、レンダリング演算部は、３次元像である表示用図形
データをモニタに表示させる場合において、Ｚバッファ
に記憶されている画素データ、すなわち、画素毎の視点
からの距離情報を読み込んで、隠面処理のための演算を
実行するが、このＺバッファの画素データを読み込む処
理に併行して、フレームバッファに記憶されている乱数
を読み込むのである。すなわち、一般的にレンダリング
演算部からＺバッファ及びフレームバッファへのアドレ
ス指定を一括して行えるのを利用して、隠面処理のため
に必要となるＺバッファからのデータの読み出しと併行
して乱数の読み出しを行うので、上記の如く構成の簡素
化を図りながら、フレームバッファから乱数を読み取る
処理を単独で行う場合に較べて、更にランダムディザ処
理を迅速に行えるようにできるに至った。

【０００８】上記請求項３に記載の構成を備えることに
より、フレームバッファに記憶されている乱数は、演算
により求められる疑似乱数としてあり、その疑似乱数の
１周期分の乱数データ数が、フレームバッファの表示用
画素データの記憶容量と等しいか又は大きくなるように
構成してあるので、モニタ画面上に疑似乱数の周期性を
原因とする特定パターンが現れる現象を防止できる。し
かも、グラフィックプロセッサから、上記のフレームバ
ッファの乱数を読み取り可能として、グラフィック処理
システム全体としても、構成の簡素化を図りながら、ラ
ンダムディザ処理を迅速に行えるようにできる。

【０００９】上記請求項４に記載の構成を備えることに
より、レンダリング演算部は、フレームバッファから乱
数を読み取るとき、フレームバッファに対してアドレス
を指定するが、アドレス変換手段は、その指定したアド
レスを設定条件に基づいて変換した後にフレームバッフ
ァに送る。すなわち、フレームバッファに記憶されてい
る乱数は、表示用画素データの各アドレスに対して固定
的に設定されていることになるので、あるアドレスに記
憶される表示用画素データのランダムディザ処理のため
に、そのアドレスに記憶されている乱数を使用した場合
では、そのアドレスに対応するモニタ上の表示部分のデ
ータは同一の乱数値でランダムディザ処理されることに
なる。モニタに表示される画像が静止画像又は変化の少
ない動画像であれば、このような処理で問題はなく、ち
らつきのない良好な画像となるが、モニタに表示される
画像が変化の多い動画像である場合は、ランダムディザ
処理により生じさせた一種のノイズが手前に浮き出るよ
うに見えてしまい、モニタ表示が見辛いものとなる場合
がある。このような場合に、アドレス変換手段が、レン
ダリング演算部が指定してアドレスを設定条件で変更し
て、フレームバッファに送ることで、指定したアドレス
に対応するモニタ上の表示部分のデータは異なる乱数値
でランダムディザ処理されることになり、モニタ表示を
見易いものとできる。

【００１０】上記請求項５に記載の構成を備えることに
より、上記のアドレス変換手段は、レンダリング演算部
がフレームバッファに対して指定したアドレスを設定条
件に基づいて変更した後にフレームバッファに送る状態
と、変更せずにそのままフレームバッファに送る状態と
に切り換えることができる。従って、モニタに表示され
る画像が、静止画像又は画像の変化の少ない動画像であ
るか、あるいは、画像の変化の多い動画像であるかに応
じて、ランダムディザ処理に使用する乱数を使い分ける
ことが可能となり、静止画像又は画像の変化の少ない動
画像が表示される場合でも、又、画像の変化の多い動画
像が表示される場合でも、モニタ表示を見易いものとで
きる。

【００１１】

【発明の実施の形態】以下、本発明のグラフィックプロ
セッサの実施の形態を、グラフィック処理システムに適
用した場合について、図面に基づいて説明する。グラフ
ィック処理システムＴＤは、図１に示すように、装置全
体の制御を行うホストプロセッサ１と、画像処理コマン
ド情報（以下、単に「コマンド情報」と略記する場合が
ある）を含むグラフィック処理システムＴＤの動作プロ
グラムを記憶する主メモリ２と、主メモリ２に記憶され
ている各種のコマンドのうちの画像処理コマンド情報を
実行するグラフィックプロセッサ３と、３次元物体の画
像の表面に貼り付けるための２次元画像等の情報である
テクスチュア情報を記憶するテクスチュアバッファメモ
リ４と、表示用の画像を記憶するフレームバッファ５
と、隠面消去処理のためのＺバッファ６と、グラフィッ
クプロセッサ３が作成したデジタル画像データをアナロ
グ信号に変換するＤ／Ａコンバータ７と、Ｄ／Ａコンバ
ータ７がアナログ信号に変換した画像データを表示する
モニタ８とが備えられて構成されている。グラフィック
処理システムＴＤには、上記以外に、各種の入出力装置
及び記憶装置等が備えられているが、図示を省略してい
る。

【００１２】グラフィックプロセッサ３には、図２に示
すように、データバスＤＢ及びアドレスバスＡＢを介し
てホストプロセッサ１や主メモリ２とデータの遣り取り
をするインターフェース回路３０と、インターフェース
回路３０を介してデータバスＤＢから受け取った複数個
のコマンド情報をＦＩＦＯ形式で記憶するコマンド蓄積
部３１と、コマンド蓄積部３１から受け取ったコマンド
情報を順次処理し、いわゆるワールド座標系で表現され
た表示対象となる図形データを、例えば、視点の位置を
考慮した座標変換等の処理を行って、モニタ８に表示さ
れる表示用図形データに変換処理するジオメトリ演算部
ＧＣと、その表示用図形データを各画素毎についての表
示用画素データに変換処理するレンダリング演算部ＲＣ
と、レンダリング演算部ＲＣとフレームバッファ５等と
の間でのデータの流れを制御するメモリ制御回路３２
と、上記のコマンド蓄積部３１からレンダリング演算部
ＲＣに至るパイプラインからなり主に３次元画像を担当
する描画機構に対して、２次元画像の処理を担当する描
画機構であるスプライトコントローラ３６とが備えられ
ている。又、レンダリング演算部ＲＣには、ジオメトリ
演算部ＧＣから受け取った表示用図形データを画素デー
タに変換するラスタライザ３３と、ラスタライザ３３か
ら受け取った複数個の画素データをＦＩＦＯ形式で蓄積
する画素データ蓄積部３４と、画素データ蓄積部３４か
ら受け取った画素データに対して隠面処理等の処理を施
し、各画素毎についての表示用画素データに変換処理す
る画素データ処理部３５とが備えられている。

【００１３】上記ジオメトリ演算部ＧＣの構成について
更に詳述すると、ジオメトリ演算部ＧＣには、図３に示
すように、コマンド蓄積部３１から受け取ったコマンド
情報に基づいてジオメトリ演算部ＧＣの各部を制御する
コントローラ４０と、コマンド情報に含まれる表示対象
となる図形データの頂点座標，法線データ及び色データ
等を格納するとともに、各種の演算のためのワーキング
エリアとなるワーキングメモリ４１と、ワーキングメモ
リ４１に記憶されているデータに対して加減乗除等の演
算を実行して、上記の座標変換等を行う演算器４２と、
演算器４２の演算結果を記憶するデータ出力用メモリ４
３と、ワーキングメモリ４１に対して、コマンド蓄積部
３１からのデータと演算器４２からのデータとの何れを
書き込むかを選択するセレクタ４４と、ジオメトリ演算
部ＧＣの動作状態を管理するためのレジスタ４５とが備
えられている。

【００１４】上記画素データ処理部３５の構成について
更に詳述すると、画素データ処理部３５には、画素デー
タ処理部３５内の各部を制御するコントローラ５０と、
画素データ蓄積部３４から受け取った画素データに対し
てランダムディザ処理等の処理を行う演算器５１と、表
示するためのデータ（表示データ）としてフレームバッ
ファ５に書き込むデータを、演算器５１で処理したデー
タ，演算器５１で処理していないデータ又はテクスチュ
アバッファから読み出したテクスチュアデータの３つの
うちから選択するセレクタ５２と、隠面処理のためのＺ
データ比較を行うＺ比較回路５３と、画素データ処理部
３５の動作状態を管理するためのレジスタ５４とが備え
られている。

【００１５】画素データ処理部３５が画素データ蓄積部
３４から受け取るデータは、主に画素データであるが、
レジスタ５４に書き込むためのデータである場合もあ
り、画素データ蓄積部３４から受け取るデータには、画
素データを処理するものか、あるいは、レジスタ５４へ
の書き込み指令であるか等を示すコマンドが含まれてい
る。画素データには、更に、モニタ画面上の表示アドレ
ス，視点からの距離であるＺデータ，色データ，及び，
テクスチュアバッファ４のデータを利用する場合のテク
スチュアアドレス等が含まれ、画素データの各ビットが
割り付けられている。又、レジスタ５４への書き込み指
令の場合は、上記画素データにおける表示アドレス及び
Ｚデータに割り付けられたビットに、レジスタ５４に書
き込むための値が割り付けられる。

【００１６】以下、上記構成のグラフィック処理システ
ムＴＤの作動を概略説明する。ホストプロセッサ１は、
グラフィックプロセッサ３のインターフェース回路３０
のアドレスを指定した状態で、主メモリ２に記憶されて
いるコマンド情報をデータバスＤＢに順次出力する。こ
のコマンド情報には、描画指令以外に、ジオメトリ演算
部ＧＣからホストプロセッサ１に対して割り込み信号を
発生させるための割り込み信号発生指令（以下、便宜上
「第１割り込み信号発生指令」と称する）と、画素デー
タ処理部３５からホストプロセッサ１に対して割り込み
信号を発生させるための割り込み信号発生指令（以下、
便宜上「第２割り込み信号発生指令」と称する）とが含
まれる。第１割り込み信号発生指令は、ジオメトリ演算
部ＧＣのレジスタ４５の割り込み信号発生用ビットに
「１」を書き込む命令であり、第２割り込み信号発生指
令は、画素データ処理部３５のレジスタ５４の割り込み
信号発生用ビットに「１」を書き込む命令である。

【００１７】コマンド情報中の第１割り込み信号発生指
令を書き込む位置としては、例えば、ジオメトリ演算部
ＧＣにて、あるコマンド情報を処理した場合において、
その処理結果を利用したいときに、そのコマンド情報の
直後に書き込めば良い。又、コマンド情報中の第２割り
込み信号発生指令を書き込む位置としては、例えば、画
素データ処理部３５からフレームバッファ５に対して表
示用画素データを書き込む状態から、スプライトコント
ローラ３６からフレームバッファ５に対して表示用画素
データを書き込む状態に切り替えたいときに、その画素
データ処理部３５からフレームバッファ５に最後に書き
込む表示用画素データに関連するコマンド情報の直後に
書き込めば良い。

【００１８】データバスＤＢに出力されたコマンド情報
は、インターフェース回路３０を経由して、順次コマン
ド蓄積部３１に書き込まれる。コマンド蓄積部３１は、
ＦＩＦＯ形式で、先に蓄積されたコマンド情報から順に
ジオメトリ演算部ＧＣに送り、ジオメトリ演算部ＧＣは
受け取ったコマンド情報を順次処理する。ジオメトリ演
算部ＧＣのコントローラ４０は、セレクタ４４及び演算
器４２等を制御して上記座標変換等を行い、演算結果を
データ出力メモリ４３に書き込む。コントローラ４０
は、コマンド蓄積部３１から上記の第１割り込み信号発
生指令を受け取ると、受け取った時点で、その指示通り
に、レジスタ４５にデータを書き込む。これにより、レ
ジスタ４５の割り込み信号発生用ビットが「１」とな
り、この信号がインターフェース回路３０を経由して、
ホストプロセッサ１の割り込み信号入力に送られる。ホ
ストプロセッサ１は、この割り込み要求を受けて、それ
までの処理を中断し、例えば、ジオメトリ演算部ＧＣの
データ出力メモリ４３に書き込まれているデータを読み
取ることができる。

【００１９】又、コントローラ４０が、コマンド蓄積部
３１から上記の第２割り込み信号発生指令を受け取る
と、前後のコマンド情報の処理により生成された表示用
図形データと並び順を維持した状態で、レンダリング演
算部ＲＣのラスタライザ３３に送る。ラスタライザ３３
は、ジオメトリ演算部ＧＣから表示用図形データを受け
取ると、適宜補間処理等を行いながら上記形式の画素デ
ータに変換し、画素データ蓄積部３４に順次書き込んで
行く。この処理の途中で、上記の第２割り込み信号発生
指令を受け取ると、前後の表示用図形データの処理によ
り生成された画素データと並び順を維持して画素データ
蓄積部３４に送る。

【００２０】画素データ蓄積部３４は、ＦＩＦＯ形式で
あるので、先に書き込まれた画素データから順に画素デ
ータ処理部３５に送る。画素データ処理部３５のコント
ローラ５０は、画素データ蓄積部３４から画素データを
受け取ると、演算器５１及びＺ比較回路５３を制御し
て、順次、隠面処理のためのＺデータ比較，色分解能を
向上させるためのランダムディザ処理，物体の影を表現
するための輝度計算をするシャドウ処理，明暗により遠
近感を表現するための輝度計算をするフォグ／デプスキ
ュー処理，又は，テクスチュアバッファのデータの貼り
付け等を実行し、それらの処理結果の色データを表示用
画素データとして、Ｚ比較回路５３の処理結果を鑑みな
がら、フレームバッファ５の指定された表示アドレスに
書き込む。

【００２１】上記の各処理のうち、Ｚデータ比較とラン
ダムディザ処理とは併行して実行され、その処理の過程
を簡単に説明する。画素データ蓄積部３４からメモリ制
御回路３２に表示アドレスが入力されると、メモリ制御
回路３２は、そのアドレスをフレームバッファ５及びＺ
バッファ６に送る。このアドレスの指定を受けて、フレ
ームバッファ５は演算器５１へ、Ｚバッファ６はＺ比較
回路５４へ、夫々指定されたアドレスのデータを送る。
フレームバッファ５に記憶されているデータすなわち表
示用画素データは、図５に示すように、モニタ表示に対
応して縦横に分割した各画素５ａ毎に、１６ビットの記
憶領域が割り当てられており、この１６ビットの記憶領
域のうち、Ｄ₀〜Ｄ₅ の６ビットを色コード、Ｄ₆ 〜Ｄ
₁₁の６ビットを輝度データに使用し、残りの４ビットの
空き領域のうちＤ₁₃〜Ｄ₁₅の３ビットを乱数の記憶に使
用している。フレームバッファ５に記憶されている乱数
は、乗算合同法による疑似乱数発生式である Ｘ(n+1) ＝（ａ×Ｘ(n) ＋ｃ）mod ｍ （mod は剰余を
意味する） によって、予め求めた疑似乱数である。疑似乱数は周期
性を有するが、その１周期分のデータ数が、フレームバ
ッファ５の表示用画素データの記憶容量と等しいか又は
大きくなるように、例えば試行演算を行うことによっ
て、ａ，ｃ，ｍを適当な値に選択してある。

【００２２】演算器５１が、この乱数を含むデータをフ
レームバッファ５から受け取ると、そのデータのＤ₁₃〜
Ｄ₁₅から乱数を抽出し、画素データ蓄積部３４から受け
取った画素データの中の色データに含まれる輝度データ
に加算して、ランダムディザ処理を実行する。演算器５
１は、このランダムディザ処理の他、上述のシャドウ処
理等を終了すると、表示用図形データとしてフレームバ
ッファ５に書き込む。但し、この書き込みは、その画素
データが、Ｚ比較回路５３によって、視点に近い側のデ
ータであると判断された場合に限られ、又、表示用画素
データのＤ₁₃〜Ｄ₁₅には、読み取った乱数が書き込まれ
る。一方、Ｚバッファ６からＺデータを受け取ったＺ比
較回路５３は、画素データ蓄積部３４から送られている
同一表示アドレスの画素データのＺデータと比較して、
何れが視点に近い側であるかを判断し、その判断結果を
演算器５１に送るとともに、近い側のＺデータをＺバッ
ファ６に書き込む。

【００２３】コントローラ５０は、画素データ蓄積部３
４から画素データではなく上記の第２割り込み信号発生
指令を受け取ると、受け取った時点で、その指示通り
に、レジスタ５４にデータを書き込む。これにより、レ
ジスタ５４の割り込み信号発生用ビットが「１」とな
り、この信号がインターフェース回路３０を経由して、
ホストプロセッサ１の割り込み信号入力に送られる。ホ
ストプロセッサ１は、この割り込み要求を受けて、それ
までの処理を中断し、例えば、画素データ処理部３５か
らフレームバッファ５へ書き込む状態から、スプライト
コントローラ３６からフレームバッファ５へ書き込む状
態へ切り換えることができる。上記の如くして、フレー
ムバッファ５に書き込まれた表示用画素データは、Ｄ／
Ａコンバータ７にてアナログ信号に変換された後、モニ
タ８に表示される。

【００２４】〔別実施形態〕以下、本発明の別実施形態
を列記する。 上記実施の形態では、画素データの表示アドレスと
乱数の値とが一対一に対応しているが、図６に示すよう
に、メモリ制御回路３２からフレームバッファ５に対し
て表示アドレスを指定する回路の途中にアドレス変換手
段であるアドレス変換回路６０を設けて、表示アドレス
を設定条件で変更した後フレームバッファ５に送り、表
示アドレスと乱数の値との対応関係を変化させるように
構成しても良い。尚、このアドレス変換回路６０は、コ
ントローラ５０からの指示により、アドレスを設定条件
で変更する状態と、変更せずにそのまま出力する状態と
に切り換えられる。上記の表示アドレスを変更するため
の設定条件としては、アドレス変換回路６０に入力され
た表示アドレスに一定値を加算するという条件、あるい
は、前回のランダムディザ処理に使用した乱数を記憶し
ておき、入力された表示アドレスにその乱数を加算する
条件等の条件で良い。

【００２５】図６に示すアドレス変換回路６０を備えた
ときの作動を概略説明する。上記実施の形態と同様に、
Ｚデータ比較とランダムディザ処理とは併行して実行さ
れる。画素データ蓄積部３４からメモリ制御回路３２に
表示アドレスが入力されると、メモリ制御回路３２は、
そのアドレスをフレームバッファ５及びＺバッファ６に
送る。このうち、メモリ制御回路３２からフレームバッ
ファ５に送られるアドレスは、アドレス変換回路６０に
て上記の如くアドレスが変更された後のアドレスがフレ
ームバッファ５のアドレス入力に入力される。このアド
レスの指定を受けて、フレームバッファ５は演算器５１
へ、Ｚバッファ６はＺ比較回路５４へ、夫々指定された
アドレスのデータを送る。この後の演算器５１及びＺ比
較回路５４での処理は、上記実施の形態と同様である。

【００２６】但し、演算器５１が、求めた表示用画素デ
ータのＤ₁₃〜Ｄ₁₅に読み取った乱数をそのまま書き込ん
だのでは、フレームバッファ５に記憶されている乱数が
変化してしまう。これを避けるため、演算器５１からフ
レームバッファ５に対して表示用画素データを書き込む
前に、コントローラ５０からの指示によってアドレス変
換回路６０がアドレスを変更しない状態に切り換えて、
処理している画素データの表示アドレスを指定してフレ
ームバッファ５の乱数を読み込み、表示用画素データの
Ｄ ₁₃〜Ｄ₁₅に本来の乱数データを書き込む処理を行う必
要がある。このように、フレームバッファ５に記憶され
ている乱数を読み取るときに、指定された表示アドレス
を変換処理するのは、変化の多い動画像をモニタ表示す
る場合に好適であるが、静止画像や変化の少ない動画像
の場合は、画面がちらついて見える場合があるため、フ
レームバッファ５から乱数を読み取るときにも、アドレ
ス変換回路６０が、変更せずにそのまま出力する状態に
切り換えることができる。この切り換えは、主メモリ２
に、上記の切り換えを行う画像処理コマンド情報を書き
込んでおくことで、操作者が任意に指定できる。

【００２７】 上記実施の形態では、フレームバッフ
ァ５に書き込む乱数として、乗算合同法によって求めた
疑似乱数を採用しているが、乗算合同法によらず、いわ
ゆるＭ系列法等の他の乱数発生法によって発生させた疑
似乱数を採用しても良い。又、乱数表の乱数をフレーム
バッファ５に書き込むようにしても良い。

【００２８】 上記実施の形態では、表示用画素デー
タの色データを、色コードと輝度データとにより構成す
る場合を例示しているが、Ｒ，Ｇ，Ｂ夫々の輝度データ
で色を表現する形式でも良い。この場合、ランダムディ
ザ処理の乱数の加算は、Ｒ，Ｇ，Ｂ夫々の輝度データに
対して実行される。

【００２９】尚、特許請求の範囲の項に図面との対照を
便利にするために符号を記すが、該記入により本発明は
添付図面の構造に限定されるものではない。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる概略ブロック構成
図

【図２】本発明の実施の形態にかかるグラフィックプロ
セッサのブロック構成図

【図３】本発明の実施の形態にかかる要部ブロック構成
図

【図４】本発明の実施の形態にかかる要部ブロック構成
図

【図５】本発明の実施の形態にかかるフレームバッファ
の説明図

【図６】本発明の別実施形態にかかる要部ブロック構成
図

【符号の説明】

１ ホストプロセッサ ３ グラフィックプロセッサ ５ フレームバッファ ６ Ｚバッファ ８ モニタ ６０ アドレス変換手段 ＤＢ データバス ＧＣ ジオメトリ演算部 ＲＣ レンダリング演算部

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/36 ５２０ Ｇ０６Ｆ 15/68 ３１０Ｊ 9365−5Ｈ 15/72 ３５０

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ホストプロセッサ（１）のデータバス
   （ＤＢ）から受け取った画像処理コマンド情報に基づい
   て、表示対象となる図形データを、モニタ（８）に表示
   される表示用図形データに変換処理するジオメトリ演算
   部（ＧＣ）と、 そのジオメトリ演算部（ＧＣ）にて求められた表示用図
   形データを各画素毎についての表示用画素データに変換
   処理して、その表示用画素データをフレームバッファ
   （５）に書き込むレンダリング演算部（ＲＣ）とが設け
   られ、 前記レンダリング演算部（ＲＣ）は、前記表示用画素デ
   ータに乱数を加算して、ランダムディザ処理を行うよう
   に構成されているグラフィックプロセッサであって、 前記レンダリング演算部（ＲＣ）は、前記フレームバッ
   ファ（５）における、１画素分の記憶領域のうちの前記
   表示用画素データを記憶する領域以外の領域に記憶され
   ている乱数を読み込み、その読み込んだ乱数に基づい
   て、前記ランダムディザ処理を実行するように構成され
   ているグラフィックプロセッサ。
2. 【請求項２】 前記レンダリング演算部（ＲＣ）は、隠
   面処理のためのＺバッファ（６）から画素データを読み
   込む処理と並行して、前記フレームバッファ（５）に記
   憶されている乱数を読み込むように構成されている請求
   項１記載のグラフィックプロセッサ。
3. 【請求項３】 請求項１又は２記載のグラフィックプロ
   セッサ（３）と、前記表示用画素データを記憶するフレ
   ームバッファ（５）とを備え、 前記フレームバッファ（５）に記憶されている乱数が、
   演算により求められる疑似乱数であり、 その疑似乱数の１周期分の乱数データ数が、前記フレー
   ムバッファ（５）の前記表示用画素データの記憶容量と
   等しいか又は大きくなるように構成してあるグラフィッ
   ク処理システム。
4. 【請求項４】 前記レンダリング演算部（ＲＣ）が、前
   記フレームバッファ（５）に記憶されている乱数を読み
   取るときに、 前記レンダリング演算部（ＲＣ）が前記フレームバッフ
   ァ（５）に対して指定したアドレスを設定条件に基づい
   て変更した後に前記フレームバッファ（５）に送るアド
   レス変換手段（６０）が設けられている請求項３記載の
   グラフィック処理システム。
5. 【請求項５】 前記アドレス変換手段（６０）は、前記
   フレームバッファ（５）に記憶されている乱数を読み取
   るときに、 前記レンダリング演算部（ＲＣ）が前記フレームバッフ
   ァ（５）に対して指定したアドレスを設定条件に基づい
   て変更した後に前記フレームバッファ（５）に送る状態
   と、 前記アドレスをそのまま前記フレームバッファ（５）に
   送る状態とに切換可能に構成されている請求項４記載の
   グラフィック処理システム。