JPH0963272A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 チャージポンプのような昇圧回路で形成され
る昇圧電圧を動作電源とする回路の負荷の大きな変動に
よって当該動作電源の電圧が不所望に低下しないように
する。 【構成】 ワードドライバ（ＷＤ０〜ＷＤ７）にバーン
イン用動作電源を供給するため、相互に位相の異なる周
期信号（Ｎ１〜Ｎ４）に同期して昇圧動作を行う複数個
の昇圧回路（３０）と、バーンイン用の電源電圧（ＶＤ
Ｄ）とワードドライバに共通の動作電源の供給ライン
（ＷＤＰ）との間に、前記昇圧回路と１対１対応で配置
され、対応される昇圧回路の出力をゲートに受けるＮチ
ャンネル型の電源供給用ＭＯＳトランジスタ（Ｑ６３）
を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、チャージポンプによる
昇圧技術、さらには、バーンイン用の動作電圧を内部回
路に供給する技術に関し、例えば高集積化のために動作
電圧が低電圧化されたＣＭＯＳ型のＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）に適用して有効な
技術に関する。

【０００２】

【従来の技術】半導体集積回路には機能試験では見出し
難い、未だ顕在化されていない製造段階での不良を内在
する場合がある。例えば断線されていないものの配線が
異常に細くなっている場合には、エレクトロマイグレー
ションなどによって当該配線は比較的早い時期に断線す
ることが予想され、また、ゲート酸化膜に亀裂などが入
っている場合には早い時期にゲート酸化膜が破壊される
虞がある。そこで、通常よりも高い電源電圧を与えるな
どして半導体集積回路を動作させ、内部回路に対するス
トレスを高めて、未だ顕在化されていない初期動作不良
を起こすような不良を顕在化させるという、バーンイン
（加速試験）を行うことができる。尚、バーンインにつ
いて記載された文献の例としては、諸和５９年１１月３
０日に株式会社オーム社発行の「ＬＳＩハンドブック」
第６８４頁がある。

【０００３】

【発明が解決しようとする課題】しかしながら、バーン
インに際しては外部電源端子に比較的高い電圧を与えて
も、それに応じた高電圧が印加され難い内部回路が存在
する。例えば、センスアンプの動作電圧が低電圧化され
たＤＲＡＭのワードドライバであることが本発明者によ
って見出された。。

【０００４】すなわち、本発明者は、ＤＲＡＭの記憶容
量を増大させるためにメモリセルトランジスタ等のＭＯ
Ｓトランジスタを小型化し、それによってＭＯＳトラン
ジスタのゲート長の縮小化に伴ってゲート酸化膜が薄膜
化されるので、動作電圧の低電圧化を進めた。特にＤＲ
ＡＭは、ハイレベルの読み出し動作効率を落とさない
（若しくはハイレベルの読み出し動作マージンを比較的
大きくする）ようにしてハイレベルの書込み（メモリセ
ルの蓄積容量に対する充電動作）を行うことが必要であ
り、その場合には、ワード線の選択レベルを上げるか、
メモリセルのデータ入出力端子が結合されたデータ線の
電圧（センスアンプの増幅動作によるデータ線の到達レ
ベル）を下げることが効果的であるが、上述のようにト
ランジスタの高集積化に伴ってＭＯＳトランジスタのゲ
ート酸化膜が薄膜化されている場合にはワード線の電圧
レベルをむやみに上げるとゲート酸化膜が破壊し易くな
ってＤＲＡＭの信頼性の点において好ましくない。この
ような事情により、データ線の電圧を下げることが余儀
なくされる。このようにデータ線の電圧を低電圧化する
と、センスアンプの高速動作の妨げになる。即ち、セン
スアンプの動作電源の電圧が低くされると、センスアン
プに流れる電流が少なくなり、メモリセルの電荷情報が
データ線に読出されたとき、相補データ線に形成される
微少電位差を増幅する速度が低下されることになる。

【０００５】そこで、センスアンプを低電圧下で高速動
作させる技術として、センスアンプのオーバドライブ技
術を適用した。例えば、センスアンプがＣＭＯＳスタテ
ィックラッチ形態で構成されるとき、Ｐチャンネル型Ｍ
ＯＳトランジスタのソースには、センスアンプに共通の
ドライブラインを介して、センスアンプ活性化タイミン
グの最初に外部電源電圧ＶＤＤを与え、次いで外部電源
電圧ＶＤＤを降圧した電圧ＶＤＬを与えて、センスアン
プを高速動作させつつ、その高電位側到達電位を降圧電
圧ＶＤＬに収束させる。

【０００６】このとき、降圧電圧ＶＤＬは安定であるこ
とが必要であるため、例えば、ＭＯＳトランジスタのし
きい値電圧を利用して、電源電圧の変動に対して依存性
の小さな基準電圧を基準電圧発生回路で発生し、これを
制御電圧としてオペアンプの非反転入力端子（＋）に与
え、当該オペアンプの出力でスイッチ制御されるＭＯＳ
トランジスタと高抵抗の直列回路の結合点の電位を前記
オペアンプの反転入力端子（−）に帰還接続し、オペア
ンプの負帰還制御によって前記ＭＯＳトランジスタと高
抵抗との結合点に、基準電圧に一致するレベルの降圧電
圧ＶＤＬを形成する。そしてワード線選択レベルについ
ても、その安定性を高めるために、前記降圧電圧ＶＤＬ
を昇圧した電圧を動作電源としてワードドライバを駆動
するようにした。

【０００７】しかしながら、上述した技術においてバー
ンインのために電源電圧を通常より高くしても、それに
比例してワード線選択レベルは高くされず、また、許容
範囲の通常の電源電圧を越えたバーンイン用の電源電圧
に対しては基準電圧発生回路、降圧回路、及び昇圧回路
の動作特性がチップ毎に比較的大きくばらつくことが予
想され、バーンインにおいて実際にワード線に印加され
る電圧がチップ毎にばらつき、かつ、それを外部で把握
することも不可能になり、バーンインの信頼性低下、さ
らには被テストデバイスを無駄に破壊する虞のあること
が明らかにされた。

【０００８】そこで本発明者は、ワードドライバのよう
な回路に対する動作電源の供給ラインをスイッチＭＯＳ
トランジスタを介して電源電圧に接続し、バーンインモ
ードでは前記スイッチＭＯＳトランジスタをオン状態に
制御して外部電源電圧をワードドライバの動作電源に採
用することを検討した。このとき、ラッチアップ対策の
ために前記スイッチＭＯＳトランジスタをエンハンスメ
ントＮチャンネル型で構成すると、そのゲート電圧を電
源電圧以上に昇圧してオン状態に制御する必要がある。
例えばゲート制御電圧の昇圧にチャージポンプ回路を採
用する場合、それによる昇圧動作は周期信号のサイクル
に従って間欠的であるから、それによってゲート制御電
圧を形成する場合には、前記スイッチＭＯＳトランジス
タは昇圧サイクルだけオン状態にされる。このため、ワ
ードドライバのような回路における負荷の大きな変動に
対してそのその動作電源の電圧が不所望に低下されない
ようにするため、ゲート制御に際しては、前記スイッチ
ＭＯＳトランジスタによる電流供給能力を高くする工夫
をしなければならないことを見出した。この点に関して
は、通常モードにおいてワード線選択レベルを形成する
昇圧回路に対しても同様に考慮されるべきである。ま
た、前記スイッチＭＯＳトランジスタをデプレッション
Ｎチャンネル型で構成する場合には、通常動作において
当該スイッチＭＯＳトランジスタをカットオフするため
の電圧を形成しなければならない。

【０００９】本発明の目的は、ＣＭＯＳ型の半導体集積
回路におけるラッチアップ対策等のためにドライバへの
動作電源供給用のＭＯＳトランジスタをＮチャンネル型
で構成し、当該ＭＯＳトランジスタのゲート制御電圧を
チャージポンプにて動作電源よりも高いレベルに昇圧す
るとき、上記ＭＯＳトランジスタのオン動作期間を長く
して前記動作電源の供給を安定化できるように、前記ゲ
ート制御電圧を形成することにある。

【００１０】本発明の別の目的は、チャージポンプのよ
うな昇圧回路で形成される昇圧電圧をゲートに受けてス
イッチ制御されるＭＯＳトランジスタからの電圧を動作
電源とする回路に大きな負荷の変動が生じても当該動作
電源の電圧が不所望に低下しない技術を提供することに
ある。

【００１１】本発明のその他の目的は、ワードドライバ
のような回路に対するバーンイン用の動作電源を外部か
ら効率的に供給できる技術を提供することにある。

【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１４】すなわち、ワードドライバ（ＷＤ０〜ＷＤ
７）のような回路に例えばバーンイン用の動作電源を供
給するために、相互に位相の異なる周期信号（Ｎ１〜Ｎ
４）に同期して昇圧動作を行う複数個の昇圧回路（３
０）と、バーンインのために供給される電源電圧（ＶＤ
Ｄ）とワードドライバに共通の動作電源の供給ライン
（ＷＤＰ）との間に、前記昇圧回路と１対１対応で配置
され、対応される昇圧回路の出力をゲートに受けるＮチ
ャンネル型の電源供給用ＭＯＳトランジスタ（Ｑ６３）
を設けるものである。

【００１５】通常モードにおいてワードドライバのよう
なドライバ（ＷＤ０〜ＷＤ７）に動作電源を供給する構
成を考慮した態様によれば、複数個のドライバに動作電
源を供給する電源供給回路は、前記複数個のドライバに
共通の電源供給ライン（ＷＤＰ）と、外部電源電圧が所
定値よりも低い状態（通常モード）において内部電圧
（ＶＤＬ）を昇圧して形成した昇圧電圧（ＶＰＰ）を前
記電源供給ラインに与える通常モード用の電源供給ユニ
ット（２）と、外部電源電圧（ＶＤＤ）が所定値よりも
高い状態（バーンインモード）において前記外部電源電
圧を前記電源供給ラインに与えるバーンインモード用の
電源供給ユニット（３）とを供える。当該バーンイン用
の電源供給ユニットが、上記相互に位相の異なった周期
信号によって別々に昇圧動作を行う複数の昇圧回路の昇
圧出力で複数の電源供給用ＭＯＳトランジスタ（Ｑ６
３）を相互に異なったタイミングでオン動作させる構成
を有することになる。

【００１６】前記通常モード用の電源供給ユニットに関
しても複数の昇圧回路（２０）を位相をずらした周期信
号にて昇圧駆動する構成を採用できる。すなわち、発振
回路（２２）の発振出力に基づいて形成された位相の異
なる周期信号に同期して昇圧動作を行う複数個の第１の
昇圧回路（２０）と、前記第１の昇圧回路と１対１対応
で前記電源供給ライン（ＷＤＰ）に配置され、対応され
る第１の昇圧回路の出力をゲートに受けるＮチャンネル
型の昇圧電圧供給用ＭＯＳトランジスタ（Ｑ６２）と、
前記第１の昇圧回路と１対１対応で設けられ、対応され
る第１の昇圧回路の昇圧動作に同期して形成した昇圧電
圧を、対応する前記昇圧電圧供給用ＭＯＳトランジスタ
のゲートの供給する第２の昇圧回路（２１）とを備えて
構成することができる。

【００１７】前駆電源供給用ＭＯＳトランジスタ（Ｑ６
３）に代えてデプレション型のＮチャンネルＭＯＳトラ
ンジスタ（Ｑ６５）を採用し、外部電源電圧が所定値よ
りも高い状態（バーンインモード）において電源電圧に
よってデプレション型ＮチャンネルＭＯＳトランジスタ
をオン状態に制御し、外部電源電圧が所定値よりも低い
状態（通常モード）において負電圧によってデプレショ
ン型ＮチャンネルＭＯＳトランジスタをオフ状態に制御
することにより、バーンイン用のレベルの高い電源電圧
を効率的にドライバに供給することができる。ＣＭＯＳ
型の半導体集積回路に設けられている基板バイアス電圧
の発生回路で形成される負電圧を流用することができ
る。

【００１８】

【作用】ＣＭＯＳ回路におけるラッチアップ対策等のた
めにドライバへの動作電源供給用のＭＯＳトランジスタ
をＮチャンネル型で構成し、当該ＭＯＳトランジスタの
ゲート制御電圧を動作電源よりも高いレベルに昇圧する
とき、相互に位相の異なる周期信号のサイクルに同期し
て昇圧動作を行う複数の昇圧回路を採用し、これら昇圧
回路の出力をゲート制御電圧として受ける動作電源供給
用のＭＯＳトランジスタを前記昇圧回路と１対１対応さ
せて設けることにより、いつでも何れかの昇圧回路が昇
圧動作を行っているから、電源供給用ＭＯＳトランジス
タによる電源供給動作が間断なく行われ、ドライバに大
きな負荷の変動が何時生じても電源供給ラインの電圧が
不所望に低下される事態が防止される。

【００１９】上記ＭＯＳトランジスタがバーンイン用の
高圧の電源電圧をワードドライバに供給するための構成
に適用される場合には、通常モードと同様の内部昇圧電
圧でワードドライバにバーンイン用の動作電源を与える
場合に問題視されるところの、バーンインのために電源
電圧を通常より高くしてもそれに比例してワード線選択
レベル（ワードドライバの電源電圧）は高くされず、ま
た、通常の電源電圧を越えたバーンイン用の電源電圧に
対して内部昇圧電圧が比較的大きくばらついてそれを外
部で把握することも不可能になるという事態が回避され
る。

【００２０】ＣＭＯＳ回路におけるラッチアップ対策等
のためにドライバへのバーンイン用動作電源供給用のＭ
ＯＳトランジスタをデプレション型Ｎチャンネルで構成
することにより、当該ＭＯＳトランジスタをオン状態さ
せるゲート制御電圧を動作電源よりも高いレベルに昇圧
することを要せずに、動作電源のレベルがそのままドラ
イバに供給可能にされる。当該ＭＯＳトランジスタのオ
フ状態は負のゲート制御電圧によって行うが、ＣＭＯＳ
回路に設けられている基板バイアス電圧発生回路で生成
される負電圧を流用することにより、ドライバに対する
バーンイン用動作電源の供給効率向上に際して、回路規
模の増大が抑えられる。

【００２１】

【実施例】図５には本発明の一実施例に係るＤＲＡＭの
ブロック図が示される。同図に示されるＤＲＡＭは、特
に制限されないが、公知のＣＭＯＳ半導体集積回路の製
造技術によって、単結晶シリコンのような１個の半導体
基板に形成される。図５には代表的に２個のメモリアレ
イＭＡＲＹ０，ＭＡＲＹ１が示される。

【００２２】本実施例のＤＲＡＭは外部電源電圧ＶＤＤ
と０Ｖのような接地電位ＶＳＳを外部電源端子より受け
て動作される。外部電源電圧ＶＤＤが３．３Ｖのような
電圧にされている場合ＤＲＡＭは通常モードとされ、外
部電源電圧ＶＤＤが５．０Ｖのような電圧にされている
場合ＤＲＡＭはバーンインモードとされる。図５におい
て７は電源電圧判別回路であり、電源電圧ＶＤＤを検出
して通常モードとバーンインモードを判定し、通常モー
ドにおいてバーンイン信号ＢＩＭＤをインアクティブレ
ベル（例えばローレベル）とし、バーンインモードにお
いてバーンイン信号ＢＩＭＤをアクティブレベル（例え
ばハイレベル）にする。

【００２３】本実施例のＤＲＡＭは記憶容量増大のため
にメモリアレイＭＡＲＹ０，ＭＡＲＹ１におけるＭＯＳ
トランジスタは小型化され、それによってそれらＭＯＳ
トランジスタのゲート長の縮小化に伴ってゲート酸化膜
が薄膜化されている。このため、メモリアレイＭＡＲＹ
０，ＭＡＲＹ１における動作電圧は低電圧化され、例え
ば２．２Ｖのような降圧電圧ＶＤＬを基本的な動作電源
として利用する。降圧電圧ＶＤＬは外部電源電圧ＶＤＤ
を降圧する降圧回路１にて生成される。図において５は
基板バイアス電圧ＶＢＢの発生回路である。基板バイア
ス電圧発生回路５についても公知の回路によって構成で
き、例えば、図示は省略するが、コンデンサとダイオー
ド素子によって構成され、正極性の周期的な信号を受け
ることによって負極性の基板バイアス電圧ＶＢＢを形成
する。図５においてＶＤＤＰは電源電圧ＶＤＤの外部入
力端子、ＶＳＳＰは接地電位ＶＳＳの外部入力端子であ
る。

【００２４】各メモリアレイＭＡＲＹ０，ＭＡＲＹ１は
夫々８個のメモリマットＭＭＡＴ０〜ＭＭＡＴ７に分割
される。個々のメモリマットＭＭＡＴ０〜ＭＭＡＴ７
は、選択端子がワード線に、データ入出力端子が相補デ
ータ線に結合された１トランジスタ型のダイナミックメ
モリセルを多数含んでいる。各メモリマット毎にワード
ドライバＷＤ０〜ＷＤ７と、ロウアドレスデコーダＸＤ
０〜ＸＤ７が設けられる。ロウアドレスデコーダＸＤ０
〜ＸＤ７は、その動作が選択されると、内部相補ロウア
ドレス信号ＡＸをデコードしてワード線選択信号を形成
し、内部相補ロウアドレス信号ＡＸに応ずる１本のワー
ド線を選択する。ワードドライバＷＤ０〜ＷＤ７はワー
ド線選択信号を受け、制御信号φＸにて指示されるワー
ド線駆動タイミングに同期して、ワード線選択信号にて
選択されるべきワード線を選択レベルに駆動する。

【００２５】ワードドライバＷＤ０〜ＷＤ７が出力する
ワード線選択レベル（ワードドライバの動作電源）は、
前記通常モードにおいては降圧電圧ＶＤＬを昇圧回路２
０で昇圧した昇圧電圧ＶＰＰとされ、バーンインモード
では通常よりも高くされた電源電圧ＶＤＤとされる。ワ
ードドライバの動作電源に関しては後で詳述する。

【００２６】ＳＡ０１，ＳＡ２３，ＳＡ４５，ＳＡ６７
はセンスアンプブロック、ＣＳＷ０１，ＣＳＷ２３，Ｃ
ＳＷ４５，ＣＳＷ６７はカラムスイッチ回路ブロックで
あり、左右１対のメモリマットの間に配置され、隣接す
る左右１対のメモリマットが共有する。センスアンプブ
ロックＳＡ０１，ＳＡ２３，ＳＡ４５，ＳＡ６７とカラ
ムスイッチ回路ブロックＣＳＷ０１，ＣＳＷ２３，ＣＳ
Ｗ４５，ＣＳＷ６７を挟んで配置された左右一対のメモ
リマットにはシェアードデータ線構造が採用され、何れ
か一方のメモリマットの動作が選択されるようになって
いる。夫々のセンスアンプブロックの動作制御及びセン
スアンプブロックを共有するメモリマット間におけるデ
ータ線シェアリングスイッチ回路（図６参照）の制御な
どの、メモリマットの動作選択及び動作制御は、対を成
すメモリマット毎に設けられたマットコントローラＭＣ
ＮＴ０１，ＭＣＮＴ２３，ＭＣＮＴ４５，ＭＣＮＴ６７
が行う。

【００２７】マットコントローラＭＣＮＴ０１，ＭＣＮ
Ｔ２３，ＭＣＮＴ４５，ＭＣＮＴ６７にはマット選択信
号ＭＳ、センスアンプ制御信号φＳＡＮ，φＳＡＰ２，
φＳＡＰ１Ｂが供給される。マット選択信号ＭＳは８個
のメモリマットＭＭＡＴ０〜ＭＭＡＴ７から何れの１個
を選択するかを指示する３ビットの信号とされる。実際
にはロウアドレスバッファＲＡＢに保持されたロウアド
レス信号の上位３ビットの情報に対応される。マットコ
ントローラＭＣＮＴ０１，ＭＣＮＴ２３，ＭＣＮＴ４
５，ＭＣＮＴ６７はマット選択信号ＭＳをデコードし、
それが指定するメモリマットを動作させるように、セン
スアンプブロックの動作制御やロウアドレスデコーダの
活性化制御を行う。例えば、マット選択信号ＭＳがメモ
リマットＭＭＡＴ０を指定すると、ロウアドレスデコー
ダＸＤ０が活性化されると共に、センスアンプブロック
ＳＡ０１がデータ線シェアリングスイッチ回路を介して
メモリマットＭＭＡＴ０に接続され、メモリマットＭＭ
ＡＴ０においてメモリセルの選択動作が可能にされる。
センスアンプ制御信号φＳＡＮ，φＳＡＰ２，φＳＡＰ
１Ｂについてはその詳細を後述する。

【００２８】夫々のカラムスイッチ回路ブロックＣＳＷ
ｎは、カラムアドレスデコーダＹＤからのカラム選択信
号を受け、それによってメモリマットの中から夫々４組
の相補データ線を選択して相補共通データ線ＣＤ０〜Ｃ
Ｄ３に導通させる。カラムアドレスデコーダＹＤは、読
み出し動作においてはワード線選択動作が確定した後に
イネーブルレベルにされるタイミング信号φＹによって
動作可能にされ、それによって内部相補カラムアドレス
信号ＡＹをデコードしてカラム選択信号を生成する。

【００２９】前記ワード線選択動作とカラム選択動作に
より、マット選択信号ＭＳ、内部相補ロウアドレス信号
ＡＸ、及び内部相補カラムアドレス信号ＡＹにて指定さ
れる４個のメモリセルが相補共通データ線ＣＤ０〜ＣＤ
３に導通される。メモリアレイＭＡＲＹ１側も特に図示
はしないが上記同様に構成され、メモリアレイＭＡＲＹ
１側には相補共通データ線ＣＤ４〜ＣＤ７が配置され
る。

【００３０】前記相補共通データ線ＣＤ０〜ＣＤ７は、
特に制限されないが、データ入出力回路ＤＩＯに結合さ
れる。データ入出力回路ＤＩＯには、メインアンプ、書
込みアンプ、及びデータ入出力バッファを含み、タイミ
ング信号φＷがイネーブルレベルにされることにより書
込みのためのデータ入力動作を行い、タイミング信号φ
Ｒがイネーブルレベルにされることにより読み出しのた
めのデータ出力動作を行う。本実施例のダイナミックＲ
ＡＭは、８ビット単位でデータの書込み及び読み出しが
行われ、メモリアレイＭＡＲＹ０が下位４ビットを担
い、メモリアレイＭＡＲＹ１が上位４ビットを担ってい
る。

【００３１】前記ロウアドレスバッファＲＡＢは、外部
アドレス入力端子Ａ０〜Ａｉから入力されるロウアドレ
ス信号をアドレスマルチプレクサＡＭＸを介して取り込
んで保持する。この取り込動作は、タイミング発生回路
ＴＧから供給されるタイミング信号φＸＬのハイレベル
によって指示される。

【００３２】アドレスマルチプレクサＡＭＸは、特に制
限されないが、ダイナミックＲＡＭが通常の動作モード
とされるときにタイミング発生回路ＴＧからディスエー
ブルレベルのタイミング信号φＲＥＦが供給されること
によって、外部端子Ａ０〜Ａｉを介して供給されるロウ
アドレス信号をロウアドレスバッファＲＡＢに伝達す
る。また、ダイナミックＲＡＭがＣＢＲ（CAS brfore R
AS）リフレッシュサイクルとされるときに上記タイミン
グ信号φＲＥＦがイネーブルレベルにされると、リフレ
ッシュアドレスカウンタＲＦＣから供給されるリフレッ
シュアドレス信号を選択し、これをロウアドレスバッフ
ァＲＡＢに伝達する。

【００３３】リフレッシュアドレスカウンタＲＦＣは、
特に制限されないが、ダイナミックＲＡＭがＣＢＲリフ
レッシュモードとされるとき、タイミング発生回路ＴＧ
から所定サイクル毎に供給されるタイミング信号φＲＣ
に同期して計数動作を行ってリフレッシュアドレスを生
成する。

【００３４】前記カラムアドレスバッファＣＡＢは、前
記外部アドレス入力端子Ａ０〜Ａｉを介して供給される
カラムアドレス信号を、タイミング発生回路ＴＧから供
給される制御信号φＹＬがイネーブルにされるタイミン
グに同期して取り込んで保持する。

【００３５】前記タイミング発生回路ＴＧは、外部から
のアクセス制御信号として、ロウアドレスストローブ信
号ＲＡＳ＊（記号＊はこれが付された信号がローイネー
ブルの信号であることを意味する）、カラムアドレスス
トローブＣＡＳ＊、ライトイネーブル信号ＷＥ＊、及び
出力イネーブル信号ＯＥ＊が供給され、これらのレベル
並びに変化タイミングに基づいて、ダイナミックＲＡＭ
の動作モードを判定すると共に、上記各種のタイミング
信号を形成し、ダイナミックＲＡＭの内部動作を制御す
る。ロウアドレスストローブ信号ＲＡＳ＊はそのローレ
ベルによってチップ選択を指示し、且つロウアドレス信
号が有効であることを通知する。これに従ってタイミン
グコントローラＴＧは、ロウアドレス信号の取り込み、
そしてワード線選択動作やメモリマット選択のための前
記制御信号を順次生成する。カラムアドレスストローブ
ＣＡＳ＊はカラムアドレス信号が有効であることを通知
する信号とされる。それがイネーブルレベルにされる
と、タイミングコントローラＴＧはカラムアドレス信号
の取り込みそしてカラム選択動作のための前記制御信号
を順次生成する。ライトイネーブル信号ＷＥ＊はそのイ
ネーブルレベルによってＤＲＡＭに書込み動作を指示
し、出力イネーブル信号ＯＥ＊はそのイネーブルレベル
によってＤＲＡＭに読み出し動作を指示する。ＣＢＲリ
フレッシュモードはロウアドレスストローブ信号ＲＡＳ
＊がイネーブルにされる前にカラムアドレスストローブ
ＣＡＳ＊がイネーブルレベルにされることによって指定
される。

【００３６】図６には前記メモリマットＭＭＡＴ０，Ｍ
ＭＡＴ１、センスアンプブロックＳＡ０１、及びカラム
スイッチ回路ブロックＣＳＷ０１の部分的な回路図が示
される。特に同図には、一つのカラム選択信号ＹＳ００
を受ける回路部分が代表的に示されている。尚、本明細
書においてチャンネル（バックゲート）部に矢印が付さ
れているＭＯＳトランジスタはＰチャンネル型であっ
て、矢印の付されていないＮチャンネル型のＭＯＳトラ
ンジスタと区別されている。

【００３７】図６において代表的に示されたＷＬ０〜Ｗ
Ｌｉはワード線であり、ＤＬ０，ＤＬ０Ｂ及びＤＬ１，
ＤＬ１Ｂは相補データ線であり、ＭＣはダイナミックメ
モリセルである。前記ダイナミックメモリセルＭＣは、
データ線に接続された選択ＭＯＳトランジスタＱ１と蓄
積容量ＳＣとの直列回路がプレート電位ＰＬ（ＶＤＬ／
２）に接続されて成る。Ｑ２７〜Ｑ３４はデータ線シェ
アリングスイッチ回路を構成する一部のシェアリングス
イッチＭＯＳトランジスタである。メモリマットＭＭＡ
Ｔ０との間に配置された代表的に示されたシェアリング
スイッチＭＯＳトランジスタＱ２７〜Ｑ３０は制御信号
φＳＨＲＬにてスイッチ制御され、メモリマットＭＭＡ
Ｔ１との間に配置された代表的に示されたシェアリング
スイッチＭＯＳトランジスタＱ３１〜Ｑ３４は制御信号
φＳＨＲＲにてスイッチ制御される。例えばマット選択
信号ＭＳがメモリマットＭＭＡＴ０を選択するとき、前
記マットコントローラＭＣＮＴ０１が制御信号φＳＨＲ
Ｌをハイレベルに制御する。マット選択信号ＭＳがメモ
リマットＭＭＡＴ１を選択するときは、前記マットコン
トローラＭＣＮＴ０１が制御信号φＳＨＲＲをハイレベ
ルに制御する。マット選択信号ＭＳにて選択されないメ
モリマットに関するシェアリングスイッチＭＯＳトラン
ジスタは当該メモリマットに対応されるマットコントロ
ーラにてオフ状態に制御される。

【００３８】Ｎチャンネル型ＭＯＳトランジスタＱ９，
Ｑ１０とＰチャンネル型ＭＯＳトランジスタＱ１３，Ｑ
１４とによって構成されるスタティックラッチ形態の差
動増幅回路は一つのセンスアンプ６であり、センスアン
プ６は相補データ線毎に設けられている。センスアンプ
６の動作電源はドライブラインＳＤＮ，ＳＤＰを介して
供給される。ドライブラインＳＤＮ，ＳＤＰは各センス
アンプ６に共通とされる。ドライブラインＳＤＮ，ＳＤ
Ｐへの動作電源の供給制御については後述する。また、
夫々の相補データ線には上記センスアンプ６の他に、ダ
イナミックＲＡＭが待機時に、相補データ線をイコライ
ズするＭＯＳトランジスタＱ２１を備える。ＭＯＳトラ
ンジスタＱ２１は、制御信号φＰＣＳＢによってスイッ
チ制御される。さらに、相補データ線のイコライズと共
に相補データ線にプリチャージ電位を供給するためのＭ
ＯＳトランジスタＱ１７，Ｑ１８が設けられている。プ
リチャージ電位は降圧電圧ＶＤＬの半分のレベルとさ
れ、配線ＨＶＣを介して供給される。ＭＯＳトランジス
タＱ１７，Ｑ１８は制御信号φＰＣＢによってスイッチ
制御される。前記制御信号φＰＣＢ，φＰＣＳＢはタイ
ミングコントローラＴＧから出力される。プリチャージ
電圧ＶＤＬ／２はプリチャージ電圧形成回路４にて形成
され、例えば降圧電圧ＶＤＬを受ける抵抗分圧回路等に
よって構成される。

【００３９】図６においてＱ２３，Ｑ２４は相補データ
線ＤＬ０，ＤＬ０Ｂと相補共通データ線ＣＤ０（ｃｄ
０，ｃｄ０Ｂ）との間に設けられたカラムスイッチであ
り、Ｑ２５，Ｑ２６は相補データ線ＤＬ１，ＤＬ１Ｂと
相補共通データ線ＣＤ１（ｃｄ１，ｃｄ１Ｂ）との間に
設けられたカラムスイッチである。同様のカラムスイッ
チは各相補データ線に設けられ、４対の相補データ線を
一組として４対の相補共通データ線ＣＤ０（ｃｄ０，ｃ
ｄ０Ｂ），ＣＤ１（ｃｄ１，ｃｄ１Ｂ），ＣＤ２（ｃｄ
２，ｃｄ２Ｂ），ＣＤ３（ｃｄ３，ｃｄ３Ｂ）に共通接
続される。

【００４０】図７はセンスアンプ６のドライブラインＳ
ＤＮ，ＳＤＰに動作電源を供給する回路構成が示され
る。

【００４１】本実施例のＤＲＡＭは、前述のように、
３．３Ｖのような外部電源電圧ＶＤＤを外部電源端子よ
り受けるが、記憶容量増大のためにメモリアレイＭＡＲ
Ｙ０，ＭＡＲＹ１におけるＭＯＳトランジスタは小型化
され、それによってそれらＭＯＳトランジスタのゲート
長の縮小化に伴ってゲート酸化膜が薄膜化されているの
で、メモリアレイＭＡＲＹ０，ＭＡＲＹ１における動作
電圧は低電圧化され、例えば２．２Ｖのような降圧電圧
ＶＤＬを基本的な動作電源とする。このとき、ドライブ
ラインＳＤＰに降圧電圧ＶＤＬだけを供給したのでは、
センスアンプ６の動作速度が遅くなってしまうので、ド
ライブラインＳＤＰにはセンスアンプ活性化タイミング
の最初に外部電源電圧ＶＤＤを与え、次いで降圧電圧Ｖ
ＤＬを与えてセンスアンプを動作させるという、センス
アンプのオーバドライブ技術が適用されている。

【００４２】ドライブラインＳＤＮはＮチャンネル型Ｍ
ＯＳトランジスタＱ９とＱ１０の共通ドレインに結合さ
れ、ドライブラインＳＤＰはＰチャンネル型ＭＯＳトラ
ンジスタＱ１３とＱ１４の共通ドレインに結合される。
同図には代表的に１列分のセンスアンプ６が示されてい
るが、図に代表的に示されているドライブラインＳＤ
Ｎ，ＳＤＰは本実施例のＤＲＡＭに含まれる全てのセン
スアンプ６のためのドライブラインＳＤＮ，ＳＤＰを総
称している。ドライブラインＳＤＮには、制御信号φＳ
ＡＮにてスイッチ制御されるＮチャンネル型ＭＯＳトラ
ンジスタＱ４０を介して接地電位ＶＳＳが供給される。
ドライブラインＳＤＰには、制御信号φＳＡＰ１Ｂにて
スイッチ制御されるＰチャンネル型ＭＯＳトランジスタ
Ｑ４１を介して外部電源電圧ＶＤＤが供給され、また、
制御信号φＳＡＰ２にてスイッチ制御されるＮチャンネ
ル型ＭＯＳトランジスタＱ４２を介して降圧電圧ＶＤＬ
が供給される。制御信号φＳＡＮ，φＳＡＰ１Ｂ，φＳ
ＡＰ２は前記タイミングコントローラＴＧから出力され
る。

【００４３】センスアンプ６の活性化期間において、先
ず、制御信号φＳＡＰ１Ｂがローレベル（接地電位ＶＳ
Ｓのレベル）に変化されてＭＯＳトランジスタＱ４１を
介してドライブラインＳＤＰに電源電圧ＶＤＤが供給さ
れる。これにより、センスアンプ６のＰチャンネル型Ｍ
ＯＳトランジスタＱ１３，Ｑ１４に供給される電流は比
較的大きいため、メモリセルの選択動作によって相補デ
ータ線ＤＬ０，ＤＬ０Ｂに現れる微少電位差は速やかに
増幅される。次いで、制御信号φＳＡＰ１Ｂがハイレベ
ル（電源電圧ＶＤＤのレベル）に反転されると共に制御
信号φＳＡＰ２がハイレベル（昇圧電圧ＶＰＰのレベ
ル）にされることにより、ＭＯＳトランジスタＱ４２を
介してドライブラインＳＤＰに降圧電圧ＶＤＬが供給さ
れる。制御信号φＳＡＮは制御信号φＳＡＥＢのローレ
ベル期間に同期してハイレベルにされる。これにより、
センスアンプ６によって駆動される相補データ線の到達
レベルは、一方が接地電位ＶＳＳ、他方が降圧電圧ＶＤ
Ｌに規定される。これにより、動作電圧が低電圧化され
た状況においてもセンスアンプ６を高速動作させること
ができる。

【００４４】前記降圧電圧ＶＤＬを形成する降圧回路１
は、図７に例示されるように、外部電源電圧ＶＤＤに結
合されるＰチャンネル型のＭＯＳトランジスタＱ５０と
接地電位ＶＳＳに結合される高抵抗Ｒ１との直列接続点
を出力端子Ｎｏｕｔとして備え、当該出力端子Ｎｏｕｔ
が反転入力端子（−）に帰還され、非反転入力端子
（＋）に基準電圧ＶＬＲが供給されて、前記ＭＯＳトラ
ンジスタＱ５０をスイッチ制御するオペアンプＡＭＰ１
を備えて構成される。前記オペアンプＡＭＰ１は、出力
端子Ｎｏｕｔの電位が基準電位ＶＬＲよりも低くされる
とＭＯＳトランジスタＱ５０のコンダクタンスを大きく
（オン抵抗を小さく）し、出力端子Ｎｏｕｔの電位が基
準電位ＶＬＲよりも高くされるとＭＯＳトランジスタＱ
５０のコンダクタンスを小さく（オン抵抗を大きく）し
て、出力端子Ｎｏｕｔの電圧を基準電圧ＶＬＲに保つよ
うに負帰還制御を行う。このようにして出力端子Ｎｏｕ
ｔに形成された電圧が降圧電圧ＶＤＬとされる。特にＭ
ＯＳトランジスタＱ５０と抵抗Ｒ１と直列回路に流れる
貫通電流を最小限に抑えるために抵抗Ｒ１の値は非常に
大きな値にされている。前記負帰還制御において、高抵
抗Ｒ１を介して出力端子Ｎｏｕｔに流れる電流は実質的
に無視し得る程少なくされている。

【００４５】基準電圧ＶＬＲは基準電圧発生回路８によ
って形成される制御電圧であり、例えば２．２Ｖとされ
る。降圧電圧ＶＤＬは安定であることが必要であるか
ら、基準電圧発生回路８は、ＭＯＳトランジスタのしき
い値電圧を利用して、少なくとも通常の電源電圧の許容
範囲内における電源電圧の変動に対して依存性のない基
準電圧を発生する。このような基準電圧発生回路は公知
であるので図示を省略する。

【００４６】図３にはワードドライバＷＤ０〜ＷＤ７の
動作電源を生成する一実施例回路が示される。ＷＤＮは
ワードドライバＷＤ０〜ＷＤ７に接地電位ＶＳＳを供給
する電源供給ライン、ＷＤＰはワードドライバＷＤ０〜
ＷＤ７に高電位側動作電源をを供給する電源供給ライン
である。２はワードドライバＷＤ０〜ＷＤ７に対する通
常モード用の電源供給ユニット、３はバーンインモード
用の電源供給ユニットであり、ワードドライバＷＤ０〜
ＷＤ７の高電位側動作電源を生成する。

【００４７】前記電源供給ユニット２は、降圧電圧ＶＤ
Ｌを昇圧して昇圧電圧ＶＰＰを形成する昇圧回路２０、
夫々の昇圧回路２０の出力と電源供給ラインＷＤＰとの
間に配置されたＮチャンネル型のＭＯＳトランジスタＱ
６２、降圧電圧ＶＤＬを昇圧して前記ＭＯＳトランジス
タＱ６２のゲート制御電圧ＶＰＧ１を生成する昇圧回路
２１、及び昇圧回路２０，２１に周期的に変化される信
号を与える発振回路２２を備える。昇圧回路２０，２１
及びＭＯＳトランジスタＱ６２は対を成して複数組（図
には代表的に２組）設けられている。昇圧回路２０，２
１はバーンイン信号ＢＩＭＤにて通常モードが指定され
たとき昇圧動作可能にされる。前記昇圧電圧ＶＰＰが例
えば４．０Ｖとされるとき、ゲート制御電圧ＶＰＧ１
は、昇圧電圧ＶＰＰに対してＭＯＳトランジスタＱ６２
のしきい値電圧以上レベルの高い電圧とされる。昇圧回
路２０，２１は、一方の電極に周期的に変化される信号
を受けることによって他方の電極に間欠的に昇圧電圧を
生成するチャージポンプ回路によって構成され、双方の
昇圧回路２０，２１の昇圧期間は同期化され、電源供給
ラインＷＤＰに一旦供給された昇圧電圧ＶＰＰが昇圧回
路２０の非昇圧期間に逆流しないようにされている。

【００４８】前記電源供給ユニット３は、外部電源電圧
ＶＤＤと電源供給ラインＷＤＰとの間に配置されたＮチ
ャンネル型ＭＯＳトランジスタＱ６３、電源電圧ＶＤＤ
を昇圧してゲート制御電圧ＶＰＧ２を形成する昇圧回路
３０、及び昇圧回路３０に周期的な信号を与える発振回
路３２を備える。昇圧回路３０及びＭＯＳトランジスタ
Ｑ６３は対を成して複数組（図には代表的に２組）設け
られている。昇圧回路３０はバーンイン信号ＢＩＭＤに
てバーンインモードが指定されたとき昇圧動作可能にさ
れる。バーンインモードにおいて電源電圧ＶＤＤが例え
ば５．０Ｖとされるとき、ゲート制御電圧ＶＰＧ２は、
電源電圧ＶＤＤに対してＭＯＳトランジスタＱ６３のし
きい値電圧以上レベルの高い電圧とされる。昇圧回路３
０は、一方の電極に周期的に変化される信号を受けるこ
とによって他方の電極に間欠的に昇圧電圧を生成するチ
ャージポンプ回路によって構成される。

【００４９】図１にはバーンインモード用の電源供給ユ
ニット３の詳細な一例が示される。図１において昇圧回
路３０は、２入力ナンドゲート３００、偶数個のＣＭＯ
Ｓインバータ３０１〜３０４、及びポンピング用の容量
素子３０５の直列回路を備え、前記容量素子３０５の他
方の電極はＭＯＳトランジスタＱ６３のゲートに接続さ
れ、またＭＯＳトランジスタＱ６３のゲートと電源電圧
ＶＤＤとの間にはＮチャンネル型ＭＯＳトランジスタＱ
６４が配置されている。前記ナンドゲート３００の一方
の入力にはバーンイン信号ＢＩＭＤが供給され、またＭ
ＯＳトランジスタＱ６４のゲートにはＣＭＯＳインバー
タ３０６を介してバーンイン信号ＢＩＭＤの反転信号が
供給される。図１に代表的に示された４個の昇圧回路３
０のナンドゲート３００の他方の入力には相互に位相の
ずれた周期信号Ｎ１〜Ｎ４が別々に供給される。

【００５０】電源電圧ＶＤＤが通常の電源電圧例えば
３．３Ｖにされた通常モードにおいて、バーンイン信号
ＢＩＭＤはローレベルにされる。これにより、電源供給
ラインＷＤＰには通常モード用の電源供給ユニット２か
ら４．０Ｖのような昇圧電圧ＶＰＰが供給されている。
各昇圧回路３０はＭＯＳトランジスタＱ６３のゲート電
位を、電源電圧ＶＤＤに対してＭＯＳトランジスタＱ６
４のしきい値電圧だけ低いレベル（例えば２．２Ｖ）に
固定する。ＭＯＳトランジスタＱ６３とＱ６４のしきい
値電圧は同等とされる。したがって通常モードにおいて
ＭＯＳトランジスタＱ６３はカットオフ状態にされる。

【００５１】電源電圧ＶＤＤが通常の電源電圧よりもレ
ベルの高い例えば５．０Ｖにされたバーンインモードに
おいて、バーンイン信号ＢＩＭＤはハイレベルにされ
る。バーンインモードにおいて通常モード用の電源供給
ユニット２はＭＯＳトランジスタＱ６２をカットオフ状
態に制御する。バーンイン信号ＢＩＭＤがハイレベルに
されると、昇圧回路３０において、ＭＯＳトランジスタ
Ｑ６４がオフ状態にされ、またナンドゲート３００を介
して容量素子３０５の一方の電極に周期的に変化される
信号を受けることによって、容量素子３０５の他方の電
極に間欠的に昇圧電圧が生成される。間欠的な昇圧期間
（インバータ３０４のハイレベル出力期間）においてＭ
ＯＳトランジスタＱ６３のゲート制御電圧ＶＰＧ２は電
源電圧に対してＭＯＳトランジスタＱ６３のしきい値電
圧以上のレベルにされ、電源電圧ＶＤＤを電源供給ライ
ンＷＤＰに供給する。

【００５２】ここで、前記周期信号Ｎ１〜Ｎ４の位相は
相互にずらされているので、４個の昇圧回路３０が同時
に非昇圧期間とされることはなく、いつでも何れかの昇
圧回路３０が昇圧動作を行っているから、ワードドライ
バＷＤ０〜ＷＤ７に大きな負荷の変動が何時生じても電
源供給ラインの電圧が不所望に低下される事態が防止さ
れる。仮に、前記周期信号Ｎ１〜Ｎ４の位相が相互に同
じであれば、４個の昇圧回路３０が同時に非昇圧期間と
されるタイミングが存在することになり、ワードドライ
バＷＤ０〜ＷＤ７に急激な負荷の変動が生ずると、電源
供給ラインＷＤＰの電圧が不所望に低下されることにな
る。

【００５３】図１において３０７は、インバータ３０１
の出力と接地電位ＶＳＳとの間に配置された遅延容量素
子である。容量素子３０７はインバータ３０１の出力の
立ち上がり変化速度を遅延させ、インバータ３０４のハ
イレベル出力期間を相対的に長くして、昇圧回路３０に
おける昇圧動作期間を長くさせるように作用する。

【００５４】図２にはバーンインモード用の電源供給ユ
ニット３の別の詳細な回路例が示される。図２において
昇圧回路３０は２個設けられ、周期信号Ｎ１，Ｎ２は相
互に位相反転された信号とされる。個々の昇圧回路３０
は図１と同じである。この例においても、いつでも何れ
かの昇圧回路３０が昇圧動作を行っているから、ワード
ドライバＷＤ０〜ＷＤ７に大きな負荷の変動が何時生じ
ても電源供給ラインＷＤＰの電圧が不所望に低下される
事態が防止される。

【００５５】特に図示はしないが、通常モード用の電源
供給ユニット２においても昇圧回路２０，２１を図１と
同様の論理構成にて形成することができる。そして同様
に、複数個の昇圧回路２０に供給すべき周期信号の位相
をずらし、複数個の昇圧回路２１に対してもそれと同様
に位相をずらした周期信号を与えることにより、通常動
作においてワードドライバＷＤ０〜ＷＤ７に大きな負荷
の変動が何時生じても電源供給ラインＷＤＰの電圧が不
所望に低下される事態を防止することができる。

【００５６】図４にはバーンインモード用電源供給ユニ
ット３の別の例が示される。この例においては、上記Ｍ
ＯＳトランジスタＱ６３に代えて、デプレション型のＮ
チャンネルＭＯＳトランジスタＱ６５を採用し、バーン
インモードでは電源電圧ＶＤＤによってそのＭＯＳトラ
ンジスタＱ６５をオン状態に制御し、通常モードでは基
板バイアス電圧ＶＢＢによってそのＭＯＳトランジスタ
Ｑ６５をオフ状態に制御するものである。

【００５７】図４において９は、前記ＭＯＳトランジス
タＱ６５をスイッチ制御する信号振幅を、基板バイアス
電圧ＶＢＢと電源電圧ＶＤＤとの範囲とするためのレベ
ル変換回路である。このレベル変換回路７は、前記バー
ンイン信号ＢＩＭＤを入力し、入力信号の信号振幅を拡
大して出力に伝達する回路であり、Ｐチャンネル型ＭＯ
ＳトランジスタＱ７０とＮチャネル型ＭＯＳトランジス
タＱ７１，Ｑ７２との直列回路と、Ｐチャンネル型ＭＯ
ＳトランジスタＱ７３とＮチャネル型ＭＯＳトランジス
タＱ７４，Ｑ７５との直列回路とが、電源電圧ＶＤＤと
基板バイアス電圧ＶＢＢとの間に並列配置されている。
ＭＯＳトランジスタＱ７０，Ｑ７１のゲートにはバーン
イン信号ＢＩＭＤが供給され、ＭＯＳトランジスタＱ７
３，Ｑ７４のゲートにはバーンイン信号ＢＩＭＤがＣＭ
ＯＳインバータ１０で反転されて供給される。ＭＯＳト
ランジスタＱ７０とＱ７１の結合点はＭＯＳトランジス
タＱ７５のゲートに、ＭＯＳトランジスタＱ７３とＱ７
４の結合点はＭＯＳトランジスタＱ７２のゲートに結合
される。バーンイン信号ＢＩＭＤの信号振幅は接地電位
ＶＳＳと電源電圧ＶＤＤとの電位差とされ、バーンイン
信号ＢＩＭＤが接地電位のレベル（通常モード）にされ
ているときは、ＭＯＳトランジスタＱ７０のオン状態、
ＭＯＳトランジスタ７３のオフ状態、ＭＯＳトランジス
タＱ７４，Ｑ７５のオン状態によって、ＭＯＳトランジ
スタＱ６５のゲートは基板バイアス電圧ＶＢＢのレベル
にされる。バーンイン信号ＢＩＭＤが接地電位ＶＳＳの
レベル（バーンインモード）にされると、ＭＯＳトラン
ジスタＱ７０のオフ状態、ＭＯＳトランジスタ７１のオ
ン状態、ＭＯＳトランジスタＱ７３，Ｑ７２のオン状
態、ＭＯＳトランジスタＱ７５のオフ状態によって、Ｍ
ＯＳトランジスタＱ６５のゲートは電源電圧ＶＤＤのレ
ベルにされる。

【００５８】図４の構成により、バーンインモードにお
いて電源供給ラインＷＤＰにはバーンイン用の電源電圧
ＶＤＤを定常的に且つ昇圧回路を用いることなく供給す
ることができる。ＭＯＳトランジスタＱ６５をオフ状態
に制御する負電圧として基板バイアス電圧発生回路５の
出力電圧ＶＢＢを利用することにより、回路規模の増大
を極力押えることができる。

【００５９】上記実施例によれば以下の作用効果を得
る。〔１〕ＣＭＯＳ回路におけるラッチアップ対策等の
ためにワードドライバＷＤ０〜ＷＤ７への動作電源供給
用のＭＯＳトランジスタＱ６３（Ｑ６２）をＮチャンネ
ル型で構成し、当該ＭＯＳトランジスタのゲート制御電
圧を動作電源よりも高いレベルに昇圧するとき、相互に
位相の異なる周期信号Ｎ１〜Ｎ４のサイクルに同期して
昇圧動作を行う複数の昇圧回路３０（２１）を採用し、
これら昇圧回路３０（２１）の出力をゲート制御電圧と
して受ける動作電源供給用のＭＯＳトランジスタＱ６３
（Ｑ６２）を前記昇圧回路３０（２１）と１対１対応さ
せて設けることにより、いつでも何れかの昇圧回路３０
（２１）が昇圧動作を行っているから、ＭＯＳトランジ
スタＱ６３（Ｑ６２）による動作電源供給動作が間断な
く行われ、ワードドライバＷＤ０〜ＷＤ７に大きな負荷
の変動が何時生じても電源供給ラインＷＤＰの電圧が不
所望に低下される事態を防止することができる。

【００６０】〔２〕上記により、外部電源電圧ＶＤＤ
を，ワードドライバＷＤ０〜ＷＤ７に対するバーンイン
用の動作電源として効率的に供給できる。

【００６１】〔３〕上記により、通常モードと同様の内
部昇圧電圧でワードドライバにバーンイン用の動作電源
を与える場合に問題視されるところの、バーンインのた
めに電源電圧を通常より高くしてもそれに比例してワー
ド線選択レベルは高くされず、また、通常の電源電圧を
越えたバーンイン用の電源電圧に対して内部昇圧電圧が
比較的大きくばらついてそれを外部で把握することも不
可能になるという事態を回避することができる。したが
って、バーンインの信頼性低下、さらには被テストデバ
イスを無駄に破壊する虞を未然に防止することができ
る。

【００６２】〔３〕ＣＭＯＳ回路におけるラッチアップ
対策等のためにドライバへのバーンイン用動作電源供給
用のＭＯＳトランジスタＱ６５をデプレション型Ｎチャ
ンネルで構成することにより、当該ＭＯＳトランジスタ
Ｑ６５をオン状態させるゲート制御電圧を動作電源より
も高いレベルに昇圧することを要せずに、バーンイン用
の高圧の電源電圧ＶＤＤのレベルをそのままワードドラ
イバＷＤ０〜ＷＤ７に供給することができる。当該ＭＯ
ＳトランジスタＱ６５のオフ状態は負のゲート制御電圧
によって行うが、ＣＭＯＳ回路に設けられている基板バ
イアス電圧発生回路５で生成される負電圧ＶＢＢを流用
することにより、ワードドライバに対するバーンイン用
動作電源の供給効率向上に際して、回路規模の増大を抑
えることができる。

【００６３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
ＭＯＳトランジスタＱ６４のドレインを電源電圧に代え
て降圧電圧に接続してもよい。また、インバータ３０４
の動作電源を降圧電圧ＶＤＬと接地電位ＶＳＳにしても
よい。また、上記実施例ではセンスアンプをオーバドラ
イブする場合について説明したが、センスアンプに対す
る駆動形式はオーバドライブに限定されない。また、Ｄ
ＲＡＭのメモリマット構成、マット選択の論理構成、デ
ータの並列入出力ビット数等は上記実施例に限定されず
適宜変更可能である。また、昇圧回路の論理構成は図１
の昇圧回路に限定されず適宜変更可能である。

【００６４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、周期信号に同期動作されるシ
ンクロナスＤＲＡＭ、擬似スタティックＲＡＭ、さらに
はマイクロコンピュータ等のデータ処理ＬＳＩ、その他
半導体集積回路に広く適用することができる。

【００６５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６６】ＣＭＯＳ回路におけるラッチアップ対策等
のためにドライバへの動作電源供給用のＭＯＳトランジ
スタをＮチャンネル型で構成し、当該ＭＯＳトランジス
タのゲート制御電圧を動作電源よりも高いレベルに昇圧
するとき、相互に位相の異なる周期信号のサイクルに同
期して昇圧動作を行う複数の昇圧回路を採用し、これら
昇圧回路の出力をゲート制御電圧として受ける動作電源
供給用のＭＯＳトランジスタを前記昇圧回路と１対１対
応させて設けることにより、いつでも何れかの昇圧回路
が昇圧動作を行っているから、ドライバに大きな負荷の
変動が何時生じても、電源供給ラインの電圧が不所望に
低下される事態を防止することができる。すなわち、Ｃ
ＭＯＳ型の半導体集積回路におけるラッチアップ対策等
のためにドライバへの動作電源供給用のＭＯＳトランジ
スタをＮチャンネル型で構成し、当該ＭＯＳトランジス
タのゲート制御電圧をチャージポンプにて動作電源より
も高いレベルに昇圧するとき、上記ＭＯＳトランジスタ
のオン動作期間を長くして前記動作電源の供給を安定化
できるように、前記ゲート制御電圧を形成することがで
きる。

【００６７】上記により、ワードドライバのような回路
に対するバーンイン用の動作電源を外部から効率的に供
給できる。

【００６８】上記ＭＯＳトランジスタがバーンイン用の
高圧の電源電圧をワードドライバに供給するための構成
に適用される場合には、通常モードと同様の内部昇圧電
圧でワードドライバにバーンイン用の動作電源を与える
場合に問題視されるところの、バーンインのために電源
電圧を通常より高くしてもそれに比例してワード線選択
レベルは高くされず、また、通常の電源電圧を越えたバ
ーンイン用の電源電圧に対して内部昇圧電圧が比較的大
きくばらついてそれを外部で把握することも不可能にな
り、バーンインの信頼性低下、さらには被テストデバイ
スを無駄に破壊する虞のあるとういことを防止できる。

【００６９】ＣＭＯＳ回路におけるラッチアップ対策等
のためにドライバへのバーンイン用動作電源供給用のＭ
ＯＳトランジスタをデプレション型Ｎチャンネルで構成
することにより、当該ＭＯＳトランジスタをオン状態さ
せるゲート制御電圧を動作電源よりも高いレベルに昇圧
することを要せずに、動作電源のレベルがそのままドラ
イバに供給可能にされる。当該ＭＯＳトランジスタのオ
フ状態は負のゲート制御電圧によって行うが、ＣＭＯＳ
回路に設けられている基板バイアス電圧発生回路で生成
される負電圧を流用することにより、回路規模の増大を
抑えて、ドライバに対するバーンイン用動作電源の供給
効率を向上させることができる。

【図面の簡単な説明】

【図１】バーンインモード用の電源供給ユニットの一実
施例説明図である。

【図２】バーンインモード用の電源供給ユニットの別の
実施例説明図である。

【図３】ワードドライバの動作電源を生成する全体的な
一実施例回路図である。

【図４】バーンインモード用電源供給ユニットの更に別
の実施例回路図である。

【図５】本発明の一実施例に係るＤＲＡＭの全体的なブ
ロック図である。

【図６】本実施例ＤＲＡＭのメモリマット、センスアン
プブロック、及びカラムスイッチ回路ブロックの部分的
な回路図である。

【図７】センスアンプのドライブラインＳＤＮ，ＳＤＰ
に動作電源を供給する回路の一例説明図である。

【符号の説明】

ＭＡＲＹ０，ＭＡＲＹ１ メモリアレイ ＭＭＡＴ０〜ＭＭＡＴ７ メモリマット ＳＡ０１，ＳＡ２３，ＳＡ４５，ＳＡ６７ センスアン
プブロック ＷＤ０〜ＷＤ７ ワードドライバ ＸＤ０〜ＸＤ７ ロウアドレスデコーダ ＹＤ カラムアドレスデコーダ ＴＧ タイミングコントローラ ＤＬ０，ＤＬ０Ｂ、ＤＬ１，ＤＬ１Ｂ 相補データ線 ＷＬｉ、ＷＬ（ｉ−１） ワード線 ＭＣ ダイナミックメモリセル ＶＤＬ 降圧電圧 ＶＤＤ 外部電源電圧 ＶＳＳ 接地電圧 ＶＰＰ 昇圧電圧 ＶＢＢ 基板バイアス電圧 １ 降圧回路 ２ ワードドライバに対する通常モード用電源供給ユニ
ット ２０ 昇圧回路 Ｑ６２ ＭＯＳトランジスタ ＶＰＧ１ Ｑ６２のゲート制御電圧 ２１ 昇圧回路 ２２ 発振回路 ３ ワードドライバに対するバーンインモード用電源供
給ユニット Ｑ６３ ＭＯＳトランジスタ ＶＰＧ２ Ｑ６３のゲート制御電圧 ３０ 昇圧回路 ３２ 発振回路 Ｑ６４ ＭＯＳトランジスタ ３０５ ポンピング容量素子 Ｎ１〜Ｎ４ 周期信号 ６ センスアンプ Ｑ６５ デプレション型のＮチャンネルＭＯＳトランジ
スタ ５ 基板バイアス電圧発生回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 幸英 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 佐伯 亮 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数個のドライバに動作電源を供給する
   電源供給ユニットを備えたＣＭＯＳ型の半導体集積回路
   であって、 前記電源供給ユニットは、発振回路と、前記発振回路の
   発振出力に基づいて形成された周期信号に同期して昇圧
   動作を行う昇圧回路と、前記ドライバに共通の動作電源
   の供給ラインに、前記昇圧回路と対応して配置され、対
   応される昇圧回路の出力をゲートに受ける電源供給用の
   Ｎチャンネル型ＭＯＳトランジスタとを備えて成るもの
   であることを特徴とする半導体集積回路。
2. 【請求項２】 制御信号の論理値に従って駆動信号を出
   力する複数個のドライバに動作電源を供給する電源供給
   回路を備え、 前記電源供給回路は、前記複数個のドライバに共通の電
   源供給ラインと、外部電源電圧が所定値よりも低い状態
   において内部電圧を昇圧して形成した昇圧電圧を前記電
   源供給ラインに与える通常モード用の電源供給ユニット
   と、外部電源電圧が所定値よりも高い状態において前記
   外部電源電圧を前記電源供給ラインに与えるバーンイン
   モード用の電源供給ユニットとを供え、 前記バーンインモード用の電源供給ユニットは、発振回
   路と、発振回路の出力に基づいて形成された位相の異な
   る周期信号に同期して昇圧動作を行う複数個の昇圧回路
   と、前記外部電源電圧と電源供給ラインとの間に、前記
   昇圧回路と１対１対応で配置され、対応される昇圧回路
   の出力をゲートに受けるＮチャンネル型の電源供給用Ｍ
   ＯＳトランジスタとを備えて成るものであることを特徴
   とする半導体集積回路。
3. 【請求項３】 前記昇圧回路は、外部電源電圧が所定値
   よりも低い状態においてオフ状態にされ、前記外部電源
   電圧が所定値よりも高い状態においてオン状態にされ
   る、前記外部電源電圧又は降圧電圧と前記電源供給用Ｍ
   ＯＳトランジスタのゲートとの間に配置されたＮチャン
   ネル型ＭＯＳトランジスタと、前記電源供給用ＭＯＳト
   ランジスタのゲートに一方の電極が結合された容量素子
   と、外部電源電圧が所定値よりも高い状態において前記
   発振回路の出力に同期して変化される周期信号を前記容
   量素子の他方の電極に向けて出力し、外部電源電圧が所
   定値よりも低い状態において一定の電圧信号を前記容量
   素子の他方の電極に向けて出力する制御ゲートとを備え
   て成るものであることを特徴とする請求項２記載の半導
   体集積回路。
4. 【請求項４】 前記通常モード用の電源供給ユニット
   は、発振回路と、前記発振回路の発振出力に基づいて形
   成された位相の異なる周期信号に同期して昇圧動作を行
   う複数個の第１の昇圧回路と、前記第１の昇圧回路と１
   対１対応で前記電源供給ラインに配置され、対応される
   第１の昇圧回路の出力をゲートに受けるＮチャンネル型
   の昇圧電圧供給用ＭＯＳトランジスタと、前記第１の昇
   圧回路と１対１対応で設けられ、対応される第１の昇圧
   回路の昇圧動作に同期して形成した昇圧電圧を、対応す
   る前記昇圧電圧供給用ＭＯＳトランジスタのゲートに供
   給する第２の昇圧回路とを備えて成るものであることを
   特徴とする請求項２記載の半導体集積回路。
5. 【請求項５】 制御信号の論理値に従って駆動信号を出
   力する複数個のドライバに動作電源を供給する電源供給
   回路を備え、 前記電源供給回路は、前記複数個のドライバに共通の電
   源供給ラインと、外部電源電圧が所定値よりも低い状態
   において内部電圧を昇圧して形成した昇圧電圧を前記電
   源供給ラインに与える通常モード用の電源供給ユニット
   と、外部電源電圧が所定値よりも高い状態において前記
   外部電源電圧を前記電源供給ラインに与えるバーンイン
   モード用の電源供給ユニットとを供え、 前記バーンインモード用の電源供給ユニットは、外部電
   源電圧が所定値よりも高い状態において電源電圧によっ
   てオン状態にされ、外部電源電圧が所定値よりも低い状
   態において負電圧によってオフ状態にされるデプレショ
   ン型のＭＯＳトランジスタを前記外部電源電圧と電源供
   給ラインとの間に備えて成るものであることを特徴とす
   る半導体集積回路。
6. 【請求項６】 基板バイアス電圧の発生回路を供え、前
   記負電圧は前記基板バイアス電圧であることを特徴とす
   る請求項５記載の半導体集積回路。
7. 【請求項７】 前記ドライバは、メモリセルの選択端子
   が結合されたワード線を選択レベルに駆動するためのワ
   ードドライバであることを特徴とする請求項２乃至６の
   何れか１項記載の半導体集積回路。
8. 【請求項８】 外部から供給される電源電圧を降圧して
   内部電圧としての降圧電圧を形成する降圧回路と、選択
   端子がワード線に結合された複数個のメモリセルと、前
   記メモリセルのデータ入出力端子に接続される相補信号
   線と、相補信号線の電位差を増幅する差動増幅回路と、
   前記差動増幅回路の高電位側のドライブラインに前記電
   源電圧を供給する第１のスイッチングＭＯＳトランジス
   タと、前記ドライブラインに前記降圧電圧を供給する第
   ２のスイッチングＭＯＳトランジスタと、前記差動増幅
   回路の活性化期間において最初前記第１のスイッチング
   ＭＯＳトランジスタを介して電源電圧をドライブライン
   に供給させ、次いで第２のスイッチングＭＯＳトランジ
   スタを介して降圧電圧をドライブラインに供給させるス
   イッチング制御信号の発生手段とを供えて成るものであ
   ることを特徴とする請求項７記載の半導体集積回路。