JPH10284705A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 分割ワード線方式を採用しつつ、高集積化と
高速化を実現したダイナミック型ＲＡＭを提供する。 【解決手段】 外部端子から供給された電源電圧がドレ
インに供給され、ゲートに昇圧された定電圧が印加され
て、ソースから定電圧を出力させるＮチャンネル型の電
圧クランプＭＯＳＦＥＴを設けて、この電圧クランプＭ
ＯＳＦＥＴのソースから出力されるクランプ電圧をセン
スアンプの動作電圧としてセンスアンプ活性化信号によ
りスイッチ制御されるＰチャンネル型の第１パワーＭＯ
ＳＦＥＴを介してセンスアンプを構成するＰチャンネル
型増幅ＭＯＳＦＥＴの共通ソース線に伝えるとともに、
上記Ｐチャンネル型の第１パワーＭＯＳＦＥＴ及びセン
スアンプを構成する上記Ｐチャンネル型ＭＯＳＦＥＴが
形成されるＮ型ウェル領域に上記電圧クランプ用ＭＯＳ
ＦＥＴのソースから出力させる定電圧をバイアス電圧と
して供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭ（ランダム・アクセス・メモリ）に関し、例えば
メインワード線とサブワード線とを備えた分割ワード線
方式を採用しつつ、記憶キャパシタに記憶されるハイレ
ベルを降圧された内部電圧により形成するものに利用し
て有効な技術に関するものである。

【０００２】

【従来の技術】選択されるメモリセルが設けられる必要
なメモリブロックのみを動作させ、動作させるメモリエ
リアをできるだけ少なくして低消費電力を図ること、及
びメモリセルが接続されるサブワード線の選択動作の高
速化を図るために、メインワード線に対してメモリセル
が接続される複数のサブワード線を設けるようにした分
割ワード線方式が提案されている。このような分割ワー
ド線方式の例としては、特開平２−１５８９９５号公報
がある。なお、上記公報ではメインワード線を前置ワー
ド線と称し、サブワード線をワード線と称している。

【０００３】

【発明が解決しようとする課題】記憶キャパシタとアド
レス選択ＭＯＳＦＥＴからなるダイナミック型メモリセ
ルにビット線のハイレベルを書き込むとき、ワード線の
選択レベルを上記ビット線のハイレベルに対して、上記
アドレス選択ＭＯＳＦＥＴのしきい値電圧分だけ昇圧さ
れた高電圧とする必要がある。つまり、ワード線の選択
レベルは、上記ビット線のハイレベルを基準にして決め
られるものである。大記憶容量化による素子の微細化に
伴い、上記アドレス選択ＭＯＳＦＥＴのゲート酸化膜も
薄膜化され、それに伴いゲート酸化膜の電界強度が問題
となる。そこで、外部端子から供給された電源電圧を降
圧して定電化された内部電圧を形成し、上記ワード線の
選択レベルを低くすることが考えられる。しかしなが
ら、このようにすると、上記ビット線のハイレベルの増
幅信号を形成するセンスアンプにおいて動作電圧が低く
なって動作速度が遅くなってしまう。

【０００４】上記センスアンプの動作速度を速くするた
めにセンスアンプの動作開始時に動作電圧を高くして増
幅開始時におけるビット線のハイレベルを立ち上がりを
速くするというオーバードライブ方式を採用したり、あ
るいは上記大記憶容量化に伴うワード線の分割方式を採
用すると、メモリアレイの周辺に設けられる上記センス
アンプやその駆動回路が複雑となり、回路の動作電圧が
多岐にわたりラッチアップを防止しつつ、これらを如何
に効率よくメモリアレイ周辺にレイアウトするかが重要
な課題となるものである。

【０００５】この発明の目的は、分割ワード線方式を採
用しつつ、高集積化と高速化を実現したダイナミック型
ＲＡＭを提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給された電
源電圧がドレインに供給され、ゲートに昇圧された定電
圧が印加されて、ソースから定電圧を出力させるＮチャ
ンネル型の電圧クランプＭＯＳＦＥＴを設けて、この電
圧クランプＭＯＳＦＥＴのソースから出力されるクラン
プ電圧をセンスアンプの動作電圧としてセンスアンプ活
性化信号によりスイッチ制御されるＰチャンネル型の第
１パワーＭＯＳＦＥＴを介してセンスアンプを構成する
Ｐチャンネル型増幅ＭＯＳＦＥＴの共通ソース線に伝え
るとともに、上記Ｐチャンネル型の第１パワーＭＯＳＦ
ＥＴ及びセンスアンプを構成する上記Ｐチャンネル型Ｍ
ＯＳＦＥＴが形成されるＮ型ウェル領域に上記電圧クラ
ンプ用ＭＯＳＦＥＴのソースから出力させる定電圧をバ
イアス電圧として供給する。

【０００７】

【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭの一実施例の概略レイアウト図が示され
ている。同図においては、ダイナミック型ＲＡＭを構成
する各回路ブロックのうち、この発明に関連する部分が
判るように示されており、それが公知の半導体集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板上において形成される。

【０００８】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に２個ずつのメモリアレイ
が分けられて、中央部分１４にアドレス入力回路、デー
タ入出力回路及びボンディングパッド列からなる入出力
インターフェイス回路等が設けられる。これら中央部分
１４の両側のメモリアレイに接する部分には、カラムデ
コーダ領域１３が配置される。

【０００９】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域１２が形成されて、上記上下に分けられたメモリア
レイのメインワード線をそれぞれが駆動するようにされ
る。

【００１０】上記メモリセルアレイ（サブアレイ）１５
は、その拡大図に示すように、メモリセルアレイ１５を
挟んでセンスアンプ領域１６、サブワードドライバ領域
１７に囲まれて形成されるものである。上記センスアン
プアンプ領域と、上記サブワードドライバ領域の交差部
は、交差領域（クロスエリア）１８とされる。上記セン
スアンプ領域１６に設けられるセンスアンプは、シェア
ードセンス方式により構成され、メモリセルアレイの両
端に配置されるセンスアンプを除いて、センスアンプを
中心にして左右に相補ビット線が設けられ、左右いずれ
かのメモリセルアレイの相補ビット線に選択的に接続さ
れる。

【００１１】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
上記メインロウデコーダ領域１１とメインワードドライ
バ１２が配置される。このメインロウデコーダ１１は、
それを中心にして上下に振り分けられた２個のメモリア
レイに対応して共通に設けられる。メインワードドライ
バ１２は、上記１つのメモリアレイを貫通するように延
長されるメインワード線の選択信号を形成する。また、
上記メインワードドライバ１２にサブワード選択用のド
ライバも設けれら、後述するように上記メインワード線
と平行に延長されてサブワード選択線の選択信号を形成
する。

【００１２】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、図示しないがサブワード線
が２５６本と、それと直交する相補ビット線（又はデー
タ線）が２５６対とされる。上記１つのメモリアレイに
おいて、上記メモリセルアレイ（サブアレイ）１５がワ
ードビット線方向に１６個設けられるから、全体として
の上記サブワード線は約４Ｋ分設けられ、ワード線方向
に８個設けられるから、相補ビット線は全体として約２
Ｋ分設けられる。このようなメモリアレイが全体で８個
設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビッ
トのような大記憶容量を持つようにされる。

【００１３】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリセルアレイ１５毎にサブワードドライバ（サブワー
ド線駆動回路）１７が設けられる。サブワードドライバ
１７は、メインワード線に対して１／８の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に４本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して４本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１４】上記１つのメモリアレイに着目すると、１
つのメインワード線に割り当てられる８個のメモリセル
アレイのうち選択すべきメモリセルが含まれる１つのメ
モリセルアレイに対応したサブワードドライバにおい
て、１本のサブワード選択線が選択される結果、１本の
メインワード線に属する８×４＝３２本のサブワード線
の中から１つのサブワード線が選択される。上記のよう
にメインワード線方向に２Ｋ（２０４８）のメモリセル
が設けられるので、１つのサブワード線には、２０４８
／８＝２５６個のメモリセルが接続されることとなる。
なお、特に制限されないが、リフレッシュ動作（例えば
セルフリフレッシュモード）においては、１本のメイン
ワード線に対応する８本のサブワード線が選択状態とさ
れる。

【００１５】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても１６分割される。つまり、
太い黒線で示されたセンスアンプ１６により 相補ビッ
ト線が１６分割に分割される。特に制限されないが、セ
ンスアンプ１６は、シェアードセンス方式により構成さ
れ、メモリアレイの両端に配置されるセンスアンプ１６
を除いて、センスアンプ１６を中心にして左右に相補ビ
ット線が設けられ、左右いずれかの相補ビット線に選択
的に接続される。

【００１６】図２には、この発明に係るダイナミック型
ＲＡＭを説明するための概略レイアウト図が示されてい
る。同図には、メモリチップ全体の概略レイアウトと、
８分割された１つのメモリアレイのレイアウトが示され
ている。同図は、図１の実施例を別の観点から図示した
ものである。つまり、図１と同様にメモリチップは、長
手方向（ワード線方向）対して左右と上下にそれぞれ２
個ずつのメモリアレイ（Array)が４分割され、その長方
向における中央部分には複数らなるボンディングパッド
及び周辺回路（Bonding Pad & perifheral Circuit) が
設けられる。

【００１７】上記２個ずつのメモリアレイは、それぞれ
が約８Ｍビットの記憶容量を持つようにされるものであ
り、そのうちの一方が拡大して示されているように、ワ
ード線方向に８分割され、ビット線方向に１６分割され
たサブアレイが設けられる。上記サブアレイのビット線
方向の両側には、上記ビット線方向に対してセンスアン
プ（Sence Amplifier)が配置される。上記サブアレイの
ワード線方向の両側には、サブワードドライバ（Sub-Wo
rd Driver)が配置される。

【００１８】上記１つのアレイには、全体で４０９６本
のワード線と２０４８対の相補ビット線が設けられる。
これにより、全体で約８Ｍビットの記憶容量を持つよう
にされる。上記のように４０９６本のワード線が１６個
のサブアレイに分割して配置されるので、１つのサブア
レイには２５６本のワード線（サブワード線）が設けら
れる。また、上記のように２０４８対の相補ビット線が
８個のサブアレイに分割して配置されるので、１つのサ
ブアレイには２５６対の相補ビット線が設けられる。

【００１９】上記２つのアレイの中央部には、メインロ
ウデコーダが設けられる。つまり、同図に示されたアレ
イの左側には、その右側に設けられるアレイと共通に設
けられる前記メインロウデコーダに対応して、アレイコ
ントロール（Array control)回路及びメインワードドラ
イバ(Main Word dricer)が設けられる。上記アレイコン
トロール回路には、第１のサブワード選択線を駆動する
ドライバが設けられる。上記アレイには、上記８分割さ
れたサブアレイを貫通するように延長されるメインワー
ド線が配置される。上記メインワードドライバは、上記
メインワード線を駆動する。上記メインワード線と同様
に第１のサブワード選択線も上記８分割されたサブアレ
イを貫通するように延長される。上記アレイの上部に
は、Ｙデコーダ（YDecoder) 及びＹ選択線ドライバ（YS
driver) が設けられる。

【００２０】図３には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図２に示
されたメモリアレイの中の斜線を付した位置に配置され
た４つのサブアレイＳＢＡＲＹが代表として例示的に示
されている。同図においては、サブアレイＳＢＡＲＹが
形成される領域には斜線を付すことによって、その周辺
に設けられサブワードドライバ領域、センスアンプ領域
及びクロスエリアとを区別するものである。

【００２１】サブアレイＳＢＡＲＹは、次のような４種
類に分けられる。つまり、ワード線の延長方向を水平方
向とすると、右下に配置される第１のサブアレイＳＢＡ
ＲＹは、サブワード線ＳＷＬが２５６本配置され、相補
ビット線対は２５６対から構成される。それ故、上記２
５６本のサブワード線ＳＷＬに対応した２５６個のサブ
ワードドライバＳＷＤは、かかるサブアレイの左右に１
２８個ずつに分割して配置される。上記２５６対の相補
ビット線ＢＬに対応して設けられる２５６個のセンスア
ンプＳＡは、前記のようなシェアードセンスアンプ方式
とされ、かかるサブアレイの上下に１２８個ずつに分割
して配置される。

【００２２】上記のように右上配置される第２のサブア
レイＳＢＡＲＹは、正規のサブワード線ＳＷＬが２５６
本に加えて、８本の予備ワード線が設けられる。それ
故、上記２５６＋８本のサブワード線ＳＷＬに対応した
２６４個のサブワードドライバＳＷＤは、かかるサブア
レイの左右に１３２個ずつに分割して配置される。上記
のように右下のサブアレイが２５６対の相補ビット線Ｂ
Ｌからなり、上記同様に１２８個のセンスアンプが上下
に配置される。上記右側の上下に配置されるサブアレイ
ＳＢＡＲＹに形成される１２８対の相補ビット線は、そ
れに挟まれたセンスアンプＳＡに対してシェアードスイ
ッチＭＯＳＦＥＴを介して共通に接続される。

【００２３】上記のように左下配置される第３のサブア
レイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同
様にサブワード線ＳＷＬが２５６本により構成される。
上記同様に１２８個のサブワードドライバが分割して配
置される。上記下側左右に配置されたサブアレイＳＢＡ
ＲＹの１２８本のサブワード線ＳＷＬは、それに挟まれ
た領域に形成された１２８個のサブワードドライバＳＷ
Ｄに対して共通に接続される。上記のように左下配置さ
れるサブアレイＳＢＡＲＹは、２５６対からなる正規の
相補ビット線ＢＬに加えて、４対の予備ビット線４ＲＥ
Ｄが設けられる。それ故、上記２６０対からなる相補ビ
ット線ＢＬに対応した２６０個のセンスアンプＳＡは、
かかるサブアレイの上下に１３０個ずつに分割して配置
される。

【００２４】上記のように左上配置される第４のサブア
レイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同
様に正規のサブワード線ＳＷＬが２５６本に予備サブワ
ード線Ｒが８本設けられ、下隣接のサブアレイと同様に
正規の相補ビット線対の２５６対にに加えて、予備のビ
ット線が４対設けられるので、サブワードドライバは、
左右に１３２個ずつ分割して配置され、センスアンプＳ
Ａは１３０ずつが上下に分割して配置される。

【００２５】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように延長される。また、
カラム選択線ＹＳは、その１つが代表とて例示的に示さ
れるように同図の縦方向に延長される。上記メインワー
ド線ＭＷＬと平行にサブワード線ＳＷＬが配置され、上
記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示ぜ
す）が配置されるものである。この実施例では、特に制
限されないが、上記４つのサブアレイを基本単位とし
て、図２のように８Ｍビット分のメモリアレイでは、ビ
ット線方向には８組のサブアレイが形成され、ワード線
方向には４組のサブアレイが構成される。１組のサブア
レイが４個で構成されるから、上記８Ｍビットのメモリ
アレイでは、８×４×４＝１２８個のサブアレイが設け
られる。上記８Ｍビットのメモリアレイがチップ全体で
は８個設けられるから、メモリチップ全体では１２８×
８＝１０２４個ものサブアレイが形成されるものであ
る。

【００２６】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に４組（８個）のサブアレイを貫通
するように延長される。そして、サブワード選択線ＦＸ
０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂか
らなる４本とが上下のサブアレイ上に分けて延長させる
ようにする。このように２つのサブアレイに対して１組
のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、か
つ、それらをサブアレイ上を延長させるようにする理由
は、メモリチップサイズの小型化を図るためである。

【００２７】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上に配線チャンネルに形成
した場合、図２のメモリアレイのよううに１６個ものサ
ブアレイが上下のメモリアレイにおいて合計３２個も配
置されるために、８×３２＝２５６本分もの配線チャン
ネルが必要になるものである。これに対して、上記の実
施例では、配線そのものが、２つのサブアレイに対して
上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り
当て、しかも、それをサブアレイ上を通過するように配
置させることにより、格別な配線チャンネルを設けるこ
となく形成することができる。

【００２８】そもそも、サブアレイ上には、８本のサブ
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線が必要になるものである。メ
モリセルのピッチに合わせて形成されるサブワード線の
８本分に１本の割り合いでメインワード線が形成される
ものであるために、メインワード線の配線ピッチは緩や
かになっている。したがって、メインワード線と同じ配
線層を利用して、上記サブワード選択線をメインワード
線の間に形成することは比較的容易にできるものであ
る。

【００２９】この実施例のサブワードドライバは、後述
するように上記サブワード選択線ＦＸ０Ｂ等を通して供
給される選択信号と、それを反転させた選択信号とを用
いて１つのサブワード線ＳＷＬを選択する構成を採る。
そして、サブワードドライバは、それを中心として左右
に配置されるサブアレイのサブワード線ＳＷＬを同時に
選択するような構成を採るものである。そのため、上記
のように２つのサブアレイに対しては、１２８×２＝２
５６個ものサブワードドライバに対して、上記４本のサ
ブワード選択線を割り振って供給する。つまり、サブワ
ード選択線ＦＸ０Ｂに着目すると、２５６÷４＝６４個
ものサブワードドライバに選択信号を供給する必要があ
る。

【００３０】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード線ＦＸ０が設けられる。上記第１のサブワー
ド選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブ
ワード線ＳＷＬと平行に延長されるのに対して上記第２
のサブワード選択線は、それと直交するカラム選択線Ｙ
Ｓ及び相補ビット線ＢＬと平行に延長される。上記８本
の第１のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂに対し
て、上記第２のサブワード選択線ＦＸ０〜ＦＸ７は、偶
数ＦＸ０，２，４，６と、奇数ＦＸ１，３，５，７とに
分割されてサブアレイＳＢＡＲＹの左右に設けられたサ
ブワードドライバＳＷＤに振り分けられて配置される。

【００３１】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアに設けられた上側に配置されたサブワ
ード選択線駆動回路が上記第１のサブワード選択線ＦＸ
６Ｂに対応される。

【００３２】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアに設けられた上側に配
置されたサブワード選択線駆動回路が上記第１のサブワ
ード選択線ＦＸ７Ｂに対応される。そして、右上部のク
ロスエリアでは、下側に配置されたサブワード選択線駆
動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応さ
れ、右中間部のクロスエリアに設けられた２つのサブワ
ード選択線駆動回路ＦＸＤが、第１のサブワード選択線
ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリ
アに設けられた上側に配置されたサブワード選択線駆動
回路が上記第１のサブワード選択線ＦＸ６Ｂに対応され
る。このようにメモリアレイの端部に設けられたサブワ
ードドライバは、その右側にはサブアレイが存在しない
から、左側だけのサブワード線ＳＷＬを駆動する。

【００３３】この実施例のようにサブアレイ上のメイン
ワード線のピッチの間にサブワード選択線を配置する構
成では、格別な配線チャンネルが不要にできるから、１
つのサブアレイに８本のサブワード選択線を配置するよ
うにしてもメモリチップがお大きくなることはない。し
かしながら、上記のようなサブワード選択線駆動回路Ｆ
ＸＤを形成するために領域が増大し、高集積化を妨げる
こととなる。つまり、上記クロスエリアには、同図にお
いて点線で示したようなメイン入出力線ＭＩＯやサブ入
出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳ
Ｗや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シ
ェアードスイッチＭＯＳＦＥＴを駆動するための駆動回
路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の
周辺回路が形成されるために面積的な余裕が無いからで
ある。

【００３４】後述するようにサブワードドライバにおい
ては、上記第２のサブワード選択線ＦＸ０〜６等には、
それと平行に第１サブワード選択線ＦＸ０Ｂ〜６Ｂに対
応した選択信号を通す配線が設けられるものであるが、
その負荷が後述するように小さいので、上記第２のサブ
ワード選択線ＦＸ０〜６のように格別なドライバＦＸＤ
を設けることなく、上記第１サブワード選択線ＦＸ０Ｂ
〜６Ｂと直接接続される配線によって構成される。ただ
し、その配線層は上記第２のサブワード選択線ＦＸ０〜
６と同じものが用いられる。

【００３５】上記クロスエリアのうち、偶数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに
配置されたものには、○にＰで示したようにセンスアン
プに対して定電圧化された内部電圧ＶＤＬを供給するＮ
チャンネル型のパワーＭＯＳＦＥＴと、○にＯで示した
ようにセンスアンプに対して後述するようなオーバード
ライブ用のクランプ電圧ＶＤＤＣＬＰを供給するＰチャ
ンネル型のパワーＭＯＳＦＥＴ、及び○にＮで示したよ
うにセンスアンプに対して回路の接地電位ＶＳＳを供給
するためのＮチャンネル型のパワーＭＯＳＦＥＴが設け
られる。

【００３６】上記クロスエリアのうち、奇数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ｂに
配置されたものには、○にＢで示したようにビット線の
プリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態
にさせるＮチャンネル型の駆動ＭＯＳＦＥＴと、○にＮ
で示したようにセンスアンプに対して回路の接地電位Ｖ
ＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦ
ＥＴが設けられる。このＮチャンネル型のパワーＭＯＳ
ＦＥＴは、センスアンプ列の両側からセンスアンプを構
成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴ
のソースに接地電位を供給するもきである。つまり、セ
ンスアンプエリアに設けられる１２８個又は１３０個の
センスアンプに対しては、上記Ａ側のクロスエリアに設
けられたＮチャンネル型のパワーＭＯＳＦＥＴと、上記
Ｂ側のクロスエリアに設けられたＮチャンネル型のパワ
ーＭＯＳＦＥＴの両方により接地電位が供給される。

【００３７】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして両側のサブアレイのサブワード線
を選択する。これに対して、上記選択された２つのサブ
アレイのサブワード線に対応して２つのセンスアンプが
活性化される。つまり、サブワード線を選択状態にする
と、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶
キャパシタの電荷がビット線電荷と合成されてしまうの
で、センスアンプを活性化させてもとの電荷の状態に戻
すという再書き込み動作を行う必要があるからである。
このため、上記端部のサブアレイに対応したものを除い
て、上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴ
は、それを挟んで両側のセンスアンプを活性化させるた
めに用いられる。

【００３８】これに対して、アレイの端に設けられたサ
ブアレイの右側に設けられたサブワード線駆動回路ＳＷ
Ｄでは、上記サブアレイのサブワード線しか選択しない
から、上記上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦ
ＥＴは、上記サブアレイに対応したセンスアンプのみを
活性化するものである。

【００３９】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すというリライト動作を行う。

【００４０】図４には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路を形成するウ
ェル領域の一実施例の概略レイアウト図が示されてい
る。同図には、図２に示されたメモリアレイの中の点線
で囲まれたように、上記斜線を付した位置に配置された
４つのサブアレイＳＢＡＲＹを含む８個が代表として例
示的に示されている。

【００４１】同図において、白地の部分はＰ型基板（Ｐ
ＳＵＢ）を表している。このＰ型基板ＰＳＵＢには、回
路の接地電位ＶＳＳが与えられる。上記Ｐ型基板ＰＳＵ
Ｂには、斜線で示したように２種類のＮ型ウェル領域Ｎ
ＷＥＬＬ（ＶＤＬ）とＮＷＥＬＬ（ＶＤＤＣＬＰ）とが
形成される。つまり、センスアンプＳＡを構成するＰチ
ャンネル型の増幅ＭＯＳＦＥＴが形成されるＮ型ウェル
領域と、前記Ａ列のクロスエリアに配置される前記パワ
ースイッチＭＯＳＦＥＴが形成されるＮ型ウェル領域
は、昇圧電圧ＶＰＰを利用して形成されたクランプ電圧
ＶＤＤＣＬＰが供給される。

【００４２】前記Ｂ列のクロスエリアには、サブ入出力
線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷを
構成するＰチャンネル型ＭＯＳＦＥＴや、メイン入出力
線に設けられるプリチャージ用とイコライズ用のＰチャ
ンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域が形
成され、降圧して形成された内部電圧ＶＤＬが供給され
る。

【００４３】サブアレイと、サブワード線駆動回路ＳＷ
Ｄが形成される全体には、深い深さに形成されされたＮ
型ウェル領域ＤＷＥＬＬが形成される。この深い深さの
Ｎ型ウェル領域には、ワード線の選択レベルに対応され
た昇圧電圧ＶＰＰが供給される。この深い深さのＮ型ウ
ェル領域ＤＷＥＬＬには、上記サブワード線駆動回路Ｓ
ＷＤを構成するＰチャンネル型ＭＯＳＦＥＴが形成され
るＮ型ウェル領域ＮＷＷＬＬが形成され、上記深い深さ
のＮ型ウェル領域ＤＷＥＬＬと同様に昇圧電圧ＶＰＰが
印加される。

【００４４】上記深い深さのＮ型ウェル領域ＤＷＥＬＬ
には、メモリセルを構成するＮチャンネル型のアドレス
選択ＭＯＳＦＥＴ及びサブワード駆動回路ＳＷＤのＮチ
ャンネル型ＭＯＳＦＥＴを形成するためのＰ型ウェル領
域ＰＷＥＬＬが形成される。これらのＰ型ウェル領域Ｐ
ＷＥＬＬには、負の電圧にされた基板バックバイアス電
圧ＶＢＢが供給される。

【００４５】図２で示された８分割されて１つのアレイ
でみると、上記深い深さのＮ型ウェル領域ＤＷＥＬＬ
は、ワード線方向に対応して並べられた８個のサブアレ
イを１つの単位として、全体で１６個がビット線方向に
並べられて形成される。そして、アレイ上を延長される
メインワード線の両端に配置されたサブワードドライバ
（Sub-Word Driver)に対応されたクロスエリアが前記Ａ
列とされ、前記同様にＢ列のように交互に配置される。
それ故、端部を除いて、上記Ａ列とそれの両側に配置さ
れる２つのセンスアンプ（Sence Amplifier)のＰチャン
ネル型ＭＯＳＦＥＴを形成するためのＮ型ウェル領域Ｎ
ＷＥＬＬ（ＶＤＤＣＬＰ）が共通化して設けられる。

【００４６】図５には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部と、その周辺回路の一実施例の
要部回路図が示されている。同図においては、２つのサ
ブアレイに挟まれて配置されたセンスアンプとそれに関
連した回路が例示的に示されている。また、各素子が形
成されるウェル領域が点線で示され、それに与えられる
バイアス電圧も併せて示されている。

【００４７】ダイナミック型メモリセルは、上記１つの
サブアレイに設けられたサブワード線ＳＷＬと、相補ビ
ット線ＢＬ，／ＢＬのうちの一方ＢＬとの間に設けられ
た１つが代表として例示的に示されている。ダイナミッ
ク型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記
憶キャパシタＣｓから構成される。アドレス選択ＭＯＳ
ＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続さ
れ、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに
接続され、ソースに記憶キャパシタＣｓが接続される。
記憶キャパシタＣｓの他方の電極は共通化されてプレー
ト電圧が与えられる。上記サブワード線ＳＷＬの選択レ
ベルは、上記ビット線のハイレベルに対して上記アドレ
ス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされ
た高電圧ＶＰＰとされる。

【００４８】後述するセンスアンプを内部降圧電圧ＶＤ
Ｌで動作させるようにした場合、センスアンプにより増
幅されてビット線に与えられるハイレベルは、上記内部
電圧ＶＤＬに対応したレベルにされる。したがって、上
記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤ
Ｌ＋Ｖthにされる。センスアンプの左側に設けられたサ
ブアレイの一対の相補ビット線ＢＬと／ＢＬは、同図に
示すように平行に配置され、ビット線の容量バランス等
をとるために必要に応じて適宜に交差させられる。かか
る相補ビット線ＢＬと／ＢＬは、シェアードスイッチＭ
ＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の
入出力ノードと接続される。

【００４９】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが設けられ
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記ＡとＢ側のクロスエリアに設けられたＮ
チャンネル型のパワースイッチＭＯＳＦＥＴＱ１２とＱ
１３により接地電位に対応した動作電圧が与えられる。

【００５０】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記Ａ側のクロスエリアに設け
られたオーバードライブ用のＰチャンネル型のパワーＭ
ＯＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮ
チャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられ
る。上記オーバードライブ用の電圧は、昇圧電圧ＶＰＰ
がゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ１
４により形成されたクランプ電圧ＶＤＤＣＬＰが用いら
れる。このＭＯＳＦＥＴＱ１４のドレインには、外部端
子から供給された電源電圧ＶＤＤが供給され、上記ＭＯ
ＳＦＥＴＱ１４をソースフォロワ出力回路として動作さ
せ、上記昇圧電圧ＶＰＰを基準にしてＭＯＳＦＥＴＱ１
４のしきい値電圧分だけ低下したクランプ電圧ＶＤＤＣ
ＬＰを形成する。

【００５１】特に制限されないが、上記昇圧電圧ＶＰＰ
は、チャージポンプ回路の動作を基準電圧を用いて制御
して３．８Ｖのような安定化された高電圧とされる。そ
して、上記ＭＯＳＦＥＴＱ１４のしきい値電圧は、メモ
リセルのアドレス選択ＭＯＳＦＥＴＱｍに比べて低い低
しきい値電圧に形成されており、上記クランプ電圧ＶＤ
ＤＣＬＰを約２．９Ｖのような安定化された定電圧にす
る。ＭＯＳＦＥＴＱ２６は、リーク電流経路を形成する
ＭＯＳＦＥＴであり、約１μＡ程度の微小な電流した流
さない。これにより、長期間にわたってスタンバイ状態
（非動作状態）にされた時や、電源電圧ＶＤＤのバンプ
により上記ＶＤＤＣＬＰが過上昇するのを防止し、かか
る過上昇時の電圧ＶＤＤＣＬＰが与えられる増幅ＭＯＳ
ＦＥＴＱ７，Ｑ８のバックバイアス効果による動作遅延
を防止する。

【００５２】この実施例では、上記のようなクランプ電
圧ＶＤＤＣＬＰによりセンスアンプのオーバードライブ
電圧を形成するものであることに着目し、その電圧を供
給するＰチャンネル型のパワーＭＯＳＦＥＴＱ１５と、
センスアンプのＰチャンネル型の増幅ＭＯＳＦＥＴＱ
７，Ｑ８とを同図で点線で示したような同じＮ型ウェル
領域ＮＷＥＬＬに形成するとともに、そのバイアス電圧
として上記クランプ電圧ＶＤＤＣＬＰを供給するもので
ある。そして、センスアンプのＰチャンネル型の増幅Ｍ
ＯＳＦＥＴＱ７とＱ８の共通ソース線ＣＳＰに本来の動
作電圧ＶＤＬを与えるパワーＭＯＳＦＥＴＱ１６は、Ｎ
チャンネル型として上記オーバードライブ用のＭＯＳＦ
ＥＴＱ１４と電気的に分離して形成する。

【００５３】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１５のゲートに供給されるセンスアンプ活性化信号Ｓ
ＡＰ２は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１５のゲ
ートに供給されるオーバードライブ用の活性化信号／Ｓ
ＡＰ１と逆相の信号とされ、特に制限されないが、その
ハイレベルが電源電圧ＶＤＤに対応された信号とされ
る。つまり、前記のようにＶＤＤＣＬＰは、約＋２．９
Ｖ程度であり、電源電圧ＶＤＤの許容最小電圧ＶＤＤmi
n は、約３．０Ｖであるので、上記Ｐチャンネル型ＭＯ
ＳＦＥＴＱ１５をオフ状態にさせることができるととも
に、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１６を低しきい
値電圧のものを用いることにより、ソース側から内部電
圧ＶＤＬに対応した電圧を出力させることができる。

【００５４】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
を供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなる
プリチャージ回路が設けられる。これらのＭＯＳＦＥＴ
Ｑ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＢＬ
ＥＱが供給される。このプリチャージ信号ＢＬＥＱを形
成するドライバ回路は、上記Ｂ側のクロスエリアにＮチ
ャンネル型ＭＯＳＦＥＴＱ１８を設けて、その立ち下が
りを高速にする。つまり、メモリアクセスの開始により
ワード線を選択タイミングを早くするために、各クロス
エリアに設けられたＮチャンネル型ＭＯＳＦＥＴＱ１８
をオン状態にして上記プリチャージ回路を構成するＭＯ
ＳＦＥＴＱ９〜Ｑ１１を高速にオフ状態に切り替えるよ
うにするものである。

【００５５】これに対して、プリチャージ動作を開始さ
せる信号を形成するＰチャンネル型ＭＯＳＦＥＴＱ１７
は、上記のようにクロスエリアに設けられるのではな
く、Ｙデコーダ＆ＹＳドライバ部に設けるようにする。
つまり、メモリアクセスの終了によりプリチャージ動作
が開始されるものであるが、その動作には時間的な余裕
が有るので、信号ＢＬＥＱの立ち上がを高速にすること
が必要ないからである。この結果、Ａ側クロスエリアに
設けられるＰチャンネル型ＭＯＳＦＥＴは、上記オーバ
ードライブ用のパワーＭＯＳＦＥＴＱ１５のみとなり、
Ｂ側のクロスエリアに設けられるＰチャンネル型ＭＯＳ
ＦＥＴは、次に説明する入出力線のスイッチ回路ＩＯＳ
Ｗを構成するＭＯＳＦＥＴＱ２４，Ｑ２５及び共通入力
線ＭＩＯを内部電圧ＶＤＬにプリチャージさせるプリチ
ャージ回路を構成するＭＯＳＦＥＴにできる。そして、
これらのＮ型ウェル領域には、上記上記ＶＤＤＣＬＰと
ＶＤＬのようなバイアス電圧が与えられるから１種類の
Ｎ型ウェル領域となり、寄生サイリスタ素子が形成され
ない。

【００５６】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して右側のサブアレ
イの同様な相補ビット線ＢＬ，／ＢＬに接続される。ス
イッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムスイッチ
回路を構成するものであり、選択信号ＹＳを受けて、上
記センスアンプの単位回路の入出力ノードをサブ共通入
出力線ＬＩＯに接続させる。例えば、左側のサブアレイ
のサブワード線ＳＷＬが選択されたときには、センスア
ンプの右側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４
とがオフ状態にされる。これにより、センスアンプの入
出力ノードは、上記左側の相補ビット線ＢＬ，／ＢＬに
接続されて、選択されたサブワード線ＳＷＬに接続され
たメモリセルの微小信号を増幅し、上記カラムスイッチ
回路を通してサブ共通入出力線ＬＩＯに伝える。上記サ
ブ共通入出力線は、Ｂ側のクロスエリアに設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９と２０及び上記Ｐチャ
ンネル型ＭＯＳＦＥＴＱ２４とＱ２５からなるスイッチ
回路ＩＯＳＷを介してメインアンプの入端子に接続され
る入出力線ＭＩＯに接続される。

【００５７】サブワード線駆動回路ＳＷＤは、そのうち
の１つが代表として例示的に示されているように、上記
深い深さのＮ型ウェル領域ＤＷＥＬＬ（ＶＰＰ）に形成
されたＰチャンネル型ＭＯＳＦＥＴＱ２１と、かかるＤ
ＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（Ｖ
ＢＢ）に形成されたＮチャンネル型ＭＯＳＦＥＴＱ２２
及びＱ２３とを用いて構成される。インバータ回路Ｎ１
は、特に制限されないが、前記図３に示したようなサブ
ワード選択線駆動回路ＦＸＤを構成するものであり、前
記のようにクロスエリアに設けられるものである。サブ
アレイのアドレス選択ＭＯＳＦＥＴＱｍも、上記ＤＷＥ
ＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢ
Ｂ）に形成されるものである。

【００５８】図６には、上記サブアレイのメインワード
線とサブワード線との関係を説明するための要部ブロッ
ク図が示されている。同図は、主に回路動作を説明する
ものであり、前記のようなサブワード選択線の幾何学的
な配置を無視してサブワード選択線ＦＸ０Ｂ〜７Ｂを纏
めて表している。同図においては、サブワード線の選択
動作を説明するために２本のメインワード線ＭＷＬ０と
ＭＷＬ１が代表として示されている。これらのメインワ
ード線ＭＷＬ０は、メインワードドライバＭＷＤ０によ
り選択される。他のメインワード線ＭＷＬ１は、上記同
様なメインワードドライバにより同様に選択される。

【００５９】上記１つのメインワード線ＭＷＬ０には、
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線は、偶数０〜
６と奇数１〜７の合計８本のサブワード線が１つのサブ
アレイに交互に配置される。メインワードドライバに隣
接する偶数０〜６と、メインワード線の遠端側（ワード
ドライバの反対側）に配置される奇数１〜７を除いて、
サブアレイ間に配置されるサブワードドライバは、それ
を中心にした左右のサブアレイのサブワード線を駆動す
る。

【００６０】これにより、前記のようにサブアレイとし
ては、８分割されるが、上記のように実質的にサブワー
ドドライバＳＷＤにより２つのサブアレイに対応したサ
ブワード線が同時に選択されるので、実質的には上記サ
ブアレイが４組に分けられることとなる。上記のように
サブワード線ＳＷＬを偶数０〜６と偶数１〜７に分け、
それぞれメモリブロックの両側にサブワードドライバＳ
ＷＤを配置する構成では、メモリセルの配置に合わせて
高密度に配置されるサブワード線ＳＷＬの実質的なピッ
チがサブワードドライバＳＷＤの中で２倍に緩和でき、
サブワードドライバＳＷＤとサブワード線ＳＷＬとを効
率よく半導体チップ上にレイアウトすることができる。

【００６１】この実施例では、上記サブワードドライバ
ＳＷＤは、４本のサブワード線０〜６（１〜７）に対し
て共通にメインワード線ＭＷＬから選択信号を供給す
る。上記４つのサブワード線の中から１つのサブワード
線を選択するためのサブワード選択線ＦＸＢが設けられ
る。サブワード選択線は、ＦＸＢ０〜ＦＸＢ７の８本か
ら構成され、そのうちの偶数ＦＸＢ０〜ＦＸＢ６が上記
偶数列のサブワードドライバ０〜６に供給され、そのう
ち奇数ＦＸＢ１〜ＦＸＢ７が上記奇数列のサブワードド
ライバ１〜７に供給される。

【００６２】サブワード選択線ＦＸＢ０〜ＦＸＢ７は、
サブアレイ上ではでは第２層目の金属（メタル）配線層
Ｍ２により形成され、同じく第２層目の金属配線層Ｍ２
により構成されるメインワード線ＭＷＬ０〜ＭＷＬｎと
平行に延長される第１サブワード選択線と、そこから直
交する方向に延長される第２のサブワード選択線からな
る。特に制限されないが、上記第２のサブワード選択線
は、メインワード線ＭＷＬとの交差するために第３層目
の金属配線層Ｍ３により構成される。

【００６３】サブワードドライバＳＷＤは、そのうちの
１つが例示的に示されているように、メインワード線Ｍ
ＷＬに入力端子が接続され、出力端子にサブワード線Ｓ
ＷＬが接続されたＰチャンネル型ＭＯＳＦＥＴＱ２１と
Ｎチャンネル型ＭＯＳＦＥＴＱ２２からなる第１のＣＭ
ＯＳインバータ回路と、上記サブワード線ＳＷＬと回路
の接地電位との間に設けられ、上記サブワード選択信号
ＦＸＢを受けるスイッチＭＯＳＦＥＴＱ２３から構成さ
れる。このスイッチＭＯＳＦＥＴＱ２３のゲートを接続
するために、実際には０、２、４、６からなるサブワー
ドドライバ列にそってＦＸとＦＸＢとの合計８本のサブ
ワード選択線が配置されるが、同図では１つの線で表し
ている。

【００６４】上記サブワード選択信号ＦＸＢの反転信号
ＦＸを形成する第２のＣＭＯＳインバータ回路Ｎ１がサ
ブワード選択線駆動回路ＦＸＤとして設けられ、その出
力信号を上記第１のＣＭＯＳインバータ回路の動作電圧
端子であるＰチャンネル型ＭＯＳＦＥＴＱ２１のソース
端子に供給する。この第２のＣＭＯＳインバータ回路Ｎ
１は、特に制限されないが、前記図３のようにクロスエ
リアに形成され、複数（前記実施例では６４個）からな
るサブワードドライバＳＷＤに対応して共通に用いられ
る。

【００６５】上記のようなサブワードドライバＳＷＤの
構成においては、メインワード線ＭＷＬがワード線の選
択レベルに対応した昇圧電圧ＶＰＰのようなハイレベル
のとき、上記第１のＣＭＯＳインバータ回路のＮチャン
ネル型ＭＯＳＦＥＴＱ２２がオン状態となり、サブワー
ド線ＳＷＬを回路の接地電位のようなロウレベルにす
る。このとき、サブワード選択信号ＦＸＢが回路の接地
電位のようなロウレベルのような選択レベルとなり、サ
ブワード選択線駆動回路ＦＸＤとしての第２のＣＭＯＳ
インバータ回路Ｎ１の出力信号が上記昇圧電圧ＶＰＰに
対応した選択レベルにされても、上記メインワード線Ｍ
ＷＬの非選択レベルにより、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ２１がオフ状態であるので、上記サブワード線ＳＷ
Ｌは上記Ｎチャンネル型ＭＯＳＦＥＴＱ２２のオン状態
による非選択状態にされる。

【００６６】上記メインワード線ＭＷＬが選択レベルに
対応した回路の接地電位のようなロウレベルのとき、上
記第１のＣＭＯＳインバータ回路のＮチャンネル型ＭＯ
ＳＦＥＴＱ２２がオフ状態となり、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ２１がオン状態になる。このとき、サブワー
ド選択信号ＦＸＢが上記回路の接地電位のようなロウレ
ベルなら、サブワード選択線駆動回路ＦＸＤとしての第
２のＣＭＯＳインバータ回路Ｎ１の出力信号が上記昇圧
電圧ＶＰＰに対応した選択レベルにされて、サブワード
線ＳＷＬをＶＰＰのような選択レベルにする。もしも、
サブワード選択信号ＦＸＢが昇圧電圧ＶＰＰのような非
選択レベルなら、上記第２のＣＭＯＳインバータ回路Ｎ
２の出力信号がロウレベルとなり、これとともに上記Ｎ
チャンネル型ＭＯＳＦＥＴＱ２３がオン状態になってサ
ブワード線ＳＷＬをロウレベルの非選択レベルにする。

【００６７】上記メインワード線ＭＷＬ及びそれと平行
に配置される第１のサブワード選択線ＦＸＢは、上記の
ように非選択レベルが共にＶＰＰのようなハイレベルに
されている。それ故、ＲＡＭが非選択状態（スタンバ
イ）状態のときに上記平行に配置されるメインワード線
ＭＷＬと第１のサブワード選択線ＦＸＢとの間に絶縁不
良が発生しても、リーク電流が流れることがない。この
結果、メインワード線ＭＷＬの間に第１のサブワード選
択線ＦＸＢ形成してサブアレイ上に配置させることがで
き、レアウトの高密度化としても、上記リーク電流によ
る直流不良を回避することができ高信頼性となるもので
ある。

【００６８】図７には、上記メモリアレイのメインワー
ド線とセンスアンプとの関係を説明するための要部ブロ
ック図が示されている。同図においては、代表として１
本のメインワード線ＭＷＬが示されている。このメイン
ワード線ＭＷＬは、メインワードドライバＭＷＤにより
選択される。上記メインワードドライバに隣接して、上
記偶数サブワード線に対応したサブワードドライバＳＷ
Ｄが設けられる。

【００６９】同図では、省略されてるが上記メインワー
ド線ＭＷＬと平行に配置されるサブワード線と直交する
ように相補ビット線（Pair Bit Line)が設けられる。こ
の実施例では、特に制限されないが、相補ビット線も偶
数列と奇数列に分けられ、それぞれに対応してサブアレ
イ（メモリセルアレイ）を中心にして左右にセンスアン
プＳＡが振り分けられる。センスアンプＳＡは、前記の
ようにシェアードセンス方式とされるが、端部のセンス
アンプＳＡでは、実質的に片方にした相補ビット線が設
けられないが、シェアードスイッチＭＯＳＦＥＴを介し
て相補ビット線と接続される。

【００７０】上記のようにメモリブロックの両側にセン
スアンプＳＡを分散して配置する構成では、奇数列と偶
数列に相補ビット線が振り分けられるために、センスア
ンプ列のピッチを緩やかにすることができる。逆にいう
ならば、高密度に相補ビット線を配置しつつ、センスア
ンプＳＡを形成する素子エリアを確保することができる
ものとなる。上記センスアンプＳＡの配列に沿って上記
サブ入出力線が配置される。このサブ入出力線は、カラ
ムスイッチを介して上記相補ビット線に接続される。カ
ラムスイッチは、スイッチＭＯＳＦＥＴから構成され
る。このスイッチＭＯＳＦＥＴのゲートは、カラムデコ
ーダCOLUMN DECORDER の選択信号が伝えられるカラム選
択線ＹＳに接続される。

【００７１】図８には、この発明に係るダイナミック型
ＲＡＭの周辺回路部分の一実施例の概略ブロック図が示
されている。タイミング制御回路ＴＧは、外部端子から
供給されるロウアドレスストローブ信号／ＲＡＳ、カラ
ムアドレスストローブ信号／ＣＡＳ、ライトイネーブル
信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受
けて、動作モードの判定、それに対応して内部回路の動
作に必要な各種のタイミング信号を形成する。この明細
書及び図面では、／はロウレベルがアクティブレベルで
あることを意味するのに用いている。

【００７２】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、ロウ系の選択動作のために使用される。
タイミング信号φＸＬは、ロウ系アドレスを取り込んで
保持させる信号であり、ロウアドレスバッファＲＡＢに
供給される。すなわち、ロウアドレスバッファＲＡＢ
は、上記タイミング信号φＸＬによりアドレス端子Ａ０
〜Ａｉから入力されたアドレスを取り込んでラッチ回路
に保持させる。タイミング信号φＹＬは、カラムウ系ア
ドレスを取り込んで保持させる信号であり、カラムアド
レスバッファＣＡＢに供給される。すなわち、カラムア
ドレスバッファＲＡＢは、上記タイミング信号φＹＬに
よりアドレス端子Ａ０〜Ａｉから入力されたアドレスを
取り込んでラッチ回路に保持させる。

【００７３】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
では後述するようなオートリフレッシュとセルフリフレ
ッシュを持つようにされる。タイミング信号φＸは、ワ
ード線選択タイミング信号であり、デコーダＸＩＢに供
給されて、下位２ビットのアドレス信号の解読された信
号に基づいて４通りのワード線選択タイミング信号Ｘｉ
Ｂが形成される。タイミング信号φＹはカラム選択タイ
ミング信号であり、カラム系プリデコーダＹＰＤに供給
されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力さ
れる。

【００７４】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。タイミング信号φＭ
Ｓは、特に制限されないが、メモリアレイ選択動作を指
示する信号であり、ロウアドレスバッファＲＡＢに供給
され、このタイミングに同期して選択信号ＭＳｉが出力
される。タイミング信号φＳＡは、センスアンプの動作
を指示する信号である。このタイミング信号φＳＡに基
づいて、センスアンプの活性化パルスが形成される。

【００７５】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良メインワード線の選択動作を禁止させるとともに、信
号ＸＥＢをハイレベルにして、１つの予備メインワード
線を選択する選択信号ＸＲｉＢを出力させる。

【００７６】内部電圧発生回路ＶＧは、外部端子から供
給された３．３Ｖのような電源電圧ＶＤＤと０Ｖの接地
電位ＶＳＳとを受け、上記昇圧電圧ＶＰＰ（＋３．８
Ｖ）、内部電圧ＶＤＬ（＋２．２Ｖ）、プレート電圧
（プリチャージ電圧）ＶＰＬ（１．１Ｖ）及び基板電圧
ＶＢＢ（−１．０Ｖ）を形成する。特に制限されない
が、上記昇圧電圧ＶＰＰと基板電圧ＶＢＢとは、チャー
ジポンプ回路と、その制御回路とを用いて上記電圧ＶＰ
Ｐ及びＶＢＢを安定的に形成する。上記内部電圧ＶＤＬ
は、基準電圧を用いて上記電源電圧ＶＤＤを内部降圧し
て安定化させて形成される。上記プレート電圧ＶＰＬや
ハーフプリチャージ電圧は、内部降圧電圧ＶＤＬを１／
２に分圧して形成される。

【００７７】図９には、この発明に係るダイナミック型
ＲＡＭを説明するための素子構造断面図が示されてい
る。この実施例では、上記のようなメモリセル部の素子
構造が代表として例示的に示されている。メモリセルの
記憶キャパシタは、２層目のポリシリコン層をストレー
ジノードＳＮとして用い、アドレス選択用ＭＯＳＦＥＴ
の一方のソース，ドレインＳＤと接続される。上記２層
目ポリシリコン層からなるストレージノードＳＮは王冠
構造とされ、薄いゲート絶縁膜を介して３層目ポリシリ
コン層からなるプレート電極ＰＬが形成されて構成され
る。アドレス選択用ＭＯＳＦＥＴのゲートは、サブワー
ド線ＳＷＬと一体的に構成され、１層目ポリシリコン層
とその上部に形成されたタングステンシリサイド（ＷＳ
ｉ）とにより形成される。アドレス選択用ＭＯＳＦＥＴ
の他方のソース，ドレインは、ポリシリコン層とその上
部設けられた上記同様なタングステンシリサイドから構
成されたビット線ＢＬに接続される。上記メモリセルの
上部には、第２層目のメタル層Ｍ２からなるメインワー
ド線ＭＷＢ、サブワード選択線ＦＸＢが形成され、その
上部には第３層目からなるメタル層Ｍ３からなるＹ選択
線ＹＳや、サブワード選択線ＦＸが形成される。

【００７８】同図では省略されているが、メモリセル部
の周辺部には、サブワードドライバＳＷＤ等を構成する
ようなＮチャンネル型ＭＯＳＦＥＴやＰチャンネル型Ｍ
ＯＳＦＥＴが形成される。これらの周辺回路を構成する
ために、図示しいが１層目メタル層が形成されている。
例えば、上記ＣＭＯＳインバータ回路を構成するために
Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦ
ＥＴとのゲートを接続する配線は、上記１層目のメタル
層Ｍ１が用いられる。上記ＣＭＯＳインバータ回路回路
の入力端子と２層目メタル層Ｍ２からなるメインワード
線ＭＷＢとの接続には、スルーホールを介してダミーと
しての第１層目メタル層Ｍ１に落とし、この第１層目の
配線層Ｍ１とコンタクトを介してゲート電極に接続され
る。

【００７９】３層目のメタル層Ｍ３で形成されたＹ選択
線ＹＳをカラム選択スイッチＭＯＳＦＥＴのゲートに接
続させる場合、あるいは上記メタル層Ｍ３で形成された
サブワード線選択線ＦＸとサブワードドライバのＰチャ
ンネル型ＭＯＳＦＥＴのソース，ドレインとの接続に
は、スルーホールを介して上記ダミーとしてのメタル層
Ｍ２、メタル層Ｍ１に落とし上記カラムスイッチＭＯＳ
ＦＥＴのゲートや、Ｐチャンネル型ＭＯＳＦＥＴのソー
ス，ドレインと接続される。

【００８０】この実施例のような素子構造を採るとき、
前記のようにメインワード線を構成する第２層目のメタ
ル層Ｍ２に対して、それと平行に延長される第２層目の
メタル層Ｍ２の部分又は上記メインワード線のメタル層
Ｍ２と交差する第３層目のメタル層Ｍ３の部分からなる
サブワード選択線との間の絶縁膜に欠陥が生じることに
より、無視できないリーク電流が流れてしまう。このよ
うなリーク電流それ自体は、メモリセルの読み出し／書
き込み動作には影響を及ぼさないなら実際上は問題ない
が、非選択状態での電流不良という問題を引き起こして
しまう。本願発明では、上記のようにメインワード線Ｍ
ＷＢとサブワード選択線ＦＸＢとが同じ電位で非選択状
態であるために上記リーク電流の発生が生じない。

【００８１】上記メインワード線ＭＷＢとサブワード選
択線ＦＸＢとの間のリーク電流の発生よりメモリセルの
読み出し／書き込み動作に不良が生じる場合には、予備
のメインワード線に置き換えられる。しかしながら、不
良のメインワード線ＭＷＢはそのまま残り、上記メイン
ワード線ＭＷＢに対してリーク電流が流れ続ける結果と
なる。上記のようなリーク電流の発生は、かかるメイン
ワード線ＭＷＢが予備のメインワード線に置き換えられ
る結果、メモリの読み出し、書き込み動作そのものには
何ら影響を与えない。しかしながら、直流電流が増加し
てしまい、製品としての性能の悪化につながり、最悪の
場合には直流不良にされるので上記欠陥救済回路が生か
されなくなるが、上記のような構成とすることによりそ
れを回避させることができる。

【００８２】上記実施例のようにセンスアンプの動作電
圧として電源電圧ＶＤＤに依存しない安定化電圧ＶＤＤ
ＣＬＰとＶＤＬを用いた場合、センスアンプの増幅動作
そのものは電源電圧ＶＤＤに依存しないで安定的な増幅
動作を行わせることができる。しかしながら、上記セン
スアンプの活性化信号や、センスアンプの増幅動作に引
き続いて行われるカラム選択タイミング信号を形成する
遅延回路として、電源電圧ＶＤＤを用いて構成すると、
上記センスアンプの増幅動作の安定化が逆に問題になる
ことが判明した。

【００８３】図１５の波形図に示すように、電源電圧Ｖ
ＤＤが許容最大値ＶＤＤmax ＝３．６Ｖのように高くな
ると、それに対応して遅延回路に流れる電流が増大して
信号伝播遅延時間が短くなってしまう。このため、オー
バードライブ時間が短くなってしまい、ビット線ＢＬと
／ＢＬの増幅速度が遅くなる。このことに加えて、カラ
ム選択信号ＹＳの立ち上がりタイミングが、上記遅延時
間が短くされることに対応して早くなってしまう。した
がって、センスアンプの増幅信号が十分大きくなる前に
センスアンプの入出力ノードが前記サブ共通入出力線Ｌ
ＩＯと接続されることにより増幅振幅が小さくなってし
まう。

【００８４】具体的には、ロウレベル側のビット線電位
は、サブ共通入出力線ＬＩＯの前記のような内部電圧Ｖ
ＤＬに対応したハイレベルのプリチャージにより持ち上
げられてしまい、最悪の場合には、上記のようなセンス
アンプのハイレベルと等しくなって逆読み出しの原因に
なる。したがって、上記のような遅延回路の電源電圧依
存性のワーストケースを想定して、各回路の動作タイミ
ングを設定する必要があり、結果として動作速度を遅く
してしまうという問題が生じる。

【００８５】図１０には、この発明に係るダイナミック
型ＲＡＭに用いられる遅延回路の一実施例の回路図が示
されている。この実施例では、内部電圧ＶＣＬで動作さ
せられるＰチャンネル型ＭＯＳＦＥＴＱ３０とＮチャン
ネル型ＭＯＳＦＥＴＱ３１からなるＣＭＯＳインバータ
回路で、遅延信号の振幅を電源電圧ＶＤＤに依存しない
一定とし、それと、抵抗ＲとキャパシタＣからなる遅延
回路の遅延信号を受けるＰチャンネル型ＭＯＳＦＥＴＱ
３２とＱ３３及びＮチャンネル型ＭＯＳＦＥＴＱ３４と
Ｑ３５からなるノアゲート回路も上記内部電圧ＶＤＬで
動作させるようにする。この構成では、電源電圧ＶＤＤ
の変動に無関係に一定の遅延時間を設定することができ
る。

【００８６】つまり、入力信号ＩＮがロウレベルのと
き、Ｐチャンネル型ＭＯＳＦＥＴＱ３０がオン状態とな
り、内部電圧ＶＤＬに対応したハイレベルを形成してい
る。れにより、ノアゲート回路のＮチャンネル型ＭＯＳ
ＦＥＴＱ３４とＱ３５がオン状態となりロウレベルの出
力信号を形成している。この信号は、レベル変換回路Ｌ
ＶＣと駆動回路ＤＲＶを通してＶＤＬレベルからＶＤＤ
レベルの信号に変換されて出力されている。上記入力信
号ＩＮがハイレベルに変化すると、上記Ｐチャンネル型
ＭＯＳＦＥＴＱ３０がオフ状態になり、Ｎチャンネル型
ＭＯＳＦＥＴＱ３１がオン状態になるのでＭＯＳＦＥＴ
Ｑ３４がオフ状態となり、Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ３３がオン状態になる。

【００８７】しかしながら、キャパシタＣに保持された
ＶＤＬに対応したハイレベル抵抗Ｒによりディスチャー
ジされ、それが上記ノアゲート回路のロジックスレッシ
ョルド電圧以下に到達するまでの間はノアゲート回路の
出力信号はロウレベルのままにされている。そして、上
記上記キャパシタＣの電位が上記ロジックスレッショル
ド電圧以下になると、ノアゲート回路の出力信号はロウ
レベルからハイレベルに立ち上がる。つまり、入力信号
ＩＮのロウレベルからハイレベルの立ち上がりに対し
て、出力信号ＯＵＴでは上記レベル変換回路と駆動回路
での遅延時間を無視すると、上記抵抗ＲとキャパシタＣ
により設定される遅延時間が経過後にハイレベルに立ち
上がるようにされる。

【００８８】このような遅延回路を用いて、例えばワー
ド線の選択タイミング信号を入力信号とし、上記出力信
号によりセンスアンプ活性化信号を形成するようにすれ
ば、電源電圧ＶＤＤの変動に無関係にほぼ一定の時間間
隔をもってワード線とセンスアンプとを動作させること
ができる。そして、上記センスアンプの活性化信号を入
力信号とし、その遅延信号により上記カラム選択信号Ｙ
Ｓを形成するようにすれば、上記電源電圧ＶＤＤの変動
を受けないで安定した動作を行わせることができる。上
記カラム選択信号ＹＳは、カラムアドレスストローブ信
号／ＣＡＳがロウレベルで、カラムアドレス信号の取り
込みが行われ、かつカラムデコーダが動作して選択信号
を形成ていることが条件とされるものであり、上記遅延
回路に供給される入力信号ＩＮには、上記のような条件
が含まれるものであることはいうまでもない。

【００８９】図１１には、オーバードライブパルスを発
生させるパルス発生回路の一実施例の回路図が示されて
いる。この実施例でも、オーバードライブパルス幅が電
源電圧ＶＤＤの変動の影響を受けないようにするため
に、遅延回路を構成するＣＭＯＳインバータ回路は、Ｐ
チャンネル型ＭＯＳＦＥＴＱ３６とＮチャンネル型ＭＯ
ＳＦＥＴＱ３７で示されたＣＭＯＳインバータ回路のよ
うに内部電圧ＶＤＬを動作電圧として用いるようにされ
る。このようなＣＭＯＳインバータ回路を複数段縦列形
態に接続して、必要なパルス幅に対応した遅延時間を得
るようにするものである。

【００９０】特に制限されないが、センスアンプ活性化
信号／ＳＡＥを形成する図示しない入力回路も上記内部
電圧ＶＤＬで動作させられ、そのロウレベルへの変化に
対応してハイレベルからロウレベルに変化するタイミン
グ信号／ＳＡＰ１を形成する。そして、上記遅延回路に
よる遅延時間経過の後にストップ信号ＳＴＰを形成して
上記信号／ＳＰＡ１をロウレベルからハイレベルに変化
させて、上記オーバードライブ用のＰチャンネル型ＭＯ
ＳＦＥＴＱ１５をオフ状態にさせる。そして、センスア
ンプ活性化信号ＡＳＰ２をハイレベルに変化させて上記
Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１６をオン状態
にさせる。

【００９１】この実施例では、電源電圧ＶＤＤを用いて
上記Ｐチャンネル型ＭＯＳＦＥＴＱ１５をオフ状態にさ
せるハイレベルを形成し、上記Ｎチャンネル型ＭＯＳＦ
ＥＴ１６をオン状態にさせるハイレベルを形成する。そ
れ故、ＭＯＳＦＥＴＱ１６は、内部電圧ＶＤＬをそのま
まコモンソース線ＣＳＰに供給するようにするために、
そのしきい値電圧が上記メモリセルのアドレス選択ＭＯ
ＳＦＥＴに比べて低い、低しきい値電圧を持つようにさ
れる。

【００９２】この実施例においも、上記内部電圧ＶＤＬ
で動作させられるＣＭＯＳインバータ回路のような遅延
回路を用いて、オーバードライブ時間を設定するもので
あるので、電源電圧ＶＤＤの変動に無関係にセンスアン
プを安定的に動作させることができる。この結果、上記
センスアンプのオーバードライブ電圧が上記クランプ電
圧ＶＤＤＣＬＰと内部電圧ＶＤＬとにより安定動作させ
られることと相乗的に作用してセンスアンプの増幅動作
の安定化を図ることができる。つまり、増幅ＭＯＳＦＥ
Ｔの基板電圧が前記のようにＶＤＤＣＬＰで安定化され
ているために、電源電圧ＶＤＤが高くなってもＰチャン
ネル型の増幅ＭＯＳＦＥＴの基板効果によるしきい値電
圧の増大が防止でき安定した利得での増幅が行われると
ともに、電源電圧ＶＤＤの変動による動作タイミングの
変動もないからタイミングマージンを必要最小に設定で
きることの結果、メモリアクセスタイムの高速化が期待
できるものとなる。

【００９３】図１２には、上記タイミング発生回路に用
いられるレベル変換回路ＬＶＣの一実施例の回路図が示
されている。レベル変換すべき入力信号ＩＮは、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ４０とＮチャンネル型ＭＯＳＦ
ＥＴＱ４１からなるＣＭＯＳインバータ回路により反転
され、Ｐチャンネル型ＭＯＳＦＥＴＱ４２とＮチャンネ
ル型ＭＯＳＦＥＴＱ４３からなるＣＭＯＳインバータ回
路により反転される。それ故、上記２つのＣＭＯＳイン
バータ回路の出力信号は互いに逆相の信号とされる。

【００９４】上記互いに逆相にされたＶＤＬレベルの信
号は、Ｐチャンネル型ＭＯＳＦＥＴＱ４５とＮチャンネ
ル型ＭＯＳＦＥＴＱ４６のゲートと、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ４８とＮチャンネル型ＭＯＳＦＥＴＱ４９
のゲートに供給される。上記Ｐチャンネル型ＭＯＳＦＥ
ＴＱ４５とＱ４８のソースと電源電圧ＶＤＤの間には、
Ｐチャンネル型ＭＯＳＦＥＴＱ４４とＱ４７が設けられ
る。これらのＭＯＳＦＥＴＱ４４とＱ４７のゲートに
は、互いに他方の出力信号が交差的に供給され、上記Ｍ
ＯＳＦＥＴＱ４８とＱ４９のドレインから電源電圧ＶＤ
Ｄに対応した出力信号ＯＵＴを出力させる。

【００９５】ＭＯＳＦＥＴＱ４５とＱ４６のゲートがハ
イレベル（ＶＤＬ）で、ＭＯＳＦＥＴＱ４８とＱ４９の
ゲートがロウレベル（ＶＳＳ）のとき、ＭＯＳＦＥＴＱ
４６のオン状態により他方の回路のＰチャンネル型ＭＯ
ＳＦＥＴＱ４７をオン状態にさせる。これにより、ＭＯ
ＳＦＥＴＱ４７とＱ４８を通して電源電圧ＶＤＤのよう
なハイレベルが出力され、Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ４４をオフ状態にさせる。逆に、ＭＯＳＦＥＴＱ４５
とＱ４６のゲートがロウレベル（ＶＳＳ）で、ＭＯＳＦ
ＥＴＱ４８とＱ４９のゲートがハイレベル（ＶＤＬ）の
とき、ＭＯＳＦＥＴＱ４９のオン状態によりロウレベル
を出力され、他方の回路のＰチャンネル型ＭＯＳＦＥＴ
Ｑ４４をオン状態にさせる。これにより、ＭＯＳＦＥＴ
Ｑ４４とＱ４５を通して電源電圧ＶＤＤのようなハイレ
ベルが出力され、Ｐチャンネル型ＭＯＳＦＥＴＱ４７を
オフ状態にさせる。

【００９６】図１３には、この発明に係るダイナミック
型ＲＡＭの動作の一例を説明するためのタイミング図が
示されている。同図（Ａ）には、電源電圧ＶＤＤが許容
最小ＶＤＤmin ＝３．０Ｖのような低い場合が示されて
いる。／ＲＡＳのロウレベルによりロウ系のメモリアク
セスが開始され、ロウアドレス系の選択タイミング信号
ＲＡＣが発生され、それによりワード線ＳＷＬが選択さ
れる。この信号ＲＡＣを前記図１０のような遅延回路に
より遅延させて、センスアンプ活性化信号／ＳＡＥが形
成される。上記センスアンプ活性化信号／ＳＡＥを図１
１のようなタイミング発生回路に供給して、オーバード
ライブパルスとセンスアンプの活性化信号を形成する。
これよより、オーバードライブ時間だけコモンソース線
ＣＳＰの電位が内部電圧ＶＤＬ以上に高くされて、ビッ
ト線ＢＬ又は／ＢＬのハイレベルへの立ち上がりを高速
にする。この後に、上記信号／ＳＡＥを前記図１０のよ
うな遅延回路で遅延させてＹ選択信号ＹＳを立ち上げ
る。

【００９７】同図（Ｂ）には、電源電圧ＶＤＤが許容最
大ＶＤＤmax ＝３．６Ｖのような高い場合が示されてい
る。上記のように電源電圧ＶＤＤに依存しないような遅
延回路でタイミングパルスを発生させており、かつ、セ
ンスアンプの増幅ＭＯＳＦＥＴのしきい値電圧が上記電
源電圧ＶＤＤの変動に対応して変化しないから安定的に
動作し、オーバードライブ時間との整合性が保たれる。
このため、電源電圧ＶＤＤの許容最小電圧から許容最大
電圧に変化しても安定的に設計通りに動作するものとな
り、格別なタイミングマージンの設定が不要にできるか
らメモリアクセスの高速化が実現できる。

【００９８】図１４には、この発明に係るダイナミック
型ＲＡＭの電源配線を説明するための概略レイアウト図
が示されている。この実施例では、クランプ電圧ＶＤＤ
ＣＬＰを形成するＭＯＳＦＥＴがＹデコーダＹＤＥＣの
間に配置される。上記のようなオーバドライブ用のＰチ
ャンネル型ＭＯＳＦＥＴは、Ａ列のクロスエリアに形成
されるものであるため、それに対応して上記電圧クラン
プ用のＮチャンネル型ＭＯＳＦＥＴが配置される。特に
制限されないが、センスアンプ列にそって短絡用の配線
が形成される。これより、ＶＤＤＣＬＰの電源インピー
ダンスを下げるような工夫が行われている。また、内部
降圧電圧ＶＤＬは、上記Ａ列とＢ列のクロスエリアに沿
って延長される。この内部降圧電圧ＶＤＬは、前記のよ
うなＮチャンネル型のパワースイッチＭＯＳＦＥＴを介
して、コモンソース線ＣＳＰに供給されるものの他、共
通入出力線ＭＩＯのプリチャージ電圧としても利用され
るものである。

【００９９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 外部端子から供給された電源電圧がドレインに
供給され、ゲートに昇圧された定電圧が印加されて、ソ
ースから定電圧を出力させるＮチャンネル型の電圧クラ
ンプＭＯＳＦＥＴを設けて、この電圧クランプＭＯＳＦ
ＥＴのソースから出力されるクランプ電圧をセンスアン
プの動作電圧としてセンスアンプ活性化信号によりスイ
ッチ制御されるＰチャンネル型の第１パワーＭＯＳＦＥ
Ｔを介してセンスアンプを構成するＰチャンネル型増幅
ＭＯＳＦＥＴの共通ソース線に伝えるとともに、上記Ｐ
チャンネル型の第１パワーＭＯＳＦＥＴ及びセンスアン
プを構成する上記Ｐチャンネル型ＭＯＳＦＥＴが形成さ
れるＮ型ウェル領域に上記電圧クランプ用ＭＯＳＦＥＴ
のソースから出力させる定電圧をバイアス電圧として供
給することにより、電源電圧の変動に影響されないでセ
ンスアンプの増幅動作を安定化させることができるとい
う効果が得られる。

【０１００】（２） ゲートにセンスアンプ活性化信号
が供給され、ドレインに定電圧化された内部電圧が供給
され、ソースから上記第１共通ソース線に供給する動作
電圧を出力させるＮチャンネル型の第３パワーＭＯＳＦ
ＥＴを更に設け、上記電圧クランプＭＯＳＦＥＴのソー
スから出力される定電圧は、上記第３パワーＭＯＳＦＥ
Ｔにより供給される動作電圧に対して高い電圧にされた
オーバードライブ用電圧とし、上記第１パワーＭＯＳＦ
ＥＴのゲートに供給されるセンスアンプ活性化信号をオ
ーバードライブ用活性化信号とすることより、センスア
ンプの高速化と動作の安定化を図ることができるという
効果が得られる。

【０１０１】（３） 上記第３パワーＭＯＳＦＥＴのゲ
ートに供給されるセンスアンプ活性化信号と上記オーバ
ードライブ用電圧を供給する上記第１パワーＭＯＳＦＥ
Ｔのゲートに供給される活性化信号と同じく外部端子か
ら供給される電源電圧ＶＤＤを用いて形成することによ
り、これらのＭＯＳＦＥＴをスイッチ制御できるととも
に駆動回路の簡素化ができるという効果が得られる。

【０１０２】（４） 上記サブアレイに対応して設けら
れ、上記相補ビット線対のうち選択されたものがカラム
スイッチを介して接続されるサブ共通入出力線とメイン
アンプが接続される共通入出力線との間に設けられる選
択スイッチ回路を構成するＰチャンネル型のスイッチＭ
ＯＳＦＥＴと、上記共通入出力線に上記内部電圧をプリ
チャージ電圧として与えるＰチャンネル型のプリチャー
ジＭＯＳＦＥＴ及び共通入出力線を短絡させる短絡ＭＯ
ＳＦＥＴとをＰ型基板上のＮ型ウェル領域に形成すると
ともに上記内部電圧を供給することにより、これらの回
路を合理的に配置させることができるとともに電源電圧
の変動に無関係にスイッチ回路やプリチャージ回路を動
作させることができるという効果が得られる。

【０１０３】（５） 上記ワード線は、メインワード線
の延長方向に対して分割された長さとされ、かつ、上記
メインワード線と交差するビット線方向に対して複数配
置され、複数からなるダイナミック型メモリセルのアド
レス選択ＭＯＳＦＥＴのゲート接続されてなるサブワー
ド線とする分割ワード線方式を採用し、上記１つのサブ
アレイを、サブワード線駆動回路列と複数のセンスアン
プ列とにより囲まれるように形成し、上記サブアレイに
対応して設けられるサブ共通入出力線と、複数のサブア
レイに対応して設けられ、メインアンプに接続される共
通入出力線とに分け、上記サブ共通入出力線と上記共通
入出力線とを接続されるスイッチ回路をサブアレイの四
隅に対応されて上記センスアンプとサブワード線駆動回
路とが交差するクロスエリアに設けることにより分割ワ
ード線方式のメモリアレイに対して上記スイッチ回路を
効率よく配置させることができるという効果が得られ
る。

【０１０４】（６） 上記サブワード線駆動回路とし
て、メインワード線が共通接続されたゲートからなる入
力端子に接続され、その出力端子に上記サブワード線が
接続され、上記第２の非反転サブワード選択線がソース
に接続されたＰチャンネル型ＭＯＳＦＥＴ及びそのソー
スが接地電位に接続されたＮチャンネル型ＭＯＳＦＥＴ
からなる第１のＣＭＯＳインバータ回路と、上記第１の
サブワード選択線にゲートが接続され、上記サブワード
線と回路の接地電位との間に設けられ、ゲートに上記第
２の反転サブワード線に接続されたＮチャンネル型ＭＯ
ＳＦＥＴとにより構成し、上記第２の反転サブワード選
択線を上記第１のサブワード選択線に接続し、上記第２
の非反転サブワード線を上記第１のサブワード選択線が
入力端子が接続され第２のＣＭＯＳインバータ回路から
なるサブワード選択線駆動回路により形成された選択信
号が伝えらるものとし、上記ワード線方向に並んで配置
される複数のクロスエリアには、上記サブワード選択線
駆動回路と上記スイッチ回路とを交互に配置することに
より効率よく、メモリセルアレイをレイアウトさせるこ
とができるという効果が得られる。

【０１０５】（７） 上記第１パワーＭＯＳＦＥＴのゲ
ートに供給されるセンスアンプ活性化信号は、上記内部
電圧により動作させられる遅延回路により形成される遅
延時間によりパルス幅が設定させることにより、電源電
圧の変動の影響を受けないでセンスアンプの動作タイミ
ングを設定することができ、前記センスアンプの増幅動
作の安定化とが相乗的に作用してメモリアクセスタイム
の高速化が可能になるとう効果が得られる。

【０１０６】（８） 上記サブアレイの相補ビット線対
を上記サブ共通入出力線と接続されるカラムスイッチＭ
ＯＳＦＥＴの選択タイミング信号を形成する回路とし
て、上記内部電圧により動作させられる遅延回路を用い
て構成することにより、前記センスアンプの増幅動作の
安定化とが相乗的に作用してメモリアクセスタイムの高
速化が可能になるとう効果が得られる。

【０１０７】（９） 上記内部電圧により動作させられ
る遅延回路に基づいて形成されるタイミング信号は、上
記内部電圧より形成された相補信号を受ける一対のＣＭ
ＯＳインバータ回路と、上記一対のＣＭＯＳインバータ
回路におけるＰチャンネル型ＭＯＳＦＥＴと上記外部端
子から供給された電源電圧との間に設けられ、ゲートに
互いに他方の上記ＣＭＯＳインバータ回路の出力信号が
交差的に供給されてなるレベル変換用のＰチャンネル型
ＭＯＳＦＥＴとからなるレベル変換回路により上記電源
電圧に対応したレベルに変換させることにより、必要な
電圧レベルと駆動能力を持つタイミング信号を形成する
ことができるという効果が得られる。

【０１０８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、サブ
アレイの構成、または半導体チップに搭載される複数の
メモリアレイの配置は、その記憶容量等に応じて種々の
実施形態を採ることができる。また、サブワードドライ
バの構成は、種々の実施形態を採ることができる。入出
力インターフェイスの部分は、クロック信号に同期して
動作を行うようにされたシンクロナスダイナミック型Ｒ
ＡＭとしてもよい。１つのメインワード線に割り当てら
れるサブワード線の数は、前記のように４本の他に８本
等種々の実施形態を採ることができる。この発明は、ダ
イナミック型ＲＡＭに広く利用できる。

【０１０９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給された電
源電圧がドレインに供給され、ゲートに昇圧された定電
圧が印加されて、ソースから定電圧を出力させるＮチャ
ンネル型の電圧クランプＭＯＳＦＥＴを設けて、この電
圧クランプＭＯＳＦＥＴのソースから出力されるクラン
プ電圧をセンスアンプの動作電圧としてセンスアンプ活
性化信号によりスイッチ制御されるＰチャンネル型の第
１パワーＭＯＳＦＥＴを介してセンスアンプを構成する
Ｐチャンネル型増幅ＭＯＳＦＥＴの共通ソース線に伝え
るとともに、上記Ｐチャンネル型の第１パワーＭＯＳＦ
ＥＴ及びセンスアンプを構成する上記Ｐチャンネル型Ｍ
ＯＳＦＥＴが形成されるＮ型ウェル領域に上記電圧クラ
ンプ用ＭＯＳＦＥＴのソースから出力させる定電圧をバ
イアス電圧として供給することにより、電源電圧の変動
に影響されないでセンスアンプの増幅動作を安定化させ
ることができる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示すレイアウト図である。

【図２】この発明に係るダイナミック型ＲＡＭを説明す
るための概略レイアウト図である。

【図３】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図４】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路を形成するウェル領域の一実
施例を示す概略レイアウト図である。

【図５】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部とその周辺回路の一実施例を示す要部回路図で
ある。

【図６】図３に示したサブアレイのメインワード線とサ
ブワード線との関係を説明するための要部ブロック図で
ある。

【図７】図３のサブアレイのメインワード線とセンスア
ンプとの関係を説明するための要部ブロック図である。

【図８】この発明に係るダイナミック型ＲＡＭの周辺回
路部分の一実施例を示す概略ブロック図である。

【図９】この発明に係るダイナミック型ＲＡＭを説明す
るためのメモリセル部の素子構造断面図である。

【図１０】この発明に係るダイナミック型ＲＡＭに用い
られる遅延回路の一実施例を示す回路図である。

【図１１】この発明に係るダイナミック型ＲＡＭに用い
られるオーバードライブパルスを発生させるパルス発生
回路の一実施例を示す回路図である。

【図１２】この発明に係るダイナミック型ＲＡＭに用い
られるレベル変換回路の一実施例を示す回路図である。

【図１３】この発明に係るダイナミック型ＲＡＭの動作
の一例を説明するための波形図である。

【図１４】この発明に係るダイナミック型ＲＡＭの電源
配線を説明するための概略レイアウト図である。

【図１５】この発明に先立って検討されたダイナミック
型ＲＡＭの動作を説明するための波形図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア） ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、Ｍ
ＷＤ…メインワードドライバ、ＡＣＴＲＬ…メモリアレ
イ制御回路、ＭＷＬ０〜ＭＷＬｎ…メインワード線、Ｓ
ＷＬ，ＳＷＬ０…サブワード線、ＹＳ…カラム選択線、
ＳＢＡＲＹ…サブアレイ、ＴＧ…タイミング制御回路、
Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、
ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレ
クサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、Ｘ
ＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系
冗長回路、ＸＩＢ…デコーダ回路、Ｑ１〜Ｑ４９…ＭＯ
ＳＦＥＴ、ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ…カラ
ム選択信号、ＬＩＯ…サブ共通入出力線、ＭＩＯ…共通
入出力線、Ｍ１〜Ｍ３…メタル層、ＳＮ…ストレージノ
ード、ＰＬ…プレート電極、ＢＬ…ビット線、ＳＤ…ソ
ース，ドレイン、ＦＧ…１層目ポリシリコン層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 勉 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 荒井 公司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 高橋 継雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 別所 真次 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 平 雅之 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数の相補ビット線対
   と、 上記ワード線と上記相補ビット線の一方との間に設けら
   れ、ゲートが上記ワード線に接続され、一方のソース，
   ドレインが対応する上記一方の相補ビット線に接続され
   たアドレス選択ＭＯＳＦＥＴ及び上記アドレス選択ＭＯ
   ＳＦＥＴの他方のソース，ドレインが一方の電極に接続
   され、他方の電極に所定の電圧が印加されてなる記憶キ
   ャパシタからなるダイナミック型メモリセルと、 上記交差接続されたゲートとドレインが上記複数の相補
   ビット線対にそれぞれ接続され、電源電圧側の増幅部を
   構成する複数対のＰチャンネル型ＭＯＳＦＥＴ及び上記
   交差接続されたゲートとドレインが上記複数の相補ビッ
   ト線対にそれぞれ接続され、接地電位側の増幅部を構成
   する複数対のＮチャンネル型ＭＯＳＦＥＴとからなるセ
   ンスアンプと、 上記センスアンプのＰチャンネル型ＭＯＳＦＥＴのソー
   スが共通化されてなる第１共通ソース線と、 上記センスアンプのＮチャンネル型ＭＯＳＦＥＴのソー
   スが共通化されてなる第２共通ソース線と、 外部端子から供給された電源電圧がドレインに供給さ
   れ、ゲートに昇圧された定電圧が印加されて、ソースか
   ら定電圧を出力させるＮチャンネル型の電圧クランプＭ
   ＯＳＦＥＴと、 上記電圧クランプＭＯＳＦＥＴのソースにソースが接続
   され、ゲートにセンスアンプ活性化信号が印加されてド
   レインから上記第１共通ソース線に供給する動作電圧を
   出力させるＰチャンネル型の第１パワーＭＯＳＦＥＴ
   と、 ゲートにセンスアンプ活性化信号が供給され、ソースに
   回路の接地電位が供給され、ドレインから上記第２コモ
   ンソース線に供給する接地電位を出力させるＮチャンネ
   ル型の第２パワーＭＯＳＦＥＴとを備えてなり、 上記Ｐチャンネル型の第１パワーＭＯＳＦＥＴ及び電源
   電圧側の増幅部を構成するＰチャンネル型ＭＯＳＦＥＴ
   が形成されるＮ型ウェル領域に、上記電圧クランプ用Ｍ
   ＯＳＦＥＴのソースから出力させる定電圧を供給してな
   ることを特徴とするダイナミック型ＲＡＭ。
2. 【請求項２】 ゲートにセンスアンプ活性化信号が供給
   され、ドレインに定電圧化された内部電圧が供給され、
   ソースから上記第１共通ソース線に供給する動作電圧を
   出力させるＮチャンネル型の第３パワーＭＯＳＦＥＴが
   更に設けられるともに、 上記電圧クランプＭＯＳＦＥＴのソースから出力される
   定電圧は、上記第３パワーＭＯＳＦＥＴにより供給され
   る動作電圧に対して高い電圧にされたオーバードライブ
   用電圧であり、 上記第１パワーＭＯＳＦＥＴのゲートに供給されるセン
   スアンプ活性化信号は、オーバードライブ用活性化信号
   であることを特徴とする請求項１のダイナミック型ＲＡ
   Ｍ。
3. 【請求項３】 上記第３パワーＭＯＳＦＥＴのゲートに
   供給されるセンスアンプ活性化信号は、上記電圧クラン
   プＭＯＳＦＥＴのゲートに供給される活性化信号と同じ
   く外部端子から供給される電源電圧を用いて形成される
   ものであることを特徴とする請求項２のダイナミック型
   ＲＡＭ。
4. 【請求項４】 上記サブアレイに対応して設けられ、上
   記相補ビット線対のうち選択されたものがカラムスイッ
   チを介して接続されるサブ共通入出力線とメインアンプ
   が接続される共通入出力線との間に設けられる選択スイ
   ッチ回路を構成するＰチャンネル型のスイッチＭＯＳＦ
   ＥＴと、上記共通入出力線に上記内部電圧をプリチャー
   ジ電圧として与えるＰチャンネル型のプリチャージＭＯ
   ＳＦＥＴ及び共通入出力線を短絡させる短絡ＭＯＳＦＥ
   Ｔとを設け、 上記プリチャージＭＯＳＦＥＴ及び短絡ＭＯＳＦＥＴ及
   びＰチャンネル型のスイッチＭＯＳＦＥＴを、Ｐ型基板
   上に形成されたＮ型ウェル領域に形成するとともに、か
   かるＮ型ウェル領域には上記内部電圧を供給するもので
   あることを特徴とする請求項１、請求項２又は請求項３
   のダイナミック型ＲＡＭ。
5. 【請求項５】 上記ワード線は、メインワード線の延長
   方向に対して分割された長さとされ、かつ、上記メイン
   ワード線と交差するビット線方向に対して複数配置さ
   れ、複数からなるダイナミック型メモリセルのアドレス
   選択ＭＯＳＦＥＴのゲート接続されてなるサブワード線
   であり、 上記メインワード線と平行するように延長され、上記１
   つのメインワード線に割り当てられた複数のサブワード
   線の中の１つを選択する選択信号が伝えられる第１のサ
   ブワード選択線と、 上記第１のサブワード選択線の対応するものと接続さ
   れ、上記メインワード線と直交するように延長される第
   ２のサブワード選択線と、 上記メインワード線の選択信号と上記第２のサブワード
   選択線を通して伝えられた選択信号とを受けて、上記サ
   ブワード線の選択信号を形成する複数からなるサブワー
   ド線駆動回路及び上記複数のサブワード線及び上記複数
   の相補ビット線対及びこれらの交点に設けられた複数の
   ダイナミック型メモリセルかにより構成されてなる複数
   のサブアレイを備え、 上記サブアレイの複数からなるサブワード線配列の両端
   側にサブワード線駆動回路が振り分けられて分割して配
   置され、 上記サブアレイの複数からなる相補ビット線配列の両端
   側にセンスアンプが振り分けられて分割して配置され、 上記１つのサブアレイは、上記複数のサブワード線駆動
   回路列と上記複数のセンスアンプ列とにより囲まれるよ
   うに形成され、 上記サブアレイに対応してサブ共通入出力線が設けら
   れ、複数のサブアレイに対応して設けられる共通入出力
   線とを接続されるスイッチ回路は、上記サブアレイの四
   隅に対応され、上記センスアンプとサブワード線駆動回
   路とが交差するクロスエリアに設けられるものであるこ
   とを特徴とする請求項４のダイナミック型ＲＡＭ。
6. 【請求項６】 上記メインワード線はロウレベルの選択
   レベルとする反転メインワード線であり、上記第２のサ
   ブワード選択線は、ハイレベルを選択レベルとする非反
   転サブワード選択線とロウレベルを選択レベルとする反
   転サブワード選択線からなり、 上記サブワード線駆動回路は、 上記メインワード線が共通接続されたゲートからなる入
   力端子に接続され、その出力端子に上記サブワード線が
   接続され、上記第２の非反転サブワード選択線がソース
   に接続されたＰチャンネル型ＭＯＳＦＥＴ及びそのソー
   スが接地電位に接続されたＮチャンネル型ＭＯＳＦＥＴ
   からなる第１のＣＭＯＳインバータ回路と、 上記第１のサブワード選択線にゲートが接続され、上記
   サブワード線と回路の接地電位との間に設けられ、ゲー
   トが上記第２の反転サブワード線に接続されたＮチャン
   ネル型ＭＯＳＦＥＴとからなり、 上記第２の反転サブワード選択線は、上記第１のサブワ
   ード選択線に接続されてなり、上記第２の非反転サブワ
   ード線は、上記第１のサブワード選択線が入力端子が接
   続され第２のＣＭＯＳインバータ回路からなるサブワー
   ド選択線駆動回路により形成された選択信号が伝えられ
   るものであり上記ワード線方向に並んで配置される複数
   のクロスエリアには、上記サブワード選択線駆動回路と
   上記スイッチ回路とが交互に配置されるものであること
   を特徴とする請求項５のダイナミック型ＲＡＭ。
7. 【請求項７】 上記第１パワーＭＯＳＦＥＴのゲートに
   供給されるセンスアンプ活性化信号は、上記内部電圧に
   より動作させられる遅延回路により形成される遅延時間
   によりパルス幅が設定されるものであることを特徴とす
   る請求項２のダイナミック型ＲＡＭ。
8. 【請求項８】 上記サブアレイの相補ビット線対を上記
   サブ共通入出力線と接続されるカラムスイッチＭＯＳＦ
   ＥＴの選択タイミング信号を形成する回路は、上記上記
   内部電圧により動作させられる遅延回路を用いて構成さ
   れるものであることを特徴とする請求項２又は請求項７
   のダイナミック型ＲＡＭ。
9. 【請求項９】 上記内部電圧により動作させられる遅延
   回路に基づいて形成されるタイミング信号は、 上記内部電圧より形成された相補信号を受ける一対のＣ
   ＭＯＳインバータ回路と、上記一対のＣＭＯＳインバー
   タ回路におけるＰチャンネル型ＭＯＳＦＥＴと上記外部
   端子から供給された電源電圧との間に設けられ、ゲート
   に互いに他方の上記ＣＭＯＳインバータ回路の出力信号
   が交差的に供給されてなるレベル変換用のＰチャンネル
   型ＭＯＳＦＥＴとからなるレベル変換回路により上記電
   源電圧に対応したレベルに変換されるものであることを
   特徴とする特許請求の範囲第７又は第８項記載のダイナ
   ミック型ＲＡＭ。
10. 【請求項１０】 上記第３パワーＭＯＳＦＥＴのゲート
    に供給される駆動電圧レベルは、上記電圧クランプＭＯ
    ＳＦＥＴのゲートに供給される電圧レベルと同一レベル
    であることを特徴とする請求項３のダイナミック型ＲＡ
    Ｍ。
11. 【請求項１１】 複数のワード線と複数の相補ビット線
    対と、 上記ワード線と上記相補ビット線の一方との間に設けら
    れ、ゲートが上記ワード線に接続され、一方のソース，
    ドレインが対応する上記一方の相補ビット線に接続され
    たアドレス選択ＭＯＳＦＥＴ及び上記アドレス選択ＭＯ
    ＳＦＥＴの他方のソース，ドレインが一方の電極に接続
    され、他方の電極に所定の電圧が印加されてなる記憶キ
    ャパシタからなるダイナミック型メモリセルと、 上記交差接続されたゲートとドレインが上記複数の相補
    ビット線対にそれぞれ接続され、電源電圧側の増幅部を
    構成する複数対のＰチャンネル型ＭＯＳＦＥＴ及び上記
    交差接続されたゲートとドレインが上記複数の相補ビッ
    ト線対にそれぞれ接続され、接地電位側の増幅部を構成
    する複数対のＮチャンネル型ＭＯＳＦＥＴとからなるセ
    ンスアンプと、 上記センスアンプのＰチャンネル型ＭＯＳＦＥＴのソー
    スが共通化されてなる第１共通ソース線と、 上記センスアンプのＮチャンネル型ＭＯＳＦＥＴのソー
    スが共通化されてなる第２共通ソース線と、 外部端子から供給された電源電圧を受けて定電圧を出力
    する電圧クランプ回路と、 上記電圧クランプ回路の出力端子にソースが接続され、
    ゲートにセンスアンプ活性化信号が印加されてドレイン
    から上記第１共通ソース線に供給する動作電圧を出力さ
    せるＰチャンネル型の第１パワーＭＯＳＦＥＴと、 ゲートにセンスアンプ活性化信号が供給され、ソースに
    回路の接地電位が供給され、ドレインから上記第２コモ
    ンソース線に供給する接地電位を出力させるＮチャンネ
    ル型の第２パワーＭＯＳＦＥＴとを備えてなり、 上記Ｐチャンネル型の第１パワーＭＯＳＦＥＴ及び電源
    電圧側の増幅部を構成するＰチャンネル型ＭＯＳＦＥＴ
    が形成されるＮ型ウェル領域に、上記電圧クランプ回路
    から出力された定電圧を供給してなることを特徴とする
    ダイナミック型ＲＡＭ。
12. 【請求項１２】 上記電圧クランプ回路は、飽和領域で
    駆動されるＮチャンネル型ＭＯＳＦＥＴであることを特
    徴とする請求項１１のダイナミック型ＲＡＭ。