JPH0964130A - 半導体の欠陥検査装置 - Google Patents
半導体の欠陥検査装置Info
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- JPH0964130A JPH0964130A JP23793895A JP23793895A JPH0964130A JP H0964130 A JPH0964130 A JP H0964130A JP 23793895 A JP23793895 A JP 23793895A JP 23793895 A JP23793895 A JP 23793895A JP H0964130 A JPH0964130 A JP H0964130A
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Abstract
(57)【要約】
【課題】 検出感度を低下させることなく半導体ウェハ
全面について短時間で欠陥検査を行うことができるよう
にする。 【解決手段】 ウェハ搬送装置１２によって半導体ウェ
ハ１０を移動させている状態で、ＣＣＤラインセンサ２
７は複数のチップを同時に走査して複数のチップの画像
情報を同時に取得する。ＣＣＤラインセンサ２７の出力
信号は、Ａ／Ｄ変換部３１によってＡ／Ｄ変換され、画
像データとしてバッファメモリ３２によって一時的に保
持され、処理装置３３が欠陥解析を行うときにバッファ
メモリ３２から出力される。処理装置３３は、バッファ
メモリ３２から出力される各チップ毎の画像データを標
準パターンと同時に比較して各チップにおける欠陥の有
無を検査する。
全面について短時間で欠陥検査を行うことができるよう
にする。 【解決手段】 ウェハ搬送装置１２によって半導体ウェ
ハ１０を移動させている状態で、ＣＣＤラインセンサ２
７は複数のチップを同時に走査して複数のチップの画像
情報を同時に取得する。ＣＣＤラインセンサ２７の出力
信号は、Ａ／Ｄ変換部３１によってＡ／Ｄ変換され、画
像データとしてバッファメモリ３２によって一時的に保
持され、処理装置３３が欠陥解析を行うときにバッファ
メモリ３２から出力される。処理装置３３は、バッファ
メモリ３２から出力される各チップ毎の画像データを標
準パターンと同時に比較して各チップにおける欠陥の有
無を検査する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＶＬＳＩ（超大規
模集積回路）チップ等の半導体におけるパターン欠陥や
ダスト等の欠陥を検出する半導体の欠陥検査装置に関す
る。
模集積回路）チップ等の半導体におけるパターン欠陥や
ダスト等の欠陥を検出する半導体の欠陥検査装置に関す
る。
【０００２】
【従来の技術】従来より、ＡＳＩＣ（特定用途向け集積
回路）を中心としたロジックＩＣは、高速高機能デバイ
スを求めるハイエンドユーザから、プロセスドライバ
（微細化の最先端技術を必要とするデバイス）のＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）より
も、高速で高機能を要求され、微細なプロセスで大規模
な回路を提供することを求められていた。従来より、Ｖ
ＬＳＩチップ等の半導体では、パターン欠陥やダスト等
の欠陥を検出する欠陥検査が行われているが、前述のよ
うなロジックＩＣは、ＤＲＡＭのようにパターンの繰り
返しや同じセルが少なく、チップレベルでしか繰り返し
が無いため、その欠陥検査はチップ毎となっていた。そ
のため、高歩留り、垂直立ち上げ（開発完了から量産立
ち上げまでの時間が最短なプロセス立ち上げ）を目指す
ラインでは、高速に欠陥を検出する欠陥検査装置が求め
られている。
回路）を中心としたロジックＩＣは、高速高機能デバイ
スを求めるハイエンドユーザから、プロセスドライバ
（微細化の最先端技術を必要とするデバイス）のＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）より
も、高速で高機能を要求され、微細なプロセスで大規模
な回路を提供することを求められていた。従来より、Ｖ
ＬＳＩチップ等の半導体では、パターン欠陥やダスト等
の欠陥を検出する欠陥検査が行われているが、前述のよ
うなロジックＩＣは、ＤＲＡＭのようにパターンの繰り
返しや同じセルが少なく、チップレベルでしか繰り返し
が無いため、その欠陥検査はチップ毎となっていた。そ
のため、高歩留り、垂直立ち上げ（開発完了から量産立
ち上げまでの時間が最短なプロセス立ち上げ）を目指す
ラインでは、高速に欠陥を検出する欠陥検査装置が求め
られている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来
は、プロセスドライバもリーディングデバイス（高性能
をリードする最先端デバイス）もＤＲＡＭであるため、
セルレベルでの比較に優れた欠陥検査装置は多いが、チ
ップレベルでの比較を実用的な検査時間で実行できる欠
陥検査装置はなかった。例えば、従来のある欠陥検査装
置では、０．２５μｍの感度で８インチウェハを評価す
ると３時間程度の時間がかかってしまうため、１日に８
枚しか評価することができない。そのため、一般には感
度を落として高速に評価したり、評価チップを間引いて
評価していた。そのため、実際の欠陥を検出する感度が
低下してしまい、運用が難しくなっていた。また、今後
のデバイスでは、２０００年には１２インチウェハの生
産も始まることが考えられ、高感度で高速な欠陥検査装
置が求められている。
は、プロセスドライバもリーディングデバイス（高性能
をリードする最先端デバイス）もＤＲＡＭであるため、
セルレベルでの比較に優れた欠陥検査装置は多いが、チ
ップレベルでの比較を実用的な検査時間で実行できる欠
陥検査装置はなかった。例えば、従来のある欠陥検査装
置では、０．２５μｍの感度で８インチウェハを評価す
ると３時間程度の時間がかかってしまうため、１日に８
枚しか評価することができない。そのため、一般には感
度を落として高速に評価したり、評価チップを間引いて
評価していた。そのため、実際の欠陥を検出する感度が
低下してしまい、運用が難しくなっていた。また、今後
のデバイスでは、２０００年には１２インチウェハの生
産も始まることが考えられ、高感度で高速な欠陥検査装
置が求められている。
【０００４】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、検出感度を低下させることなく半導
体ウェハ全面について短時間で欠陥検査を行うことがで
きるようにした半導体の欠陥検査装置を提供することに
ある。
ので、その課題は、検出感度を低下させることなく半導
体ウェハ全面について短時間で欠陥検査を行うことがで
きるようにした半導体の欠陥検査装置を提供することに
ある。
【０００５】
【課題を解決するための手段】請求項１記載の半導体の
欠陥検査装置は、半導体ウェハを搬送する搬送手段と、
この搬送手段によって搬送される半導体ウェハにおける
複数のチップの画像情報を同時に取得する撮像手段と、
この撮像手段によって取得した複数のチップの画像情報
を標準パターンと同時に比較して各チップにおける欠陥
の有無を検査する画像処理手段とを備えたものである。
欠陥検査装置は、半導体ウェハを搬送する搬送手段と、
この搬送手段によって搬送される半導体ウェハにおける
複数のチップの画像情報を同時に取得する撮像手段と、
この撮像手段によって取得した複数のチップの画像情報
を標準パターンと同時に比較して各チップにおける欠陥
の有無を検査する画像処理手段とを備えたものである。
【０００６】この半導体の欠陥検査装置では、搬送手段
によって半導体ウェハが搬送され、撮像手段によって半
導体ウェハにおける複数のチップの画像情報が同時に取
得され、画像処理手段によって、複数の画像情報が標準
パターンと同時に比較され各チップにおける欠陥の有無
が検査される。
によって半導体ウェハが搬送され、撮像手段によって半
導体ウェハにおける複数のチップの画像情報が同時に取
得され、画像処理手段によって、複数の画像情報が標準
パターンと同時に比較され各チップにおける欠陥の有無
が検査される。
【０００７】請求項２記載の半導体の欠陥検査装置は、
請求項１記載の半導体の欠陥検査装置において、撮像手
段が、ラインセンサを有し、搬送手段によって半導体ウ
ェハを移動させている状態でラインセンサによって複数
のチップを同時に走査して複数のチップの画像情報を取
得するものである。
請求項１記載の半導体の欠陥検査装置において、撮像手
段が、ラインセンサを有し、搬送手段によって半導体ウ
ェハを移動させている状態でラインセンサによって複数
のチップを同時に走査して複数のチップの画像情報を取
得するものである。
【０００８】請求項３記載の半導体の欠陥検査装置は、
請求項１または２記載の半導体の欠陥検査装置におい
て、画像処理手段が、標準パターンを半導体ウェハの略
中心のチップから求めるものである。
請求項１または２記載の半導体の欠陥検査装置におい
て、画像処理手段が、標準パターンを半導体ウェハの略
中心のチップから求めるものである。
【０００９】請求項４記載の半導体の欠陥検査装置は、
請求項１または２記載の半導体の欠陥検査装置におい
て、画像処理手段が、コンピュータ支援設計のデータに
基づいて予め作成されたパターンを標準パターンとする
ものである。
請求項１または２記載の半導体の欠陥検査装置におい
て、画像処理手段が、コンピュータ支援設計のデータに
基づいて予め作成されたパターンを標準パターンとする
ものである。
【００１０】請求項５記載の半導体の欠陥検査装置は、
請求項１ないし４のいずれか１に記載の半導体の欠陥検
査装置において、画像処理手段が、撮像手段からの画像
情報を一時的に保持する保持手段を有するものである。
これにより、画像処理手段は、欠陥の有無の検査中に次
の画像情報の取得を時間的に重複して行うことが可能と
なる。
請求項１ないし４のいずれか１に記載の半導体の欠陥検
査装置において、画像処理手段が、撮像手段からの画像
情報を一時的に保持する保持手段を有するものである。
これにより、画像処理手段は、欠陥の有無の検査中に次
の画像情報の取得を時間的に重複して行うことが可能と
なる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１２】図１は本発明の実施の一形態に係る半導体
の欠陥検査装置の構成を示す説明図である。この欠陥検
査装置は、半導体ウェハ１０を保持するテーブル１１
と、このテーブル１１を駆動して半導体ウェハ１０を搬
送すると共に微少に移動可能なウェハ搬送装置１２と、
このウェハ搬送装置１２によって搬送される半導体ウェ
ハ１０における複数のチップの画像情報を同時に取得す
る撮像部２０とを備えている。
の欠陥検査装置の構成を示す説明図である。この欠陥検
査装置は、半導体ウェハ１０を保持するテーブル１１
と、このテーブル１１を駆動して半導体ウェハ１０を搬
送すると共に微少に移動可能なウェハ搬送装置１２と、
このウェハ搬送装置１２によって搬送される半導体ウェ
ハ１０における複数のチップの画像情報を同時に取得す
る撮像部２０とを備えている。
【００１３】撮像部２０は、半導体ウェハ１０に照射す
る照明光を発生するランプ２１と、このランプ２１から
出射された拡散光を平行光にするレンズ２２と、テーブ
ル１１上の半導体ウェハ１０に対向する位置に配設され
た対物レンズ２３と、レンズ２２と対物レンズ２３との
間の光路上に配設された２つのハーフミラー２４，２５
とを有している。ランプ２１から出射された拡散光は、
レンズ２２によって平行光にされ、ハーフミラー２４，
２５を透過し、対物レンズ２３によって集光されてテー
ブル１１上の半導体ウェハ１０に照射され、半導体ウェ
ハ１０からの反射光はハーフミラー２５，２４によって
それぞれ一部が反射されるようになっている。撮像部２
０は、更に、ハーフミラー２４で反射された光の光路上
に配設された結像レンズ２６と、この結像レンズ２６の
結像位置に配設されたＣＣＤ（電荷結合素子）ラインセ
ンサ２７と、対物レンズ２３を上下方向に移動可能な対
物レンズ駆動部２８と、ハーフミラー２５で反射された
光の光路上に配設され、対物レンズ２３と半導体ウェハ
１０との位置関係に応じた検出出力を発生する自動焦点
用検出部２９と、この自動焦点用検出部２９の検出出力
に基づいて対物レンズ駆動部２８を駆動して、対物レン
ズ２３の焦点位置が半導体ウェハ１０上にくるように調
整する自動焦点調整回路３０とを有している。
る照明光を発生するランプ２１と、このランプ２１から
出射された拡散光を平行光にするレンズ２２と、テーブ
ル１１上の半導体ウェハ１０に対向する位置に配設され
た対物レンズ２３と、レンズ２２と対物レンズ２３との
間の光路上に配設された２つのハーフミラー２４，２５
とを有している。ランプ２１から出射された拡散光は、
レンズ２２によって平行光にされ、ハーフミラー２４，
２５を透過し、対物レンズ２３によって集光されてテー
ブル１１上の半導体ウェハ１０に照射され、半導体ウェ
ハ１０からの反射光はハーフミラー２５，２４によって
それぞれ一部が反射されるようになっている。撮像部２
０は、更に、ハーフミラー２４で反射された光の光路上
に配設された結像レンズ２６と、この結像レンズ２６の
結像位置に配設されたＣＣＤ（電荷結合素子）ラインセ
ンサ２７と、対物レンズ２３を上下方向に移動可能な対
物レンズ駆動部２８と、ハーフミラー２５で反射された
光の光路上に配設され、対物レンズ２３と半導体ウェハ
１０との位置関係に応じた検出出力を発生する自動焦点
用検出部２９と、この自動焦点用検出部２９の検出出力
に基づいて対物レンズ駆動部２８を駆動して、対物レン
ズ２３の焦点位置が半導体ウェハ１０上にくるように調
整する自動焦点調整回路３０とを有している。
【００１４】本実施の形態では、撮像部２０が半導体ウ
ェハ１０における複数のチップの画像情報を同時に取得
することができるように、撮像部２０における光学系お
よびＣＣＤラインセンサ２７は、同時に検査可能な検査
有効面積として、ステッパ（ステップ式投影露光装置）
の描画できる面積の２倍以上の面積を有している。検査
有効面積は、ステッパの描画できる面積の２倍以上であ
れば良いが、例えば２〜４チップを同時に検査する場合
にはステッパの描画できる面積の２．２〜５．０倍以内
が好ましく、特に２．４〜４．８倍程度が好ましい。な
お、撮像部２０は、ウェハ搬送装置１２によって半導体
ウェハ１０を微少に移動させながらＣＣＤラインセンサ
２７によって複数のチップを同時に走査することによっ
て、複数のチップの画像情報を同時に取得するようにな
っている。
ェハ１０における複数のチップの画像情報を同時に取得
することができるように、撮像部２０における光学系お
よびＣＣＤラインセンサ２７は、同時に検査可能な検査
有効面積として、ステッパ（ステップ式投影露光装置）
の描画できる面積の２倍以上の面積を有している。検査
有効面積は、ステッパの描画できる面積の２倍以上であ
れば良いが、例えば２〜４チップを同時に検査する場合
にはステッパの描画できる面積の２．２〜５．０倍以内
が好ましく、特に２．４〜４．８倍程度が好ましい。な
お、撮像部２０は、ウェハ搬送装置１２によって半導体
ウェハ１０を微少に移動させながらＣＣＤラインセンサ
２７によって複数のチップを同時に走査することによっ
て、複数のチップの画像情報を同時に取得するようにな
っている。
【００１５】欠陥検査装置は、更に、ＣＣＤラインセン
サ２７の出力信号をアナログ−ディジタル（以下、Ａ／
Ｄと記す。）変換するＡ／Ｄ変換部３１と、このＡ／Ｄ
変換部３１の出力データを一時的に保持するバッファメ
モリ３２と、このバッファメモリ３２の出力データに基
づいて、パターン比較による欠陥解析を行う処理装置３
３と、この処理装置３３の解析結果を表示するモニタ３
４と、ウェハ搬送装置１２、Ａ／Ｄ変換部３１、バッフ
ァメモリ３２および処理装置３３を制御するコントロー
ラ３５とを備えている。Ａ／Ｄ変換部３１、バッファメ
モリ３２および処理装置３３が本発明における画像処理
手段に対応する。処理装置３３は、マイクロコンピュー
タで構成しても良いし、コストダウンのために複数台の
パーソナルコンピュータを並列処理できるように組み合
わせて構成しても良い。
サ２７の出力信号をアナログ−ディジタル（以下、Ａ／
Ｄと記す。）変換するＡ／Ｄ変換部３１と、このＡ／Ｄ
変換部３１の出力データを一時的に保持するバッファメ
モリ３２と、このバッファメモリ３２の出力データに基
づいて、パターン比較による欠陥解析を行う処理装置３
３と、この処理装置３３の解析結果を表示するモニタ３
４と、ウェハ搬送装置１２、Ａ／Ｄ変換部３１、バッフ
ァメモリ３２および処理装置３３を制御するコントロー
ラ３５とを備えている。Ａ／Ｄ変換部３１、バッファメ
モリ３２および処理装置３３が本発明における画像処理
手段に対応する。処理装置３３は、マイクロコンピュー
タで構成しても良いし、コストダウンのために複数台の
パーソナルコンピュータを並列処理できるように組み合
わせて構成しても良い。
【００１６】次に、本実施の形態に係る半導体の欠陥検
査装置の動作について説明する。
査装置の動作について説明する。
【００１７】半導体ウェハ１０は、テーブル１１に固定
され、ウェハ搬送装置１２によって対物レンズ２３の下
方の位置まで搬送される。ここで、半導体ウェハ１０の
位置合わせと自動焦点調整が行われる。半導体ウェハ１
０の位置合わせとしては、例えば、合わせピン等に半導
体ウェハ１０を接触させる機械的な位置合わせの他に、
ＣＣＤラインセンサ２７においてチップを撮像する画素
以外の画素を用いて半導体ウェハ１０上のターゲットマ
ーク等の位置を検出し、この位置が所定の位置になるよ
うに半導体ウェハ１０の位置を補正するソフト的な位置
合わせを用いる。また、チップ欠けが生じているチップ
についても、正常なチップの位置を基準にして位置を算
出して、評価できるようにする。自動焦点調整は、自動
焦点調整回路３０によって、自動焦点用検出部２９の検
出出力に基づいて、対物レンズ２３の焦点位置が半導体
ウェハ１０上にくるように対物レンズ駆動部２８を駆動
して行う。
され、ウェハ搬送装置１２によって対物レンズ２３の下
方の位置まで搬送される。ここで、半導体ウェハ１０の
位置合わせと自動焦点調整が行われる。半導体ウェハ１
０の位置合わせとしては、例えば、合わせピン等に半導
体ウェハ１０を接触させる機械的な位置合わせの他に、
ＣＣＤラインセンサ２７においてチップを撮像する画素
以外の画素を用いて半導体ウェハ１０上のターゲットマ
ーク等の位置を検出し、この位置が所定の位置になるよ
うに半導体ウェハ１０の位置を補正するソフト的な位置
合わせを用いる。また、チップ欠けが生じているチップ
についても、正常なチップの位置を基準にして位置を算
出して、評価できるようにする。自動焦点調整は、自動
焦点調整回路３０によって、自動焦点用検出部２９の検
出出力に基づいて、対物レンズ２３の焦点位置が半導体
ウェハ１０上にくるように対物レンズ駆動部２８を駆動
して行う。
【００１８】次に、ウェハ搬送装置１２によって半導体
ウェハ１０を移動させながらＣＣＤラインセンサ２７に
よって複数のチップを同時に走査することによって、複
数のチップの画像情報を同時に取得する。なお、ここで
いう「同時」とは、時間的に厳密に同時という意味では
なく、１回の処理（走査）でという意味である。ＣＣＤ
ラインセンサ２７の出力信号は、Ａ／Ｄ変換部３１によ
ってＡ／Ｄ変換され、画像データとしてバッファメモリ
３２によって一時的に保持され、処理装置３３が欠陥解
析を行うときにバッファメモリ３２から出力される。本
実施の形態では、ＣＣＤラインセンサ２７の画素は、複
数のチップに対応して複数のブロックに分割され、各ブ
ロック毎に得られる画像データが並行して処理される。
ウェハ１０を移動させながらＣＣＤラインセンサ２７に
よって複数のチップを同時に走査することによって、複
数のチップの画像情報を同時に取得する。なお、ここで
いう「同時」とは、時間的に厳密に同時という意味では
なく、１回の処理（走査）でという意味である。ＣＣＤ
ラインセンサ２７の出力信号は、Ａ／Ｄ変換部３１によ
ってＡ／Ｄ変換され、画像データとしてバッファメモリ
３２によって一時的に保持され、処理装置３３が欠陥解
析を行うときにバッファメモリ３２から出力される。本
実施の形態では、ＣＣＤラインセンサ２７の画素は、複
数のチップに対応して複数のブロックに分割され、各ブ
ロック毎に得られる画像データが並行して処理される。
【００１９】処理装置３３は、バッファメモリ３２から
出力される複数チップ分の画像データに基づいてパター
ン比較による欠陥解析を行う。すなわち、処理装置３３
は、バッファメモリ３２から出力される各チップ毎の画
像データを標準パターンと同時に比較して各チップにお
ける欠陥の有無を検査し、また、検査結果を解析する。
検査結果の解析は、例えば、欠陥のサイズやクラスター
欠陥の分類等である。標準パターンは、最初に半導体ウ
ェハ１０の略中心のチップを撮像して、そのパターンか
ら求めても良いし、ＣＡＤ（コンピュータ支援設計）に
よるパターンデータを、必要な波長領域のみを抽出する
パンドパスフィルタによって加工して予め作成されたパ
ターンを用いても良い。処理装置３３における画像処理
のためのメモリ環境は、ＣＣＤラインセンサ２７の大き
さに合わせ、例えばＣＣＤラインセンサ２７の検査有効
面積がステッパの描画できる面積の２．４〜４．８倍程
度の場合には、メモリ環境も１チップ当たりに必要なメ
モリ環境の２．４〜４．８倍程度に増強する。
出力される複数チップ分の画像データに基づいてパター
ン比較による欠陥解析を行う。すなわち、処理装置３３
は、バッファメモリ３２から出力される各チップ毎の画
像データを標準パターンと同時に比較して各チップにお
ける欠陥の有無を検査し、また、検査結果を解析する。
検査結果の解析は、例えば、欠陥のサイズやクラスター
欠陥の分類等である。標準パターンは、最初に半導体ウ
ェハ１０の略中心のチップを撮像して、そのパターンか
ら求めても良いし、ＣＡＤ（コンピュータ支援設計）に
よるパターンデータを、必要な波長領域のみを抽出する
パンドパスフィルタによって加工して予め作成されたパ
ターンを用いても良い。処理装置３３における画像処理
のためのメモリ環境は、ＣＣＤラインセンサ２７の大き
さに合わせ、例えばＣＣＤラインセンサ２７の検査有効
面積がステッパの描画できる面積の２．４〜４．８倍程
度の場合には、メモリ環境も１チップ当たりに必要なメ
モリ環境の２．４〜４．８倍程度に増強する。
【００２０】次に、図２を参照して、本実施の形態に係
る半導体の欠陥検査装置の効果について説明する。図２
（ａ）は、本実施の形態との比較のために、従来のシリ
ーズ処理による欠陥検査の時間を概念的に示したもので
ある。この図に示したように、従来は、搬送（位置合わ
せを含む）と自動焦点調整、チップ測定（チップの画像
情報の取得）、および欠陥解析が、１チップ毎に順次行
われていた。これに対し、本実施の形態では、撮像部２
０が半導体ウェハ１０における複数のチップを同時に測
定するようにしている。これにより、搬送と自動焦点調
整の回数を減らすことができ、例えば２〜４チップを同
時に測定する場合には、搬送と自動焦点調整に要する時
間を従来の１／２〜１／４に短縮することができる。し
かし、図２（ｂ）に示したように、単に複数チップ（図
では２チップの例を示している。）の搬送と自動焦点調
整を同時に行い、チップ測定および欠陥解析を１チップ
毎に行ったのでは、チップ測定および欠陥解析に要する
時間は従来と変わりなく、欠陥検査全体の時間はあまり
短縮されない。
る半導体の欠陥検査装置の効果について説明する。図２
（ａ）は、本実施の形態との比較のために、従来のシリ
ーズ処理による欠陥検査の時間を概念的に示したもので
ある。この図に示したように、従来は、搬送（位置合わ
せを含む）と自動焦点調整、チップ測定（チップの画像
情報の取得）、および欠陥解析が、１チップ毎に順次行
われていた。これに対し、本実施の形態では、撮像部２
０が半導体ウェハ１０における複数のチップを同時に測
定するようにしている。これにより、搬送と自動焦点調
整の回数を減らすことができ、例えば２〜４チップを同
時に測定する場合には、搬送と自動焦点調整に要する時
間を従来の１／２〜１／４に短縮することができる。し
かし、図２（ｂ）に示したように、単に複数チップ（図
では２チップの例を示している。）の搬送と自動焦点調
整を同時に行い、チップ測定および欠陥解析を１チップ
毎に行ったのでは、チップ測定および欠陥解析に要する
時間は従来と変わりなく、欠陥検査全体の時間はあまり
短縮されない。
【００２１】本実施の形態では、図２（ｃ）に示したよ
うに、複数チップ（図では２チップの例を示してい
る。）の搬送と自動焦点調整を同時に行うと共に、ＣＣ
Ｄラインセンサ２７の画素を複数のチップに対応して複
数のブロックに分割して、複数チップの測定を同時に行
うと共に、各チップ毎の画像データを標準パターンと同
時に比較して、各チップの欠陥解析を並行して行う。な
お、図２（ｃ）において破線で示した部分は、次の複数
チップについての処理を示している。このようにして、
本実施の形態よれば、例えば２〜４チップを同時に測定
する場合には、チップ測定と欠陥解析に要する時間を、
それぞれ従来の１／２〜１／４に短縮することができ
る。その結果、欠陥検査全体の時間を従来の１／２〜１
／４に短縮することができ、欠陥検査装置の搬送動作を
従来の２〜４倍にすることができ、現状の２〜４倍の実
用的なスループットを確保することができる。
うに、複数チップ（図では２チップの例を示してい
る。）の搬送と自動焦点調整を同時に行うと共に、ＣＣ
Ｄラインセンサ２７の画素を複数のチップに対応して複
数のブロックに分割して、複数チップの測定を同時に行
うと共に、各チップ毎の画像データを標準パターンと同
時に比較して、各チップの欠陥解析を並行して行う。な
お、図２（ｃ）において破線で示した部分は、次の複数
チップについての処理を示している。このようにして、
本実施の形態よれば、例えば２〜４チップを同時に測定
する場合には、チップ測定と欠陥解析に要する時間を、
それぞれ従来の１／２〜１／４に短縮することができ
る。その結果、欠陥検査全体の時間を従来の１／２〜１
／４に短縮することができ、欠陥検査装置の搬送動作を
従来の２〜４倍にすることができ、現状の２〜４倍の実
用的なスループットを確保することができる。
【００２２】更に、本実施の形態では、欠陥解析は撮像
部２０とは別の処理装置３３にデータを転送して行うた
め、図２（ｃ）に示したように、チップ測定と欠陥解析
を時間的に重複して行うことができるので、欠陥検査全
体の時間をより短縮することができる。また、処理装置
３３の前段に、Ａ／Ｄ変換部３１からの画像データを一
時的に保持するバッファメモリ３２を設けたので、欠陥
解析中に、次の画像データの取得を時間的に重複して行
うことが可能となり、画像データの転送時間を無視でき
るようになって無駄な時間がなくなり、また画像データ
を圧縮する必要もない。
部２０とは別の処理装置３３にデータを転送して行うた
め、図２（ｃ）に示したように、チップ測定と欠陥解析
を時間的に重複して行うことができるので、欠陥検査全
体の時間をより短縮することができる。また、処理装置
３３の前段に、Ａ／Ｄ変換部３１からの画像データを一
時的に保持するバッファメモリ３２を設けたので、欠陥
解析中に、次の画像データの取得を時間的に重複して行
うことが可能となり、画像データの転送時間を無視でき
るようになって無駄な時間がなくなり、また画像データ
を圧縮する必要もない。
【００２３】また、本実施の形態では、機械的な位置合
わせの他に、ＣＣＤラインセンサ２７においてチップを
撮像する画素以外の画素を用いてソフト的な位置合わせ
ができ、位置合わせの高精度化、高速化が可能となる。
わせの他に、ＣＣＤラインセンサ２７においてチップを
撮像する画素以外の画素を用いてソフト的な位置合わせ
ができ、位置合わせの高精度化、高速化が可能となる。
【００２４】また、予めＣＡＤによるパターンデータを
フィルタ加工して標準パターンを作成し、標準パターン
のライブラリを作成しておくことにより、測定時に半導
体ウェハ１０の略中心のチップ等の画像を読み取り、標
準パターンを作成する時間を削減することができる。
フィルタ加工して標準パターンを作成し、標準パターン
のライブラリを作成しておくことにより、測定時に半導
体ウェハ１０の略中心のチップ等の画像を読み取り、標
準パターンを作成する時間を削減することができる。
【００２５】なお、本発明は上記実施の形態に限定され
ず、例えばＣＣＤラインセンサ２７の代わりに、複数チ
ップを同時に撮像可能なイメージセンサを設け、半導体
ウェハ１０を静止させた状態で、複数チップの画像情報
を同時に取得するようにしても良い。
ず、例えばＣＣＤラインセンサ２７の代わりに、複数チ
ップを同時に撮像可能なイメージセンサを設け、半導体
ウェハ１０を静止させた状態で、複数チップの画像情報
を同時に取得するようにしても良い。
【００２６】
【発明の効果】以上説明したように請求項１ないし３の
いずれか１に記載の半導体の欠陥検査装置によれば、撮
像手段によって半導体ウェハにおける複数のチップの画
像情報を同時に取得し、画像処理手段によって、複数の
画像情報を標準パターンと同時に比較して各チップにお
ける欠陥の有無を検査するようにしたので、検出感度を
低下させることなく半導体ウェハ全面について短時間で
欠陥検査を行うことができるという効果がある。
いずれか１に記載の半導体の欠陥検査装置によれば、撮
像手段によって半導体ウェハにおける複数のチップの画
像情報を同時に取得し、画像処理手段によって、複数の
画像情報を標準パターンと同時に比較して各チップにお
ける欠陥の有無を検査するようにしたので、検出感度を
低下させることなく半導体ウェハ全面について短時間で
欠陥検査を行うことができるという効果がある。
【００２７】請求項４記載の半導体の欠陥検査装置によ
れば、コンピュータ支援設計のデータに基づいて予め作
成されたパターンを標準パターンとしたので、上記効果
に加え、欠陥検査時における標準パターン作成の時間を
省くことができるという効果がある。
れば、コンピュータ支援設計のデータに基づいて予め作
成されたパターンを標準パターンとしたので、上記効果
に加え、欠陥検査時における標準パターン作成の時間を
省くことができるという効果がある。
【００２８】請求項５記載の半導体の欠陥検査装置によ
れば、画像処理手段において、撮像手段からの画像情報
を一時的に保持する保持手段を設けたので、上記各効果
に加え、画像処理手段は欠陥の有無の検査中に次の画像
情報の取得を時間的に重複して行うことが可能となり、
欠陥検査の時間をより短縮することができるという効果
がある。
れば、画像処理手段において、撮像手段からの画像情報
を一時的に保持する保持手段を設けたので、上記各効果
に加え、画像処理手段は欠陥の有無の検査中に次の画像
情報の取得を時間的に重複して行うことが可能となり、
欠陥検査の時間をより短縮することができるという効果
がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る半導体の欠陥検査
装置の構成を示す説明図である。
装置の構成を示す説明図である。
【図２】本発明の実施の一形態に係る半導体の欠陥検査
装置の効果を説明するための説明図である。
装置の効果を説明するための説明図である。
１０ 半導体ウェハ １２ ウェハ搬送装置 ２０ 撮像部 ２７ ＣＣＤラインセンサ ３２ バッファメモリ ３３ 処理装置
Claims (5)
- 【請求項１】 半導体ウェハを搬送する搬送手段と、 この搬送手段によって搬送される半導体ウェハにおける
複数のチップの画像情報を同時に取得する撮像手段と、 この撮像手段によって取得した複数のチップの画像情報
を標準パターンと同時に比較して各チップにおける欠陥
の有無を検査する画像処理手段とを備えたことを特徴と
する半導体の欠陥検査装置。 - 【請求項２】 前記撮像手段は、ラインセンサを有し、
前記搬送手段によって半導体ウェハを移動させている状
態でラインセンサによって複数のチップを同時に走査し
て複数のチップの画像情報を取得することを特徴とする
請求項１記載の半導体の欠陥検査装置。 - 【請求項３】 前記画像処理手段は、標準パターンを半
導体ウェハの略中心のチップから求めることを特徴とす
る請求項１または２記載の半導体の欠陥検査装置。 - 【請求項４】 前記画像処理手段は、コンピュータ支援
設計のデータに基づいて予め作成されたパターンを標準
パターンとすることを特徴とする請求項１または２記載
の半導体の欠陥検査装置。 - 【請求項５】 前記画像処理手段は、前記撮像手段から
の画像情報を一時的に保持する保持手段を有することを
特徴とする請求項１ないし４のいずれか１に記載の半導
体の欠陥検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23793895A JP3789525B2 (ja) | 1995-08-24 | 1995-08-24 | 半導体の欠陥検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23793895A JP3789525B2 (ja) | 1995-08-24 | 1995-08-24 | 半導体の欠陥検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964130A true JPH0964130A (ja) | 1997-03-07 |
| JP3789525B2 JP3789525B2 (ja) | 2006-06-28 |
Family
ID=17022690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23793895A Expired - Fee Related JP3789525B2 (ja) | 1995-08-24 | 1995-08-24 | 半導体の欠陥検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3789525B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001082926A (ja) * | 1999-09-14 | 2001-03-30 | Sony Corp | 焦点位置制御機構及び方法、並びに、半導体ウェハの検査装置及び方法 |
| CN115035944A (zh) * | 2022-06-15 | 2022-09-09 | 中科广化（重庆）新材料研究院有限公司 | 半导体芯片的检测方法、装置和计算机设备 |
| CN117890380A (zh) * | 2024-03-14 | 2024-04-16 | 蓝芯存储技术(赣州)有限公司 | 一种芯片外观缺陷检测方法及检测装置 |
-
1995
- 1995-08-24 JP JP23793895A patent/JP3789525B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001082926A (ja) * | 1999-09-14 | 2001-03-30 | Sony Corp | 焦点位置制御機構及び方法、並びに、半導体ウェハの検査装置及び方法 |
| CN115035944A (zh) * | 2022-06-15 | 2022-09-09 | 中科广化（重庆）新材料研究院有限公司 | 半导体芯片的检测方法、装置和计算机设备 |
| CN115035944B (zh) * | 2022-06-15 | 2026-03-27 | 中科广化（重庆）新材料研究院有限公司 | 半导体芯片的检测方法、装置和计算机设备 |
| CN117890380A (zh) * | 2024-03-14 | 2024-04-16 | 蓝芯存储技术(赣州)有限公司 | 一种芯片外观缺陷检测方法及检测装置 |
| CN117890380B (zh) * | 2024-03-14 | 2024-05-14 | 蓝芯存储技术(赣州)有限公司 | 一种芯片外观缺陷检测方法及检测装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3789525B2 (ja) | 2006-06-28 |
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