JPH0964183A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 エアブリッジ形成プロセスにおける工程数の
低減、レジストのパターニング異常発生時に対応し歩留
り低下防止、平坦性のよい配線電極の構成を図る。 【解決手段】 半導体基板１１主面上の橋脚形成予定域
６２に金属膜３１を形成する工程と、前記金属膜上に表
面保護膜１３を形成する工程と、前記表面保護膜の所望
の領域に前記金属膜に貫通する開口６３を形成する工程
と、前記表面保護膜上に配線電極２３を形成する工程
と、前記金属膜３１を前記表面保護膜開口部６３からエ
ッチング除去する工程とを含みエアブリッジを構成する
ことを特徴とする。また、金属膜３１を電界効果トラン
ジスタのゲート電極２２と同時に形成することを特徴と
する。また、金属膜３１が少なくともアルミニウムを含
むことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は配線電極に橋脚構造
（以下エアブリッジ構造と記す）を有する半導体装置の
製造方法の改良に関する。

【０００２】

【従来の技術】近年、コードレス電話や携帯電話など移
動体通信のデジタル化に伴い、小型、低価格、低歪、高
効率そして低消費電力な電力増幅器が求められている。
低歪化、高効率化、低消費電力化を図るためには、高効
率な線形動作ができるガリウム砒素・電界効果トランジ
スタ（ＧａＡｓ・ＦＥＴ）が増幅素子として用いられて
いる。また小型化、低価格化を図るためには、増幅素子
である電界効果トランジスタ（以下ＦＥＴと略称）と、
整合回路、バイアス回路である抵抗素子、コンデンサ素
子、インダクタ素子を１つの半導体チップ上に形成した
モノリシック型マイクロ波集積回路（以下ＭＭＩＣと略
称）が所望とされている。

【０００３】インダクタ素子は、半導体基板直上、もし
くは半導体基板表面に形成した絶縁膜上に配線電極であ
る金属膜をパターニングし、形成する。このインダクタ
素子は周波数特性を有し、一般に、ある周波数以上にな
ると自己共振を起こし、インダクタ素子としては動作し
なくなる。

【０００４】自己共振を起こす周波数（以下自己共振周
波数と記す）を高くする方法として、配線電極をエアブ
リッジ構造にする方法がある。配線電極をエアブリッジ
構造にすると配線電極の接地に対する容量が低減し、自
己共振周波数を高くできるため、高周波においても良好
なインダクタ素子を実現できる。インダクタ素子の対接
地容量を低減させるには、配線電極全体を半導体基板か
ら離して形成することが望ましいが、形成プロセスおよ
び構造強度の問題から、部分的に橋脚を設けるいわゆる
エアブリッジ構造が広く採用されている。

【０００５】本発明に係る従来例としてＦＥＴを能動素
子とするＭＭＩＣにおいてエアブリッジ構造を形成する
形成プロセスを説明する。

【０００６】図５ないし図８にＦＥＴとエアブリッジ構
造インダクタ素子を形成するプロセスを工程順に断面図
で示す。

【０００７】まず半導体基板１１の主面上に絶縁膜１２
を形成する（図５（ａ））。この絶縁膜１２はＦＥＴの
オーミック電極及びゲート電極を形成する際に金属をリ
フトオフするためのスペーサ膜である。絶縁膜１２とし
てＳｉＯ₂ を厚さ５００ｎｍ程度形成する。

【０００８】次にＦＥＴのソース電極、ドレイン電極と
なるオーミック電極２１を形成する（図５（ｂ））。オ
ーミック電極２１は、例えばＡｕＧｅとＰｔをそれぞれ
厚さ２００ｎｍ、３０ｎｍ程度、蒸着することにより形
成する。

【０００９】次にＦＥＴのゲート電極２２を形成する
（図５（ｃ））。ゲート電極２２は例えば、Ａｌを５０
０ｎｍ程度、蒸着することにより形成する。

【００１０】次に表面保護膜１３を半導体基板上全面に
形成する（図６（ａ））。この表面保護膜１３は半導体
表面及び電極の表面を保護するために形成する。通常、
表面保護膜１３はＳｉＮを厚さ２００ｎｍ程度形成す
る。

【００１１】次に表面保護膜１３の所定域に開口部を設
け、コンタクトホール６４を形成する（図６（ｂ））。
このコンタクトホール６４はオーミック電極２１と配線
電極をつなぐために形成する。

【００１２】次に、配線電極２４を形成する。配線電極
２４は、Ｔｉ、Ｐｔ、Ａｕをそれぞれ厚さ３００ｎｍ、
１００ｎｍ、１５００ｎｍ程度、蒸着することにより形
成する。このとき配線電極２４は、エアブリッジ形成予
定域６５には形成しない（図６（ｃ））。

【００１３】次に、レジスト４３を全面に塗布する（図
６（ｄ））。

【００１４】次に配線電極２４上のレジスト４３を除去
し、配線電極２４を露出させる（図７（ａ））。

【００１５】次に、電解めっき用金属膜３２を全面に形
成する（図７（ｂ））。電解めっき用金属膜３２はＡｕ
を厚さ１００ｎｍ程度、蒸着することにより形成する。

【００１６】次に、レジスト４４を塗布する（図７
（ｃ））。

【００１７】次に、配線電極を形成する予定域上のレジ
スト４４を除去する。次に配線電極２５を形成する。こ
の形成には電解めっき用金属膜３２を電極とする電解め
っき法を用い、Ａｕを厚さ約２μｍ程度形成する（図７
（ｄ））。

【００１８】次にレジスト４４を除去し、さらに配線電
極部以外の電解めっき用金属膜３２をエッチングにより
除去する。次にレジスト４３を除去する（図８）。上述
の工程によりレジスト４３を除去した部分が空気層５１
となりエアブリッジ構造が形成される。

【００１９】

【発明が解決しようとする課題】従来のエアブリッジ構
造を形成するプロセスは、レジスト４３、電解メッキ用
金属膜３２およびレジスト４４の３層構造を用いるた
め、工程が多くなる。

【００２０】また、レジストのパターニング異常が発生
した際に、レジストを除去し、パターニングをもう一度
やり直すことが困難であることから、歩留りを低下させ
る原因になっている。

【００２１】また、形成したエアブリッジ部に凹凸が生
じ易く、平坦度が悪くなる。そのため半導体基板を研
磨、薄層化する裏面加工工程で半導体基板を支持基板に
張り付ける際、エアブリッジ構造の凸部に応力がかか
り、エアブリッジ構造が変形し、表面保護膜と接近もし
くは接触し、接地容量が大きくなる。そのためインダク
タンス素子の高周波特性が劣化し、歩留りを低下させる
原因になっている。

【００２２】

【課題を解決するための手段】半導体基板主面上に少な
くとも電界効果トランジスタとエアブリッジ構造をなす
配線電極とが形成されてなる半導体装置の製造方法にお
いて、前記半導体基板主面上のエアブリッジ形成予定域
に金属膜を形成する工程と、前記金属膜上に表面保護膜
を形成する工程と、前記表面保護膜の所望の領域に前記
金属膜に貫通する開口を形成する工程と、前記表面保護
膜上に配線電極を形成する工程と、前記金属膜を前記表
面保護膜開口部からエッチング除去する工程とを含むこ
とを特徴とする。

【００２３】また、金属膜を電界効果トランジスタのゲ
ート電極と同時に形成することを特徴とする。

【００２４】また、金属膜が少なくともアルミニウムを
含むことを特徴とする。

【００２５】

【発明の実施の形態】本発明に係る半導体装置の製造方
法は、配線電極を形成後、配線電極直下の金属層をエッ
チング除去することにより、エアブリッジ構造を形成す
るため、平坦性のよい配線電極が形成できる。また金属
層のエッチング以外の工程は、通常のＦＥＴのゲート工
程と同時に行えるため工程が単純化できる。また、エア
ブリッジ形成の下地としてレジストを用いないため、レ
ジストのパターニング異常時に起きる歩留り低下を防ぐ
ことができる。

【００２６】以下、本発明の実施の形態につき図１ない
し図４を参照して説明する。

【００２７】図１（ａ）〜（ｄ）、図２（ｂ）および
（ｃ）、図３（ｂ）および（ｃ）、図４は実施例を工程
順に示すいずれも断面図、図２（ａ）、図３（ａ）およ
び図４は前記断面図をさらに補足して説明するための平
面図である。

【００２８】まず半導体基板１１の主面上に絶縁膜１２
を形成する（図１（ａ））。この絶縁膜１２はＦＥＴの
オーミック電極及びゲート電極を形成する際に金属をリ
フトオフするためのスペーサ膜である。絶縁膜１２とし
てＳｉＯ₂ を厚さ５００ｎｍ程度形成する。

【００２９】次にＦＥＴのソース電極、ドレイン電極と
なるオーミック電極２１を形成する（図１（ｂ））。オ
ーミック電極２１は、例えばＡｕＧｅとＰｔをそれぞれ
厚さ２００ｎｍ、３０ｎｍ程度、蒸着することにより形
成する。

【００３０】次にレジスト４１を全面に塗布する（図１
（ｃ））。

【００３１】次にエアブリッジ形成予定域およびＦＥＴ
のゲート電極形成予定域のレジスト４１および絶縁膜１
２を除去する（図１（ｄ））。除去する部分つまり絶縁
膜開口部分６１の幅は図２（ａ）の平面図に示すように
配線電極形成予定域６２の幅よりも広くする。

【００３２】次に、絶縁膜開口部分６１に金属膜３１，
３１ａ，３１ｂを形成し、さらに表面保護膜１３を全面
に形成する（図２（ｂ））。この金属膜３１，３１ａ，
３１ｂは、例えばＡｌを厚さ５００ｎｍ程度、蒸着する
ことにより形成する。この金属膜３１はエアブリッジ形
成予定域の金属膜３１ａとＦＥＴのゲート電極部の金属
膜３１ｂとを同時に形成する。また、表面保護膜１３は
ＳｉＮを厚さ２００ｎｍ程度、形成する。

【００３３】次に表面保護膜１３上にレジスト４２を塗
布する（図２（ｃ））。

【００３４】次に金属膜３１，３１ａ，３１ｂ上で配線
電極形成予定域６２以外の部分、即ち図３（ａ）の平面
図に示すように表面保護膜１３の所定の領域に表面保護
膜開口部６３を形成する。表面保護膜開口部６３はオー
ミック電極２１上とゲート電極引き出し部にも形成し、
配線電極とのコンタクトホールとする。この表面保護膜
開口部６３は、例えばドライエッチング法によりＳｉＮ
膜をエッチングすることにより形成する。

【００３５】次に前記表面保護膜１３上に配線電極２３
を形成する（図３（ｂ））。配線電極２３は、Ｔｉ、Ｐ
ｔ、Ａｕをそれぞれ厚さ３００ｎｍ、１００ｎｍ、１５
００ｎｍ程度、蒸着することにより形成する。

【００３６】次に前記表面保護膜開口部６３を通し、金
属膜３１ａを選択的にエッチング除去する（図３
（ｃ））。金属膜３１はＡｌであるため、エッチング
は、Ａｌを溶解せしめ、Ｔｉ／Ｐｔ／Ａｕは溶解させな
い薬品、例えば水酸化ナトリウム水溶液を用いることに
より行える。エッチング時間を十分長くすれば、配線電
極２３直下の金属膜３１ａもサイドエッチングにより除
去される。

【００３７】上述した工程により金属膜３１を除去した
部分が空気層５１となり、エアブリッジ構造が形成され
る（図４）。

【００３８】

【発明の効果】本発明に係る半導体装置の製造方法によ
れば、配線電極を形成後、配線電極直下の金属層をエッ
チング除去することによりエアブリッジ構造を形成する
ため、平坦性のよい配線電極が形成できる。また、金属
層のエッチング以外の工程は、通常のＦＥＴのゲート工
程と同時に行えるため工程が単純化できる。また、エア
ブリッジ形成の下地としてレジストを用いないため、レ
ジストのパターニングやり直しに伴う歩留り低下を防ぐ
ことができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は本発明に係る１実施例の半導
体装置の製造方法の一部について工程順に示すいずれも
断面図、

【図２】（ａ）は図１（ｄ）の平面図、（ｂ）および
（ｃ）は本発明に係る１実施例の半導体装置の製造方法
の一部について工程順に示すいずれも断面図、

【図３】（ａ）は図２（ｃ）の平面図、（ｂ）および
（ｃ）は本発明に係る１実施例の半導体装置の製造方法
の一部について工程順に示すいずれも断面図、

【図４】本発明に係る１実施例の半導体装置の製造方法
の一部について工程順に示すいずれも断面図、

【図５】（ａ）〜（ｃ）は従来例の半導体装置の製造方
法の一部について工程順に示すいずれも断面図、

【図６】（ａ）〜（ｄ）は従来例の半導体装置の製造方
法の一部について工程順に示すいずれも断面図、

【図７】（ａ）〜（ｄ）は従来例の半導体装置の製造方
法の一部について工程順に示すいずれも断面図、

【図８】従来例の半導体装置の製造方法の一部を示す断
面図。

【符号の説明】

１１…半導体基板 １２…絶縁膜 １３…表面保護膜 ２１…オーミック電極 ２２…ゲート電極 ２３、２４、２５…配線電極 ３１…金属膜 ３２…電解めっき用金属膜 ４１、４２、４３、４４…レジスト ５１…空気層 ６１…絶縁膜開口部 ６２…配線電極形成予定域 ６３…表面保護膜開口部 ６４…コンタクトホール ６５…エアブリッジ形成予定域

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板主面上に少なくとも電界効果
   トランジスタと橋脚構造をなす配線電極とが形成されて
   なる半導体装置の製造方法において、前記半導体基板主
   面上の橋脚形成予定域に金属膜を形成する工程と、前記
   金属膜上に表面保護膜を形成する工程と、前記表面保護
   膜の所望の領域に前記金属膜に貫通する開口を形成する
   工程と、前記表面保護膜上に配線電極を形成する工程
   と、前記金属膜を前記表面保護膜開口部からエッチング
   除去する工程とを含むことを特徴とする半導体装置の製
   造方法。
2. 【請求項２】 金属膜を電界効果トランジスタのゲート
   電極と同時に形成することを特徴とする請求項１記載の
   半導体装置の製造方法。
3. 【請求項３】 金属膜が少なくともアルミニウムを含む
   ことを特徴とする請求項１または請求項２記載の半導体
   装置の製造方法。