JPH0964184A - Forming method of wiring for contact hole of semiconductor device - Google Patents
Forming method of wiring for contact hole of semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にそのコンタクトホールへの配線の形成方法
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming wiring in its contact hole.
【０００２】[0002]
【従来の技術】従来、半導体集積回路装置（半導体装
置）を製造する際、いかにして、アスペクト比の高いコ
ンタクトホールへの配線を的確に行うかといった問題が
ある。現在、この問題に対してブランケットＷを堆積
後、全面エッチバックして、コンタクトホールを埋め込
む方法が採られている。2. Description of the Related Art Conventionally, when manufacturing a semiconductor integrated circuit device (semiconductor device), there has been a problem of how to accurately connect a contact hole having a high aspect ratio. To solve this problem, a method has been adopted in which a blanket W is deposited and then the entire surface is etched back to fill the contact hole.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記し
た従来の方法では、パーティクルの発生によるＷの残り
で、配線間のショートの問題が発生する。また、現在ま
でのポリサイド配線は、図２に示すように、先にポリシ
リコン層３を形成し、ＷＳｉ等のシリサイド層４を形成
する方法で行われるため、ＷＳｉ等のシリサイド層４を
形成する段階では、コンタクトホールのアスペクト比
が、先に生成したポリシリコン層３の厚さ分だけ高くな
り、ＷＳｉ等のシリサイド層４の形成が不十分となる。
なお、図２において、１はシリコン基板、２は酸化膜で
あり、この酸化膜２にコンタクトホールが形成されてい
る。However, in the above-described conventional method, the problem of short circuit between wirings occurs due to the remaining W due to the generation of particles. Further, the polycide wiring to date is formed by forming the polysilicon layer 3 and then forming the silicide layer 4 such as WSi as shown in FIG. 2. Therefore, the silicide layer 4 such as WSi is formed. At the stage, the aspect ratio of the contact hole is increased by the thickness of the polysilicon layer 3 previously formed, and the formation of the silicide layer 4 such as WSi becomes insufficient.
In FIG. 2, 1 is a silicon substrate, 2 is an oxide film, and a contact hole is formed in this oxide film 2.
【０００４】そこで、本発明においては、ブランケット
Ｗを堆積後、全面エッチバックすることなく、アスペク
ト比の高いコンタクトホールへの配線を形成することが
できる半導体装置のコンタクトホールへの配線形成方法
を提供することを目的とする。In view of the above, the present invention provides a method for forming a wiring in a contact hole of a semiconductor device which can form a wiring in a contact hole having a high aspect ratio after the blanket W is deposited and the entire surface is not etched back. The purpose is to do.
【０００５】[0005]
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体装置のコンタクトホールへの配線
形成方法において、半導体装置のコンタクトホールへバ
リア層を形成する工程と、前記バリア層上へＷ系配線層
を形成する工程と、前記Ｗ系配線層上へポリシリコン層
を形成する工程とを順次施すようにしたものである。In order to achieve the above object, the present invention provides a method for forming a wiring in a contact hole of a semiconductor device, the method comprising forming a barrier layer in the contact hole of the semiconductor device, and the barrier layer. The step of forming a W-based wiring layer on the top and the step of forming a polysilicon layer on the W-based wiring layer are sequentially performed.
【０００６】[0006]
【作用】本発明によれば、半導体装置のコンタクトホー
ルへの配線形成方法において、半導体装置のコンタクト
ホールへバリア層を形成する工程と、前記バリア層上へ
Ｗ系配線層を形成する工程と、前記Ｗ系配線層上へポリ
シリコン層を形成する工程とを順次施すようにしたの
で、従来のようにＷ膜を堆積後、全面エッチバックする
ことなく、アスペクト比の高いコンタクトホールへの配
線を形成することができる。According to the present invention, in the method of forming a wiring in a contact hole of a semiconductor device, a step of forming a barrier layer in the contact hole of the semiconductor device, and a step of forming a W-based wiring layer on the barrier layer, Since the step of forming the polysilicon layer on the W-based wiring layer is sequentially performed, the wiring to the contact hole having a high aspect ratio can be performed without etching back the entire surface after depositing the W film as in the conventional case. Can be formed.
【０００７】[0007]
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１実施例を示
す半導体装置のコンタクトホールへの配線形成工程断面
図である。 （１）まず、図１（ａ）に示すように、半導体基板１１
上に酸化膜１２を形成し、その酸化膜１２に、コンタク
トホールをホトリソ・エッチングにより形成し、次い
で、Ｔｉをスパッタリングにより形成し、急速熱窒化
（ＲＴＮ）によりバリア層１３を形成する。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a sectional view of a step of forming a wiring in a contact hole of a semiconductor device showing a first embodiment of the present invention. (1) First, as shown in FIG.
An oxide film 12 is formed thereon, contact holes are formed in the oxide film 12 by photolithography etching, Ti is then formed by sputtering, and a barrier layer 13 is formed by rapid thermal nitridation (RTN).
【０００８】（２）次に、図１（ｂ）に示すように、バ
リア層１３上にＷＳｉ膜１４をスパッタリングにより形
成する。 （３）次に、図１（ｃ）に示すように、ＷＳｉ膜１４上
にポリシリコン層１５を一般的なＣＶＤ法により形成
し、そのポリシリコン層１５にイオン（Ｐ）注入を行
う。(2) Next, as shown in FIG. 1B, a WSi film 14 is formed on the barrier layer 13 by sputtering. (3) Next, as shown in FIG. 1C, a polysilicon layer 15 is formed on the WSi film 14 by a general CVD method, and ions (P) are implanted into the polysilicon layer 15.
【０００９】以上の処理後、一般的なホトリソ・エッチ
ングを行い、配線層の形成が完了する。次に、本発明の
第２実施例について説明する。図３は本発明の第２実施
例を示す半導体装置のコンタクトホールへの配線形成工
程断面図である。After the above processing, general photolithographic etching is performed to complete the formation of the wiring layer. Next, a second embodiment of the present invention will be described. FIG. 3 is a sectional view of a step of forming a wiring in a contact hole of a semiconductor device showing a second embodiment of the present invention.
【００１０】（１）まず、図３（ａ）に示すように、半
導体基板１１上に酸化膜１２を形成し、その酸化膜１２
に、コンタクトホールをホトリソ・エッチングにより形
成し、次いで、反応性ＴｉＮスパッタによりバリア層２
３を形成する。このような、反応性ＴｉＮスパッタによ
りバリア層２３を形成すると、第１実施例のような、Ｔ
ｉをスパッタリングにより形成し、急速熱窒化（ＲＴ
Ｎ）によりバリア層１３を形成する場合より、プロセス
が簡略化される。(1) First, as shown in FIG. 3A, an oxide film 12 is formed on a semiconductor substrate 11, and the oxide film 12 is formed.
Then, a contact hole is formed by photolithography etching, and then a barrier layer 2 is formed by reactive TiN sputtering.
3 is formed. When the barrier layer 23 is formed by such reactive TiN sputtering, as shown in the first embodiment, the T
i is formed by sputtering, and rapid thermal nitriding (RT
The process is simplified as compared with the case where the barrier layer 13 is formed by N).
【００１１】（２）次いで、図３（ｂ）に示すように、
バリア層２３上にＷ（ブランケットＷ）膜２４を薄く
（例えば、１０００〜２０００Å）形成する。このよう
に、Ｗ（ブランケットＷ）膜２４を薄く形成すると、第
１実施例のような、ＷＳｉ膜１４をスパッタリングによ
り形成する場合より、コンタクトホール内に均一に低抵
抗のＷ層を形成できる。(2) Next, as shown in FIG.
A W (blanket W) film 24 is thinly formed (for example, 1000 to 2000 Å) on the barrier layer 23. As described above, when the W (blanket W) film 24 is thinly formed, a W layer having a low resistance can be uniformly formed in the contact hole as compared with the case where the WSi film 14 is formed by sputtering as in the first embodiment.
【００１２】（３）次に、図３（ｃ）に示すように、Ｗ
膜２４上にポリシリコン層２５を一般的なＣＶＤ法によ
り形成し、そのポリシリコン層２５に燐拡散を行う。こ
のように、燐拡散を行うと、第１実施例のような、イオ
ン（Ｐ）注入を行う場合より、不純物の濃度が均一にで
きる。なお、第３実施例として上記したポリシリコン層
２５への燐拡散に代えて、図４に示すように、ドープド
ポリシリコンを用いて、Ｗ膜３１上にドープドポリシリ
コン層３２を形成することもできる。このように、ドー
プドポリシリコン層３２を形成すると、第１実施例のよ
うな、イオン（Ｐ）注入を行う場合や、第２実施例のよ
うな、燐拡散を行う場合より、プロセスの簡略化を図る
ことができる。(3) Next, as shown in FIG.
A polysilicon layer 25 is formed on the film 24 by a general CVD method, and phosphorus diffusion is performed on the polysilicon layer 25. As described above, when phosphorus diffusion is performed, the concentration of impurities can be made more uniform than when ion (P) implantation is performed as in the first embodiment. In place of the phosphorus diffusion into the polysilicon layer 25 described above as the third embodiment, a doped polysilicon layer 32 is formed on the W film 31 as shown in FIG. You can also When the doped polysilicon layer 32 is formed in this manner, the process is simplified as compared with the case of performing ion (P) implantation as in the first embodiment and the case of performing phosphorus diffusion as in the second embodiment. Can be realized.
【００１３】更に、第４実施例として図５に示すよう
に、上記したＷ系配線層〔ＷＳｉ膜１４、Ｗ（ブランケ
ットＷ）膜２４を含む〕の厚さ、ポリシリコン層１５
〔燐が拡散されたポリシリコン層２５、ドープドポリシ
リコン層３２を含む〕の厚さを選択することで、コンタ
クトホールのＷ系配線層４１上を、ポリシリコン層４２
〔燐が拡散されたポリシリコン層２５、ドープドポリシ
リコン層３２を含む〕の配線層で完全に埋め込むことも
可能である。Further, as shown in FIG. 5 as a fourth embodiment, the thickness of the above-mentioned W-based wiring layer [including the WSi film 14 and the W (blanket W) film 24] and the polysilicon layer 15 are used.
By selecting the thickness of [including the polysilicon layer 25 in which phosphorus is diffused and the doped polysilicon layer 32], the W-based wiring layer 41 in the contact hole is formed on the polysilicon layer 42.
It is also possible to completely embed the wiring layer [including the polysilicon layer 25 in which phosphorus is diffused and the doped polysilicon layer 32].
【００１４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。The present invention is not limited to the above embodiments, and various modifications can be made based on the spirit of the present invention, and these modifications are not excluded from the scope of the present invention.
【００１５】[0015]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、半導体装置を構成するコンタクトホールのコン
タクトにおいて、バリアＴｉ層、Ｗ系配線層、ポリシリ
コン層の順に生成し、配線を形成することにより、従来
のように、Ｗ膜を堆積後、全面エッチバックすることな
く、アスペクト比の高いコンタクトホールへの配線を形
成することができる。As described above in detail, according to the present invention, a barrier Ti layer, a W-based wiring layer, and a polysilicon layer are formed in this order at the contact of a contact hole constituting a semiconductor device, and wiring is formed. By forming it, it is possible to form a wiring to a contact hole having a high aspect ratio without performing etch back on the entire surface after depositing the W film as in the conventional case.
【００１６】したがって、配線間のショートの防止、メ
タル配線に代わる信頼性の高いコンタクト配線の形成を
行うことができる。Therefore, it is possible to prevent a short circuit between wirings and to form a highly reliable contact wiring instead of a metal wiring.
【図１】本発明の第１実施例を示す半導体装置のコンタ
クトホールへの配線形成工程断面図である。FIG. 1 is a sectional view of a step of forming a wiring in a contact hole of a semiconductor device showing a first embodiment of the present invention.
【図２】従来の半導体装置のコンタクトホールへの配線
断面図である。FIG. 2 is a cross-sectional view of wiring to a contact hole of a conventional semiconductor device.
【図３】本発明の第２実施例を示す半導体装置のコンタ
クトホールへの配線形成工程断面図である。FIG. 3 is a sectional view of a step of forming a wiring in a contact hole of a semiconductor device showing a second embodiment of the present invention.
【図４】本発明の第３実施例を示す半導体装置のコンタ
クトホールへの配線形成の一部工程断面図である。FIG. 4 is a partial process cross-sectional view of forming a wiring in a contact hole of a semiconductor device showing a third embodiment of the present invention.
【図５】本発明の第４実施例を示す半導体装置のコンタ
クトホールへの配線形成の一部工程断面図である。FIG. 5 is a partial process cross-sectional view of forming a wiring in a contact hole of a semiconductor device showing a fourth embodiment of the present invention.
１１ 半導体基板 １２ 酸化膜 １３，２３ バリア層 １４ ＷＳｉ膜 １５，２５，４２ ポリシリコン層 ２４，３１ Ｗ（ブランケットＷ）膜 ３２ ドープドポリシリコン層 ４１ Ｗ系配線層 11 Semiconductor Substrate 12 Oxide Film 13,23 Barrier Layer 14 WSi Film 15,25,42 Polysilicon Layer 24,31 W (Blanket W) Film 32 Doped Polysilicon Layer 41 W-based Wiring Layer
Claims (1)
形成方法において、（ａ）半導体装置のコンタクトホー
ルへバリア層を形成する工程と、（ｂ）前記バリア層上
へＷ系配線層を形成する工程と、（ｃ）前記Ｗ系配線層
上へポリシリコン層を形成する工程とを順次施すことを
特徴とする半導体装置のコンタクトホールへの配線形成
方法。1. A method of forming a wiring in a contact hole of a semiconductor device, the method comprising: (a) forming a barrier layer in the contact hole of the semiconductor device; and (b) forming a W-based wiring layer on the barrier layer. And (c) a step of forming a polysilicon layer on the W-based wiring layer are sequentially performed, a wiring forming method for a contact hole of a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22094995A JPH0964184A (en) | 1995-08-30 | 1995-08-30 | Forming method of wiring for contact hole of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22094995A JPH0964184A (en) | 1995-08-30 | 1995-08-30 | Forming method of wiring for contact hole of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964184A true JPH0964184A (en) | 1997-03-07 |
Family
ID=16759082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22094995A Withdrawn JPH0964184A (en) | 1995-08-30 | 1995-08-30 | Forming method of wiring for contact hole of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964184A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301425B1 (en) * | 1999-06-22 | 2001-11-01 | 박종섭 | Method of fabricating semicondutor device of W-polycide structure |
-
1995
- 1995-08-30 JP JP22094995A patent/JPH0964184A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301425B1 (en) * | 1999-06-22 | 2001-11-01 | 박종섭 | Method of fabricating semicondutor device of W-polycide structure |
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