JPH0964184A - 半導体装置のコンタクトホールへの配線形成方法 - Google Patents
半導体装置のコンタクトホールへの配線形成方法Info
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- JPH0964184A JPH0964184A JP22094995A JP22094995A JPH0964184A JP H0964184 A JPH0964184 A JP H0964184A JP 22094995 A JP22094995 A JP 22094995A JP 22094995 A JP22094995 A JP 22094995A JP H0964184 A JPH0964184 A JP H0964184A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 ブランケットＷを堆積後、全面エッチバック
することなく、アスペクト比の高いコンタクトホールへ
の配線を形成することができる半導体装置のコンタクト
ホールへの配線形成方法を提供する。 【構成】 半導体基板１１上に酸化膜１２を形成し、そ
の酸化膜１２上に、コンタクトホールをホトリソ・エッ
チングにより形成し、次いで、Ｔｉをスパッタリングに
より形成し、急速熱窒化（ＲＴＮ）によりバリア層１３
を形成する。次に、バリア層１３上にＷＳｉ膜１４をス
パッタリングにより形成する。次に、このＷＳｉ膜１４
上にポリシリコン層１５を一般的なＣＶＤ法により形成
し、そのポリシリコン層１５にイオン（Ｐ）注入を行
う。
することなく、アスペクト比の高いコンタクトホールへ
の配線を形成することができる半導体装置のコンタクト
ホールへの配線形成方法を提供する。 【構成】 半導体基板１１上に酸化膜１２を形成し、そ
の酸化膜１２上に、コンタクトホールをホトリソ・エッ
チングにより形成し、次いで、Ｔｉをスパッタリングに
より形成し、急速熱窒化（ＲＴＮ）によりバリア層１３
を形成する。次に、バリア層１３上にＷＳｉ膜１４をス
パッタリングにより形成する。次に、このＷＳｉ膜１４
上にポリシリコン層１５を一般的なＣＶＤ法により形成
し、そのポリシリコン層１５にイオン（Ｐ）注入を行
う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にそのコンタクトホールへの配線の形成方法
に関するものである。
に係り、特にそのコンタクトホールへの配線の形成方法
に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路装置（半導体装
置）を製造する際、いかにして、アスペクト比の高いコ
ンタクトホールへの配線を的確に行うかといった問題が
ある。現在、この問題に対してブランケットＷを堆積
後、全面エッチバックして、コンタクトホールを埋め込
む方法が採られている。
置）を製造する際、いかにして、アスペクト比の高いコ
ンタクトホールへの配線を的確に行うかといった問題が
ある。現在、この問題に対してブランケットＷを堆積
後、全面エッチバックして、コンタクトホールを埋め込
む方法が採られている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の方法では、パーティクルの発生によるＷの残り
で、配線間のショートの問題が発生する。また、現在ま
でのポリサイド配線は、図２に示すように、先にポリシ
リコン層３を形成し、ＷＳｉ等のシリサイド層４を形成
する方法で行われるため、ＷＳｉ等のシリサイド層４を
形成する段階では、コンタクトホールのアスペクト比
が、先に生成したポリシリコン層３の厚さ分だけ高くな
り、ＷＳｉ等のシリサイド層４の形成が不十分となる。
なお、図２において、１はシリコン基板、２は酸化膜で
あり、この酸化膜２にコンタクトホールが形成されてい
る。
た従来の方法では、パーティクルの発生によるＷの残り
で、配線間のショートの問題が発生する。また、現在ま
でのポリサイド配線は、図２に示すように、先にポリシ
リコン層３を形成し、ＷＳｉ等のシリサイド層４を形成
する方法で行われるため、ＷＳｉ等のシリサイド層４を
形成する段階では、コンタクトホールのアスペクト比
が、先に生成したポリシリコン層３の厚さ分だけ高くな
り、ＷＳｉ等のシリサイド層４の形成が不十分となる。
なお、図２において、１はシリコン基板、２は酸化膜で
あり、この酸化膜２にコンタクトホールが形成されてい
る。
【０００４】そこで、本発明においては、ブランケット
Ｗを堆積後、全面エッチバックすることなく、アスペク
ト比の高いコンタクトホールへの配線を形成することが
できる半導体装置のコンタクトホールへの配線形成方法
を提供することを目的とする。
Ｗを堆積後、全面エッチバックすることなく、アスペク
ト比の高いコンタクトホールへの配線を形成することが
できる半導体装置のコンタクトホールへの配線形成方法
を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体装置のコンタクトホールへの配線
形成方法において、半導体装置のコンタクトホールへバ
リア層を形成する工程と、前記バリア層上へＷ系配線層
を形成する工程と、前記Ｗ系配線層上へポリシリコン層
を形成する工程とを順次施すようにしたものである。
成するために、半導体装置のコンタクトホールへの配線
形成方法において、半導体装置のコンタクトホールへバ
リア層を形成する工程と、前記バリア層上へＷ系配線層
を形成する工程と、前記Ｗ系配線層上へポリシリコン層
を形成する工程とを順次施すようにしたものである。
【０００６】
【作用】本発明によれば、半導体装置のコンタクトホー
ルへの配線形成方法において、半導体装置のコンタクト
ホールへバリア層を形成する工程と、前記バリア層上へ
Ｗ系配線層を形成する工程と、前記Ｗ系配線層上へポリ
シリコン層を形成する工程とを順次施すようにしたの
で、従来のようにＷ膜を堆積後、全面エッチバックする
ことなく、アスペクト比の高いコンタクトホールへの配
線を形成することができる。
ルへの配線形成方法において、半導体装置のコンタクト
ホールへバリア層を形成する工程と、前記バリア層上へ
Ｗ系配線層を形成する工程と、前記Ｗ系配線層上へポリ
シリコン層を形成する工程とを順次施すようにしたの
で、従来のようにＷ膜を堆積後、全面エッチバックする
ことなく、アスペクト比の高いコンタクトホールへの配
線を形成することができる。
【０００７】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１実施例を示
す半導体装置のコンタクトホールへの配線形成工程断面
図である。 （１）まず、図１（ａ）に示すように、半導体基板１１
上に酸化膜１２を形成し、その酸化膜１２に、コンタク
トホールをホトリソ・エッチングにより形成し、次い
で、Ｔｉをスパッタリングにより形成し、急速熱窒化
（ＲＴＮ）によりバリア層１３を形成する。
ながら詳細に説明する。図１は本発明の第１実施例を示
す半導体装置のコンタクトホールへの配線形成工程断面
図である。 （１）まず、図１（ａ）に示すように、半導体基板１１
上に酸化膜１２を形成し、その酸化膜１２に、コンタク
トホールをホトリソ・エッチングにより形成し、次い
で、Ｔｉをスパッタリングにより形成し、急速熱窒化
（ＲＴＮ）によりバリア層１３を形成する。
【０００８】（２）次に、図１（ｂ）に示すように、バ
リア層１３上にＷＳｉ膜１４をスパッタリングにより形
成する。 （３）次に、図１（ｃ）に示すように、ＷＳｉ膜１４上
にポリシリコン層１５を一般的なＣＶＤ法により形成
し、そのポリシリコン層１５にイオン（Ｐ）注入を行
う。
リア層１３上にＷＳｉ膜１４をスパッタリングにより形
成する。 （３）次に、図１（ｃ）に示すように、ＷＳｉ膜１４上
にポリシリコン層１５を一般的なＣＶＤ法により形成
し、そのポリシリコン層１５にイオン（Ｐ）注入を行
う。
【０００９】以上の処理後、一般的なホトリソ・エッチ
ングを行い、配線層の形成が完了する。次に、本発明の
第２実施例について説明する。図３は本発明の第２実施
例を示す半導体装置のコンタクトホールへの配線形成工
程断面図である。
ングを行い、配線層の形成が完了する。次に、本発明の
第２実施例について説明する。図３は本発明の第２実施
例を示す半導体装置のコンタクトホールへの配線形成工
程断面図である。
【００１０】（１）まず、図３（ａ）に示すように、半
導体基板１１上に酸化膜１２を形成し、その酸化膜１２
に、コンタクトホールをホトリソ・エッチングにより形
成し、次いで、反応性ＴｉＮスパッタによりバリア層２
３を形成する。このような、反応性ＴｉＮスパッタによ
りバリア層２３を形成すると、第１実施例のような、Ｔ
ｉをスパッタリングにより形成し、急速熱窒化（ＲＴ
Ｎ）によりバリア層１３を形成する場合より、プロセス
が簡略化される。
導体基板１１上に酸化膜１２を形成し、その酸化膜１２
に、コンタクトホールをホトリソ・エッチングにより形
成し、次いで、反応性ＴｉＮスパッタによりバリア層２
３を形成する。このような、反応性ＴｉＮスパッタによ
りバリア層２３を形成すると、第１実施例のような、Ｔ
ｉをスパッタリングにより形成し、急速熱窒化（ＲＴ
Ｎ）によりバリア層１３を形成する場合より、プロセス
が簡略化される。
【００１１】（２）次いで、図３（ｂ）に示すように、
バリア層２３上にＷ（ブランケットＷ）膜２４を薄く
（例えば、１０００〜２０００Å）形成する。このよう
に、Ｗ（ブランケットＷ）膜２４を薄く形成すると、第
１実施例のような、ＷＳｉ膜１４をスパッタリングによ
り形成する場合より、コンタクトホール内に均一に低抵
抗のＷ層を形成できる。
バリア層２３上にＷ（ブランケットＷ）膜２４を薄く
（例えば、１０００〜２０００Å）形成する。このよう
に、Ｗ（ブランケットＷ）膜２４を薄く形成すると、第
１実施例のような、ＷＳｉ膜１４をスパッタリングによ
り形成する場合より、コンタクトホール内に均一に低抵
抗のＷ層を形成できる。
【００１２】（３）次に、図３（ｃ）に示すように、Ｗ
膜２４上にポリシリコン層２５を一般的なＣＶＤ法によ
り形成し、そのポリシリコン層２５に燐拡散を行う。こ
のように、燐拡散を行うと、第１実施例のような、イオ
ン（Ｐ）注入を行う場合より、不純物の濃度が均一にで
きる。なお、第３実施例として上記したポリシリコン層
２５への燐拡散に代えて、図４に示すように、ドープド
ポリシリコンを用いて、Ｗ膜３１上にドープドポリシリ
コン層３２を形成することもできる。このように、ドー
プドポリシリコン層３２を形成すると、第１実施例のよ
うな、イオン（Ｐ）注入を行う場合や、第２実施例のよ
うな、燐拡散を行う場合より、プロセスの簡略化を図る
ことができる。
膜２４上にポリシリコン層２５を一般的なＣＶＤ法によ
り形成し、そのポリシリコン層２５に燐拡散を行う。こ
のように、燐拡散を行うと、第１実施例のような、イオ
ン（Ｐ）注入を行う場合より、不純物の濃度が均一にで
きる。なお、第３実施例として上記したポリシリコン層
２５への燐拡散に代えて、図４に示すように、ドープド
ポリシリコンを用いて、Ｗ膜３１上にドープドポリシリ
コン層３２を形成することもできる。このように、ドー
プドポリシリコン層３２を形成すると、第１実施例のよ
うな、イオン（Ｐ）注入を行う場合や、第２実施例のよ
うな、燐拡散を行う場合より、プロセスの簡略化を図る
ことができる。
【００１３】更に、第４実施例として図５に示すよう
に、上記したＷ系配線層〔ＷＳｉ膜１４、Ｗ（ブランケ
ットＷ）膜２４を含む〕の厚さ、ポリシリコン層１５
〔燐が拡散されたポリシリコン層２５、ドープドポリシ
リコン層３２を含む〕の厚さを選択することで、コンタ
クトホールのＷ系配線層４１上を、ポリシリコン層４２
〔燐が拡散されたポリシリコン層２５、ドープドポリシ
リコン層３２を含む〕の配線層で完全に埋め込むことも
可能である。
に、上記したＷ系配線層〔ＷＳｉ膜１４、Ｗ（ブランケ
ットＷ）膜２４を含む〕の厚さ、ポリシリコン層１５
〔燐が拡散されたポリシリコン層２５、ドープドポリシ
リコン層３２を含む〕の厚さを選択することで、コンタ
クトホールのＷ系配線層４１上を、ポリシリコン層４２
〔燐が拡散されたポリシリコン層２５、ドープドポリシ
リコン層３２を含む〕の配線層で完全に埋め込むことも
可能である。
【００１４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００１５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、半導体装置を構成するコンタクトホールのコン
タクトにおいて、バリアＴｉ層、Ｗ系配線層、ポリシリ
コン層の順に生成し、配線を形成することにより、従来
のように、Ｗ膜を堆積後、全面エッチバックすることな
く、アスペクト比の高いコンタクトホールへの配線を形
成することができる。
よれば、半導体装置を構成するコンタクトホールのコン
タクトにおいて、バリアＴｉ層、Ｗ系配線層、ポリシリ
コン層の順に生成し、配線を形成することにより、従来
のように、Ｗ膜を堆積後、全面エッチバックすることな
く、アスペクト比の高いコンタクトホールへの配線を形
成することができる。
【００１６】したがって、配線間のショートの防止、メ
タル配線に代わる信頼性の高いコンタクト配線の形成を
行うことができる。
タル配線に代わる信頼性の高いコンタクト配線の形成を
行うことができる。
【図１】本発明の第１実施例を示す半導体装置のコンタ
クトホールへの配線形成工程断面図である。
クトホールへの配線形成工程断面図である。
【図２】従来の半導体装置のコンタクトホールへの配線
断面図である。
断面図である。
【図３】本発明の第２実施例を示す半導体装置のコンタ
クトホールへの配線形成工程断面図である。
クトホールへの配線形成工程断面図である。
【図４】本発明の第３実施例を示す半導体装置のコンタ
クトホールへの配線形成の一部工程断面図である。
クトホールへの配線形成の一部工程断面図である。
【図５】本発明の第４実施例を示す半導体装置のコンタ
クトホールへの配線形成の一部工程断面図である。
クトホールへの配線形成の一部工程断面図である。
１１ 半導体基板 １２ 酸化膜 １３，２３ バリア層 １４ ＷＳｉ膜 １５，２５，４２ ポリシリコン層 ２４，３１ Ｗ（ブランケットＷ）膜 ３２ ドープドポリシリコン層 ４１ Ｗ系配線層
Claims (1)
- 【請求項１】 半導体装置のコンタクトホールへの配線
形成方法において、（ａ）半導体装置のコンタクトホー
ルへバリア層を形成する工程と、（ｂ）前記バリア層上
へＷ系配線層を形成する工程と、（ｃ）前記Ｗ系配線層
上へポリシリコン層を形成する工程とを順次施すことを
特徴とする半導体装置のコンタクトホールへの配線形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22094995A JPH0964184A (ja) | 1995-08-30 | 1995-08-30 | 半導体装置のコンタクトホールへの配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22094995A JPH0964184A (ja) | 1995-08-30 | 1995-08-30 | 半導体装置のコンタクトホールへの配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964184A true JPH0964184A (ja) | 1997-03-07 |
Family
ID=16759082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22094995A Withdrawn JPH0964184A (ja) | 1995-08-30 | 1995-08-30 | 半導体装置のコンタクトホールへの配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964184A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301425B1 (ko) * | 1999-06-22 | 2001-11-01 | 박종섭 | 텅스텐 폴리사이드 구조의 반도체장치의 제조방법 |
-
1995
- 1995-08-30 JP JP22094995A patent/JPH0964184A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301425B1 (ko) * | 1999-06-22 | 2001-11-01 | 박종섭 | 텅스텐 폴리사이드 구조의 반도체장치의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |