JPH0964284A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0964284A
JPH0964284A JP7222025A JP22202595A JPH0964284A JP H0964284 A JPH0964284 A JP H0964284A JP 7222025 A JP7222025 A JP 7222025A JP 22202595 A JP22202595 A JP 22202595A JP H0964284 A JPH0964284 A JP H0964284A
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wiring
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ground
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wiring layer
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Hiroyuki Mori
博之 森
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    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/998—Input and output buffer/driver structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 従来外付けであったバイパスコンデンサを半
導体集積回路の内部に集積することにより、電源及びグ
ランドノイズに強い半導体集積回路を提供する。 【解決手段】 最上部の層から順に、電源配線１１１に
用いられる電源配線層１１０、電源配線層１１０とグラ
ンド配線層１３０を電気的に絶縁でき、電源配線１１１
と第１信号配線１５１を接続できるようにスルーホール
１２１をもつ第１絶縁層１２０、グランド配線１３２に
用いられ、電源配線１１１と第１信号配線１５１を接続
できるように電源配線１３１をもつグランド配線層１３
０、グランド配線１３０と信号配線層１５０を電気的に
絶縁でき、電源配線１１１と第１信号配線１５１を接続
できるようにスルーホール１４１を持ち、グランド配線
１３２と第２信号配線１５２を接続できるようにスルー
ホール１４２をもつ第２絶縁層１４０、信号配線に用い
られ、第１信号配線１５１、第２信号配線１５２及び第
３信号配線１５３からなる信号配線層１５０より構成さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特にその半導体集積回路における配置（レイアウ
ト）に関するものであり、半導体集積回路内部にバイパ
スコンデンサを構成することにより、電源及びグランド
配線に発生するノイズを低減させるようにしたものであ
る。
【０００２】
【従来の技術】一般に、ＣＭＯＳ半導体集積回路が動作
する際には、特に、ディジタル回路の論理が反転する際
に流れる過大な貫通電流が原因で生じる、電源配線の電
源電位及びグランド配線のグランド電位の変動、いわゆ
る電源及びグランドノイズが発生する。この電源及びグ
ランドノイズの理論は定式化されていて、例えば、特開
平５─２８３６１５号公報に詳細が記載されている。
【０００３】この電源及びグランドノイズが半導体集積
回路に及ぼす悪影響の例を、以下にあげる。ＣＭＯＳ半
導体集積回路で構成されたディジタル回路の場合、電源
及びグランドノイズが大きいときは、最悪の場合、論理
閾値の電圧レベルを大きく変化させてしまい、正規の論
理が反転してしまうということがある。
【０００４】また、この電源及びグランドノイズが小さ
いときでも、アナログ回路の場合は電源電圧変動に弱い
ので、アナログ出力電圧値に電源及びグランドノイズの
周波数成分が重畳されてしまうことがある。従来は、こ
の半導体集積回路の電源及びグランドノイズを取り除く
ために、半導体集積回路の外部にバイパスコンデンサを
取り付けていた。
【０００５】従来の半導体集積回路内部の電源及びグラ
ンド配線の例を示す。図７は従来の半導体集積回路の断
面図、図８は従来の半導体集積回路の配置図である。図
７に示すように、従来の半導体集積回路の断面は、最上
部の層から順に、電源配線７１１及びグランド配線７１
２に用いられる電源・グランド配線層７１０、電源・グ
ランド配線層７１０と信号配線層７３０を電気的に絶縁
することができ、電源配線７１１と第１信号配線７３１
を接続するためのスルーホール７２１をもち、グランド
配線７１２と第２信号配線７３２を接続するためのスル
ーホール７２２をもつ絶縁層７２０、信号伝送に用いら
れ、第１信号配線７３１、第２信号配線７３２、第３信
号配線７３３からなる信号配線層７３０より構成されて
いる。
【０００６】すなわち、電源配線７１１とグランド配線
７１２の間の容量は、側面に生じる容量Ｃ６１のみであ
るので、バイパスコンデンサの容量としては小さすぎ、
十分に電源及びグランドノイズを低減することは困難で
ある。図８における従来の半導体集積回路の配置は、上
述した従来例に断面構造をもって構成され、チップ周辺
の入出力用パッド８３３の内側にリング状に配置された
電源配線８１１及びグランド配線８１２、電源及びグラ
ンド電位を与えることにより電気的に動作することがで
き、電源及びグランド電位を与えるためのセル内電源配
線及びセル内グランド配線をもつ回路セル８２１及び８
２２、電源及びグランド用パッド８３１及び８３２、各
入出力信号用の入出力用パッド８３３より構成される。
【０００７】各回路セル８２１及び８２２に電源・グラ
ンド配線を接続するには、最短距離で各回路セルまで電
源及びグランド配線を引く。このように、従来の電源・
グランド配線によって得られるバイパスコンデンサの容
量は、電源配線とグランド配線の側面により生じる容量
だけであるので、チップ周辺にリング状に電源・グラン
ド配線を配置しても十分な容量は得られない。
【０００８】
【発明が解決しようとする課題】上述のように、従来の
電源及びグランド配線においては、半導体集積回路内部
ではバイパスコンデンサとしての十分な容量は得られ
ず、それを補うために半導体集積回路の外部にバイパス
コンデンサを取り付けることは、半導体集積回路を使用
する装置の集積の妨げになる。
【０００９】本発明は、上記問題点を解決するために、
従来外付けであったバイパスコンデンサを半導体集積回
路の内部に集積することにより、電源及びグランドノイ
ズに強い半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）半導体集積回路において、多層化された第１配線
層及び第２配線層を設け、前記第１配線層を第１電源配
線に用い、前記第２配線層を第２電源配線に用い、前記
第１電源配線と第２電源配線は互いに重ねて配置されて
おり、前記第１電源配線と第２電源配線によって得られ
る容量により、半導体集積回路内部にバイパスコンデン
サを構成する。
【００１１】したがって、バイパスコンデンサとしての
容量を確保することができ、電源及びグランドノイズを
低減することができる。 （２）半導体集積回路において、順に多層化された第１
配線層、第２配線層及び第３配線層を設け、前記第１配
線層及び第３配線層を第１電源配線に用い、前記第２配
線層を第２電源配線に用い、前記第１電源配線は第２電
源配線の上層及び下層にそれぞれ重ねて配置されてお
り、前記第１電源配線と第２電源配線によって得られる
容量により、半導体集積回路内部にバイパスコンデンサ
を構成する。
【００１２】したがって、グランド配線の上層及び下層
にそれぞれ電源配線を重ねて配置することができ、バイ
パスコンデンサとしての容量を確保することにより、電
源及びグランドノイズを低減することができる。 （３）半導体集積回路において、順に多層化された第１
配線層、第２配線層及び第３配線層を設け、前記第１配
線層を第１電源配線に用い、前記第２配線層を第１電源
配線及び第２電源配線に用い、前記第３配線層を第２電
源配線に用い、前記第１配線層の第１電源配線と第３配
線層の第２電源配線は互いに重ねて配置し、前記第２配
線層の第１電源配線及び第２電源配線は、前記第１配線
層の第１電源配線及び第３配線層の第２電源配線に凸凹
を形成するように、互いに交互に配置されており、前記
第１電源配線と第２電源配線によって得られる容量によ
り半導体集積回路内部にバイパスコンデンサを構成す
る。
【００１３】したがって、重ねて配置されている電源配
線及びグランド配線の間の層に電源配線及びグランド配
線にそれぞれ凸凹を形成するように同じく、電源配線及
びグランド配線を配置してバイパスコンデンサとしての
容量を確保することができ、電源及びグランドノイズを
低減することができる。特に、上記（２）同様、上記
（１）よりも大きいバイパスコンデンサの容量を確保で
きるので、電源配線に接続する信号配線が多く、グラン
ド配線層における電源配線の面積が大きくなり、本来の
グランド配線の占める割合が小さくなることにより、バ
イパスコンデンサの容量が小さくなってしまう時に効果
的である。
【００１４】（４）上記（１）、（２）又は（３）記載
の半導体集積回路において、前記電源配線をチップ周囲
にリング状に配置することによって半導体集積回路内部
にバイパスコンデンサを構成する。したがって、バイパ
スコンデンサをチップ周辺に配置してバイパスコンデン
サとしての容量を確保することにより、電源及びグラン
ドノイズを低減することができる。
【００１５】（５）上記（１）、（２）又は（３）記載
の半導体集積回路において、前記電源配線をチップ全体
に配置することによって、半導体集積回路内部にバイパ
スコンデンサを構成する。したがって、バイパスコンデ
ンサをチップ全体に配置することで、上記（４）よりも
効率よくバイパスコンデンサとしての容量を確保でき、
さらに、電源配線及びグランド配線の配線抵抗も著しく
減少させることができるので、電源及びグランドノイズ
を低減することができる。
【００１６】（６）半導体集積回路において、多層化さ
れた第１配線層及び第２配線層を設け、前記第１配線層
及び第２配線層を第１電源配線及び第２電源配線の両方
に用い、前記第１電源配線と第２電源配線は互いに重ね
て、かつ互いが隣り合うように互い違いに配置されてお
り、前記第１電源配線と第２電源配線によって得られる
容量により、半導体集積回路内部にバイパスコンデンサ
を構成する。
【００１７】したがって、電源配線及びグランド配線を
重ねて配置することができ、バイパスコンデンサとして
の容量を確保することにより、電源及びグランドノイズ
を低減することができる。また、第１配線層及び第２配
線層には、隣り合うように配置されている電源配線及び
グランド配線の両方があるので、隣接する信号配線層の
信号配線への接続が容易である。また、隣接する信号配
線層のどちらの方向からでも電源及びグランドに最短距
離で接続することができる。
【００１８】更に、上層、下層にも最短距離で接続する
ことができる。
【００１９】
【発明の実施の形態】以下、本発明の実施例について図
面を参照しながら説明する。図１は本発明の第１実施例
を示す半導体集積回路の断面図である。図１に示すよう
に、最上部の層から順に、電源配線１１１に用いられる
電源配線層１１０、電源配線層１１０とグランド配線層
１３０を電気的に絶縁でき、電源配線１１１と第１信号
配線１５１を接続できるようにスルーホール１２１をも
つ第１絶縁層１２０、グランド配線１３２に用いられ、
電源配線１１１と第１信号配線１５１を接続できるよう
に電源配線１３１をもつグランド配線層１３０、グラン
ド配線１３０と信号配線層１５０を電気的に絶縁でき、
電源配線１１１と第１信号配線１５１を接続できるよう
にスルーホール１４１を持ち、グランド配線１３２と第
２信号配線１５２を接続できるようにスルーホール１４
２をもつ第２絶縁層１４０、信号配線に用いられ、第１
信号配線１５１、第２信号配線１５２及び第３信号配線
１５３からなる信号配線層１５０より構成される。
【００２０】各信号配線への電源電位あるいはグランド
電位の供給は、第１信号配線１５１を電源電位に固定す
る場合は、電源配線１１１と第１信号配線１５１を接続
すればよく、それはスルーホール１２１、電源配線１３
１及びスルーホール１４１を通して行われ、第２信号配
線をグランド電位に固定する場合は、スルーホール１４
２を通して行われる。
【００２１】また、第１実施例において、バイパスコン
デンサは、重ねて配置されている電源配線１１１とグラ
ンド配線１３２により生じる容量によって構成されてい
る。以下、この半導体集積回路の動作について説明す
る。上述したように、本発明の第１実施例における半導
体集積回路は、最上部の配線層から２層の配線層、つま
り、電源配線層１１０及びグランド配線層１３０を電源
及びグランド配線に用い、グランド配線層１３０より下
部の配線層を信号配線に用いる。
【００２２】この構成において、バイパスコンデンサと
しての容量は、主として電源配線１１１とグランド配線
１３２の間の容量Ｃ１１になり、この容量をできるだけ
大きくすることにより、電源及びグランドノイズを低減
することができる。次に、本発明の第２実施例について
説明する。図２は本発明の第２実施例を示す半導体集積
回路の断面図である。
【００２３】この実施例は、最上部の層から順に、電源
配線２１１に用いられる第１電源配線層２１０、第１電
源配線層２１０とグランド配線層２３０を電気的に絶縁
でき、電源配線２１１と２５１を接続できるようにスル
ーホール２２１をもつ第１絶縁層２２０、グランド配線
２３２に用いられ、電源配線２１１と２５１を接続でき
るように電源配線２３１をもつグランド配線層２３０、
グランド配線層２３０と第２電源配線層２５０を電気的
に絶縁でき、電源配線２１１と第１信号配線２７１を接
続できるようにスルーホール２４１をもち、グランド配
線２３２と第２信号配線２７２を接続できるようにスル
ーホール２４２をもつ第２絶縁層２４０、電源配線２５
１に用いられ、グランド配線２３２と第２信号配線２７
２を接続できるようにグランド配線２５２をもつ第２電
源配線層２５０、第２電源配線層２５０と信号配線層２
７０を電気的に絶縁でき、電源配線２５１と第１信号配
線２７１を接続するためのスルーホール２６１をもち、
グランド配線２５２と第２信号配線２７２を接続するた
めのスルーホール２６２をもつ第３絶縁層２６０、信号
配線に用いられ第１信号配線２７１、第２信号配線２７
１及び第３信号配線２７３からなる信号配線層２７０よ
り構成される。
【００２４】各信号配線への電源電位あるいはグランド
電位の供給は、第１信号配線２７１を電源電位に固定す
る場合は、電源配線２５１と第１信号配線２７１を接続
すればよく、それはスルーホール２６１を通して行わ
れ、第２信号配線２７２をグランド電位に固定する場合
は、グランド配線２３２と第２信号配線２７２を接続す
ればよく、それはスルーホール２４２、グランド配線２
５２及びスルーホール２６２を通して行われる。
【００２５】第２実施例においてバイパスコンデンサ
は、グランド配線２３２と、その上層及び下層にそれぞ
れ重ねて配置されている電源配線２１１及び電源配線２
５１により生じる容量によって構成される。以下、この
半導体集積回路の動作について説明する。上述したよう
に本発明の第２実施例における電源及びグランド配線
は、最上部の配線層から３層の配線層、つまり、第１電
源配線層２１０、グランド配線層２３０、第２電源配線
層２５０を電源及びグランド配線に用い、第２電源配線
層２５０より下部の配線層を信号配線に用いる。
【００２６】この構成においてバイパスコンデンサとし
ての容量は、主として電源配線２１１とグランド配線２
３２の間の容量Ｃ２１に加えて電源配線２５１とグラン
ド配線２３２の間の容量Ｃ２２の合成容量になり、この
容量をできるだけ大きくすることにより、電源及びグラ
ンドノイズを低減することができる。なお、この実施例
においては、３層の配線層で電源及びグランド配線を構
成しているが、それ以上の配線層、例えば５層で構成す
るようにしてもよい。
【００２７】次に、本発明の第３実施例について説明す
る。図３は本発明の第３実施例を示す半導体集積回路の
断面図である。この図に示すように、この実施例では、
最上部の層から順に、電源配線３１１に用いられる電源
配線層３１０、電源配線層３１０と電源・グランド配線
層３３０を電気的に絶縁でき、電源配線３１１と３３１
を接続できるようにスルーホール３２１をもつ第１絶縁
層３２０、電源配線３１１に接続されるための電源配線
３３１、グランド配線３５２に接続されるためのグラン
ド配線３３２に用いられる電源・グランド配線３３０、
電源・グランド配線層３３０とグランド配線層３５０を
電気的に絶縁でき、電源配線３３１と３５１を接続する
ためのスルーホール３４１をもち、グランド配線３３２
と３５２を接続するめのスルーホール３４２をもつ第２
絶縁層３４０、グランド配線３５２に用いられ、電源配
線３３１と第１信号配線３７１を接続するための電源配
線３５１をもつグランド配線層３５０、グランド配線層
３５０と信号配線層３７０を電気的に絶縁でき、電源配
線３５１と第１信号配線３７１を接続するためのスルー
ホール３６１をもち、グランド配線３５２と第２信号配
線３７２を接続するためのスルーホール３６２をもつ第
３絶縁層３６０、信号配線に用いられ、第１信号配線３
７１、第２信号配線３７２及び第３信号配線３７３から
なる信号配線層３７０より構成される。
【００２８】各信号配線への電源電位あるいはグランド
電位の供給は、第１信号配線３７１を電源電位に固定す
る場合は、電源配線３１１と第１信号配線３７１を接続
すればよく、それはスルーホール３２１、電源配線３３
１、スルーホール３４１、電源配線３５１及びスルーホ
ール３６１を通して行われ、第２信号配線３７２をグラ
ンド電位に固定する場合は、グランド配線３５２と第２
信号配線３７２を接続ればよく、それはスーホール３６
２を通して行われる。第３実施例においてバイパスコン
デンサは、重ねて配置されている電源配線３１１及びグ
ランド配線３５２と、それらの間の層にそれぞれが電源
配線３１１及びグランド配線３５２に凸凹を形成するよ
うに互いに交互に配置されている電源配線３３１及びグ
ランド配線３３２により生じる容量によって構成され
る。
【００２９】以下、この半導体集積回路の動作について
説明する。上述のように、本発明の第３実施例における
電源及びグランド配線は、最上部の配線層から３層の配
線層、つまり、電源配線層３１０、電源・グランド配線
層３３０及びグランド配線層３５０を電源及びグランド
配線に用い、グランド配線層３５０より下部の配線層を
信号配線に用いる。
【００３０】この構成においてバイパスコンデンサとし
ての容量は、主として電源配線３１１とグランド配線３
３２、電源配線３３１とグランド配線３５２の間の容
量、電源配線３３１とグランド配線３３２の間の容量Ｃ
３１，Ｃ３２及びＣ３３の合成容量になり、この容量を
できるだけ大きくすることにより、電源及びグランドノ
イズを低減することができる。
【００３１】なお、上記した第１実施例から第３実施例
において、電源配線とグランド配線を入れ換えるように
してもよい。次に、本発明の第４実施例について説明す
る。図４は本発明の第４実施例の実施例を示すチップ配
置図である。この実施例は、本発明の半導体集積回路の
第１から第３実施例のいずれかの電源・グランド配線を
用いてチップ配置を行う例である。
【００３２】第４実施例は、上述した本発明の第１から
第３実施例のいずれかの断面構造をもって構成され、チ
ップ周辺にある電源用パッド４３１、グランド用パッド
４３２及び入出力用パッド４３３の内側に、リング状に
配置された電源・グランド配線４１１、電源及びグラン
ド電位を与えることにより電気的に動作することがで
き、電源及びグランド電位を与えるためのセル内電源配
線及びセル内グランド配線をもつ回路セル４２１及び４
２２、電源及びグランド用パッド４３１及び４３２、各
入出力信号用の入出力用パッド４３３、電源・グランド
配線４１１から各回路セルに電源及びグランド電位を供
給するための電源配線４４１及びグランド配線４４２よ
り構成される。
【００３３】各回路セル４２１及び４２２に電源電位及
びグランド電位を供給するには、電源・グランド配線４
１１を各回路セル内電源配線及びセル内グランド配線に
最短距離で電源配線４４１及びグランド配線４４２によ
って接続すればよい。以下、この半導体集積回路の動作
について説明する。この第４実施例は、電源・グランド
配線４１１をチップ周囲にリング状に配置することでバ
イパスコンデンサを構成する。この電源・グランド配線
４１１の占有面積をできるだけ大きくすることにより、
電源及びグランドノイズを低減することができる。
【００３４】図５は本発明の第５実施例を示すチップ配
置図である。この実施例は、本発明の半導体集積回路の
第１から第３のいずれかの実施例の電源・グランド配線
を用いてチップ配置を行う例である。本発明の第１実施
例から第３実施例のいずれかの断面構造をもって構成さ
れ、チップ周辺にある電源用パッド５３１、グランド用
パッド５３２及び入出力用パッド５３３の内側全体に配
置された電源・グランド配線５１１、電源及びグランド
電位を与えることにより電気的に動作することができ、
電源及びグランド電位を与えるためのセル内電源配線及
びセル内グランド配線をもち、電源・グランド配線５１
１に用いられていない配線層で配置された回路セル５２
１及び５２２、電源及びグランド用パッド５３１及び５
３２、各入出力信号用の入出力用パッド５３３、電源・
グランド配線５１１を各回路セルのセル内電源配線及び
セル内グランド配線に接続するためのスルーホール５５
１及び５５２より構成される。
【００３５】各回路セル５２１及び５２２に電源電位及
びグランド電位を供給するためには、電源・グランド配
線５１１を直接、下層の各回路セルのセル内電源配線及
びセル内グランド配線にスルーホール５５１及び５５２
を通して接続すればよい。以下、この半導体集積回路の
動作について説明する。この第５実施例は、電源・グラ
ンド配線５１１をチップ全体に配置することでバイパス
コンデンサを構成する。各回路セル５２１及び５２２へ
の電源電位及びグランド電位の供給は、スルーホール５
５１及び５５２を通して行うだけでよいので、各セルの
セル内電源配線及びセル内グランド配線へは、非常に短
い距離で電源電位及びグランド電位を供給することがで
き、電源配線及びグランド配線の配線抵抗を著しく減少
することもできる。
【００３６】図６は本発明の第６実施例を示す半導体集
積回路の平面図である。この図に示すように、最上部の
層から順に、第１配線層、第２配線層及び信号配線層を
有し、第１配線層に形成される第１電源配線６１１、第
２電源配線６１２及び第１グランド配線６１３、第２グ
ランド配線６１４と、第２配線層に形成される第３電源
配線６３１、第４電源配線６３２及び第３グランド配線
６３３、第４グランド配線６３４と、第３配線層に形成
される第１信号配線６５１及び第２信号配線６５２と、
第１電源配線６１１と第３電源配線６３１を接続するス
ルーホール６２１と、第２電源配線６１２と第４電源配
線６３２を接続するスルーホール６２２と、第１グラン
ド配線６１３と第３グランド配線６３３を接続するスル
ーホール６２３と、第２グランド配線６１４と第４グラ
ンド配線６３４を接続するスルーホール６２４と第３電
源配線６３１と第１信号配線６５１を接続するスルーホ
ール６４１と、第３グランド配線６３３と第２信号配線
６５２を接続するスルーホール６４２より構成される。
【００３７】なお、図６において、第１配線層に関わる
配線は斜線で、第２配線層に関わる配線は白抜きで、第
３配線層に関わる配線は網目で、電源配線は実線枠で、
グランド配線は点線枠で、信号配線は一点鎖線枠でそれ
ぞれ示している。各信号線への電源電位あるいはグラン
ド電位の供給は、第１信号配線６５１を電源電位に固定
する場合は、第３電源配線６３１と第１信号配線６５１
を接続すればよく、それはスルーホール６４１を通して
行われ、第２信号配線６５２をグランド電位に固定する
場合は、第３グランド配線６３３と第２信号配線６５２
を接続すればよく、それはスルーホール６４２を通して
行われる。
【００３８】第６実施例においてバイパスコンデンサ
は、互いに配置された各電源配線とグランド配線の重な
った部分により生じる容量によって構成される。以下、
この半導体集積回路の動作について説明する。上述のよ
うに、本発明の第６実施例における電源及びグランド配
線は、第１配線層及び第２配線層の両方を電源配線及び
グランド配線に用い、第３配線層を信号配線に用いる。
【００３９】この構成においてバイパスコンデンサとし
ての容量は、主として第１電源配線６１１と第３グラン
ド配線６３３の重なった部分と、第２電源配線６１２と
第４グランド配線６３４の重なった部分と、第３電源配
線６３１と第２グランド配線６１４の重なった部分と、
第４電源配線６３２と第１グランド配線６１３の重なっ
た部分との合成容量になり、この容量をできるだけ大き
くすることにより、電源及びグランドノイズを低減する
ことができる。
【００４０】このように、構成したので、電源配線及び
グランド配線を重ねて配置することができ、バイパスコ
ンデンサとしての容量を確保することにより、電源及び
グランドノイズを低減することができる。また、第１配
線層及び第２配線層には隣り合うように配置されている
電源配線及びグランド配線の両方があるので、隣接する
信号配線層の信号配線への接続が容易である。また、隣
接する信号配線層のどちらの方向からでも電源及びグラ
ンドに最短距離で接続することができる。
【００４１】更に、上層、下層にも最短距離で接続する
ことができる。なお、上記した第６実施例において、電
源配線とグランド配線を入れ換えるようにしてもよい。
また、上記した第６実施例における電源配線及びグラン
ド配線を１組として、複数組を順に接続していき、チッ
プ全体に敷き詰めることによりバイパスコンデンサとし
ての容量を増大させてもよい。
【００４２】
【発明の効果】
（１）請求項１記載の発明によれば、多層化された第１
配線層及び第２配線層を設け、前記第１配線層を第１電
源配線に用い、前記第２配線層を第２電源配線に用い、
前記第１電源配線と第２電源配線は互いに重ねて配置さ
れており、前記第１電源配線と第２電源配線によって得
られる容量により、半導体集積回路内部にバイパスコン
デンサを構成するようにしたので、バイパスコンデンサ
としての容量を確保することができ、電源及びグランド
ノイズを低減することができる。
【００４３】（２）請求項２記載の発明によれば、順に
多層化された第１配線層、第２配線層及び第３配線層を
設け、前記第１配線層及び第３配線層を第１電源配線に
用い、前記第２配線層を第２電源配線に用い、前記第１
電源配線は第２電源配線の上層及び下層にそれぞれ重ね
て配置されており、前記第１電源配線と第２電源配線に
よって得られる容量により、半導体集積回路内部にバイ
パスコンデンサを構成するようにしたので、グランド配
線の上層及び下層にそれぞれ電源配線を重ねて配置する
ことができ、バイパスコンデンサとしての容量を確保す
ることにより、電源及びグランドノイズを低減すること
ができる。
【００４４】また、上記（１）よりも大きいバイパスコ
ンデンサの容量を確保できるので、電源配線に接続する
信号配線が多くグランド配線層における電源配線の面積
が大きくなり、本来のグランド配線の占める割合が小さ
くなることにより、バイパスコンデンサの容量が小さく
なってしまうときに効果的である。 （３）請求項３記載の発明によれば、順に多層化された
第１配線層、第２配線層及び第３配線層を設け、前記第
１配線層を第１電源配線に用い、前記第２配線層を第１
電源配線及び第２電源配線に用い、前記第３配線層を第
２電源配線に用い、前記第１配線層の第１電源配線と第
３配線層の第２電源配線は互いに重ねて配置し、前記第
２配線層の第１電源配線及び第２電源配線は、前記第１
配線層の第１電源配線及び第３配線層の第２電源配線に
凸凹を形成するように、互いに交互に配置されており、
前記第１電源配線と第２電源配線によって得られる容量
により半導体集積回路内部にバイパスコンデンサを構成
するようにしたので、重ねて配置されている電源配線及
びグランド配線の間の層に電源配線及びグランド配線に
それぞれ凸凹を形成するように同じく、電源配線及びグ
ランド配線を配置してバイパスコンデンサとしての容量
を確保することができ、電源及びグランドノイズを低減
することができる。
【００４５】特に、上記（２）同様、上記（１）よりも
大きいバイパスコンデンサの容量を確保できるので、電
源配線に接続する信号配線が多くグランド配線層におけ
る電源配線の面積が大きくなり、本来のグランド配線の
占める割合が小さくなることにより、バイパスコンデン
サの容量が小さくなってしまうときに効果的である。 （４）請求項４記載の発明によれば、前記電源配線をチ
ップ周囲にリング状に配置することによって半導体集積
回路内部にバイパスコンデンサを構成するようにしたの
で、バイパスコンデンサをチップ周辺に配置してバイパ
スコンデンサとしての容量を確保することにより、電源
及びグランドノイズを低減することができる。
【００４６】（５）請求項５記載の発明によれば、前記
電源配線をチップ全体に配置することによって半導体集
積回路内部にバイパスコンデンサを構成するようにした
ので、バイパスコンデンサをチップ全体に配置すること
で、上記（４）よりも効率よくバイパスコンデンサとし
ての容量を確保でき、さらに、電源配線及びグランド配
線の配線抵抗も著しく減少させることができるので、電
源及びグランドノイズを低減することができる。
【００４７】（６）請求項６記載の発明によれば、多層
化された第１配線層及び第２配線層を設け、前記第１配
線層及び第２配線層を第１電源配線及び第２電源配線の
両方に用い、前記第１電源配線と第２電源配線は互いに
重ねて、かつ互いが隣り合うように互い違いに配置され
ており、前記第１電源配線と第２電源配線によって得ら
れる容量により、半導体集積回路内部にバイパスコンデ
ンサを構成するようにしたので、電源配線及びグランド
配線を重ねて配置することができ、バイパスコンデンサ
としての容量を確保することにより、電源及びグランド
ノイズを低減することができる。
【００４８】また、第１配線層及び第２配線層には隣り
合うように配置されている電源配線及びグランド配線の
両方があるので、隣接する信号配線層の信号配線への接
続が容易である。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す半導体集積回路の断
面図である。
【図２】本発明の第２実施例を示す半導体集積回路の断
面図である。
【図３】本発明の第３実施例を示す半導体集積回路の断
面図である。
【図４】本発明の第４実施例を示す半導体集積回路の配
置図である。
【図５】本発明の第５実施例を示す半導体集積回路の配
置図図である。
【図６】本発明の第６実施例を示す半導体集積回路の平
面図である。
【図７】従来の半導体集積回路の断面図である。
【図８】従来の半導体集積回路の配置図である。
【符号の説明】
１１０，３１０ 電源配線層 １１１，１３１，２１１，２３１，２５１，３１１，３
３１，３５１，４４１電源配線 １２０，２２０，３２０ 第１絶縁層 １２１，１４１，１４２，２２１，２４１，２４２，２
６１，２６２，３２１，３４１，３４２，３６１，３６
２，５５１，５５２，６２１，６２２，６２３，６２
４，６４１，６４２ スルーホール １３０，２３０，３５０ グランド配線層 １３２，２３２，２５２，３３２，３５２，４４２
グランド配線 １４０，２４０，３４０ 第２絶縁層 １５０，２７０，３７０ 信号配線層 １５１，２７１，３７１，６５１ 第１信号配線 １５２，２７２，３７２，６５２ 第２信号配線 １５３，２７３，３７３ 第３信号配線 ２１０ 第１電源配線層 ２５０ 第２電源配線層 ２６０，３６０ 第３絶縁層 ３３０ 電源・グランド配線層 ４１１，５１１ 電源・グランド配線 ４２１，４２２，５２１，５２２ 回路セル ４３１，５３１ 電源用パッド ４３２，５３２ グランド用パッド ４３３，５３３ 入出力用パッド ６１１ 第１電源配線 ６１２ 第２電源配線 ６１３ 第１グランド配線 ６１４ 第２グランド配線 ６３１ 第３電源配線 ６３２ 第４電源配線 ６３３ 第３グランド配線 ６３４ 第４グランド配線 Ｃ１１，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２，Ｃ３３
容量

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】（ａ）多層化された第１配線層及び第２配
    線層を設け、（ｂ）前記第１配線層を第１電源配線に用
    い、（ｃ）前記第２配線層を第２電源配線に用い、
    （ｄ）前記第１電源配線と第２電源配線は互いに重ねて
    配置されており、（ｅ）前記第１電源配線と第２電源配
    線によって得られる容量により、半導体集積回路内部に
    バイパスコンデンサを構成することを特徴とする半導体
    集積回路。
  2. 【請求項２】（ａ）順に多層化された第１配線層、第２
    配線層及び第３配線層を設け、（ｂ）前記第１配線層及
    び第３配線層を第１電源配線に用い、（ｃ）前記第２配
    線層を第２電源配線に用い、（ｄ）前記第１電源配線は
    第２電源配線の上層及び下層にそれぞれ重ねて配置され
    ており、前記第１電源配線と第２電源配線によって得ら
    れる容量により、半導体集積回路内部にバイパスコンデ
    ンサを構成することを特徴とする半導体集積回路。
  3. 【請求項３】（ａ）順に多層化された第１配線層、第２
    配線層及び第３配線層を設け、（ｂ）前記第１配線層を
    第１電源配線に用い、（ｃ）前記第２配線層を第１電源
    配線及び第２電源配線に用い、（ｄ）前記第３配線層を
    第２電源配線に用い、（ｅ）前記第１配線層の第１電源
    配線と第３配線層の第２電源配線は互いに重ねて配置
    し、前記第２配線層の第１電源配線及び第２電源配線
    は、前記第１配線層の第１電源配線及び第３配線層の第
    ２電源配線に凸凹を形成するように、互いに交互に配置
    されており、（ｆ）前記第１電源配線と第２電源配線に
    よって得られる容量により半導体集積回路内部にバイパ
    スコンデンサを構成することを特徴とする半導体集積回
    路。
  4. 【請求項４】 請求項１、２又は３項記載の半導体集積
    回路において、前記電源配線をチップ周囲にリング状に
    配置することによって半導体集積回路内部にバイパスコ
    ンデンサを構成することを特徴とする半導体集積回路。
  5. 【請求項５】 請求項１、２又は３項記載の半導体集積
    回路において、前記電源配線をチップ全体に配置するこ
    とによって半導体集積回路内部にバイパスコンデンサを
    構成することを特徴とする半導体集積回路。
  6. 【請求項６】（ａ）多層化された第１配線層及び第２配
    線層を設け、（ｂ）前記第１配線層及び第２配線層を第
    １電源配線及び第２電源配線の両方に用い、（ｃ）前記
    第１電源配線と第２電源配線は互いに重ねて、かつ互い
    が隣り合うように互い違いに配置されており、前記第１
    電源配線と第２電源配線によって得られる容量により、
    半導体集積回路内部にバイパスコンデンサを構成するこ
    とを特徴とする半導体集積回路。
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