JPH0964340A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH0964340A JPH0964340A JP7240763A JP24076395A JPH0964340A JP H0964340 A JPH0964340 A JP H0964340A JP 7240763 A JP7240763 A JP 7240763A JP 24076395 A JP24076395 A JP 24076395A JP H0964340 A JPH0964340 A JP H0964340A
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- layer
- gate electrode
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Abstract
(57)【要約】
【課題】高電子移動度トランジスタ(HEMT)のソース抵抗
及びドレイン抵抗を低減させること。 【解決手段】InP 基板1 上に, アンドープInAlAs( In52
%)から成るバッファ層2(膜厚100nm), アンドープInGaAs
(In 53%)から成るチャネル層3(膜厚15nm),アンドープIn
AlAs( In52%)から成るスペーサ層4(膜厚5nm),n型InAlAs
( In52%)から成るドープ層5(膜厚10nm),アンドープInAl
As( In52%)から成るゲートコンタクト層6(膜厚10nm),δ
ドープ n型InGaAs( In80%)から成るオーミックコンタク
ト層71( 膜厚5nm)が順次積層。オーミックコンタクト層
71にはリセス部71a が設けられ, リセス部71a を介して
ゲートコンタクト層6 の露出した部分に T型断面形状の
ゲート電極8 が形成。オーミックコンタクト層71上には
金属膜11( 膜厚50nm) が形成され, この上にソース電極
9 及びドレイン電極10が形成され,HEMT100が構成。
及びドレイン抵抗を低減させること。 【解決手段】InP 基板1 上に, アンドープInAlAs( In52
%)から成るバッファ層2(膜厚100nm), アンドープInGaAs
(In 53%)から成るチャネル層3(膜厚15nm),アンドープIn
AlAs( In52%)から成るスペーサ層4(膜厚5nm),n型InAlAs
( In52%)から成るドープ層5(膜厚10nm),アンドープInAl
As( In52%)から成るゲートコンタクト層6(膜厚10nm),δ
ドープ n型InGaAs( In80%)から成るオーミックコンタク
ト層71( 膜厚5nm)が順次積層。オーミックコンタクト層
71にはリセス部71a が設けられ, リセス部71a を介して
ゲートコンタクト層6 の露出した部分に T型断面形状の
ゲート電極8 が形成。オーミックコンタクト層71上には
金属膜11( 膜厚50nm) が形成され, この上にソース電極
9 及びドレイン電極10が形成され,HEMT100が構成。
Description
【０００１】
【発明の属する技術】本発明は、電界効果トランジスタ
（Field Effect Transistor:以下ＦＥＴと記す）に関
し、特に、高周波増幅素子や高速スイッチ素子等に用い
られる高電子移動度トランジスタ（High Electron Mobi
lity Transistor:以下ＨＥＭＴと記す）に関する。
（Field Effect Transistor:以下ＦＥＴと記す）に関
し、特に、高周波増幅素子や高速スイッチ素子等に用い
られる高電子移動度トランジスタ（High Electron Mobi
lity Transistor:以下ＨＥＭＴと記す）に関する。
【０００２】
【従来の技術】近年の電波需要の増大に伴い、シリコン
トランジスタより高周波で動作する化合物半導体ＦＥ
Ｔ、例えば、ＧａＡｓ系ＭＥＳＦＥＴ(metal semicondu
ctor FET) やＨＥＭＴの需要が増大している。また、よ
り高い周波数であるミリ波帯に対応するために、ＩｎＡ
ｌＡｓ／ＩｎＧａＡｓという新しい構造を用いたＨＥＭ
Ｔの開発が進められており、例えば、特開平１−２５８
４７４号公報などに開示されている技術が知られてい
る。このＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ２００
の構造を図６に示す。ＩｎＰから成る基板１上に、Ｉｎ
ＡｌＡｓから成るバッファ層２（膜厚１００ｎｍ）、Ｉ
ｎＧａＡｓから成るチャネル層３（膜厚１５ｎｍ）、Ｉ
ｎＡｌＡｓから成るスペーサ層４（膜厚５ｎｍ）、１×
１０19ｃｍ-3のキャリア濃度にドープされたｎ型のＩｎ
ＡｌＡｓから成るドープ層５（膜厚１０ｎｍ）、ＩｎＡ
ｌＡｓから成るゲートコンタクト層６（膜厚１０ｎ
ｍ）、１×１０19ｃｍ-3のキャリア濃度にドープされた
ｎ型のＩｎＧａＡｓから成るキャップ層７（膜厚２０ｎ
ｍ）が順次積層されている。ここで、ｎ型としていない
層はアンドープ層である。また、Ｉｎの組成比は、Ｉｎ
ＡｌＡｓ層で0.52、ＩｎＧａＡｓ層で0.53である。そし
てゲート電極８を設ける部分のみキャップ層７のリセス
エッチングを行ってリセス部７ａを設け、露出したゲー
トコンタクト層６上にＴ型断面形状のゲート電極８が形
成されている。また、キャップ層７上にはソース電極９
及びドレイン電極１０が形成されている。
トランジスタより高周波で動作する化合物半導体ＦＥ
Ｔ、例えば、ＧａＡｓ系ＭＥＳＦＥＴ(metal semicondu
ctor FET) やＨＥＭＴの需要が増大している。また、よ
り高い周波数であるミリ波帯に対応するために、ＩｎＡ
ｌＡｓ／ＩｎＧａＡｓという新しい構造を用いたＨＥＭ
Ｔの開発が進められており、例えば、特開平１−２５８
４７４号公報などに開示されている技術が知られてい
る。このＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ２００
の構造を図６に示す。ＩｎＰから成る基板１上に、Ｉｎ
ＡｌＡｓから成るバッファ層２（膜厚１００ｎｍ）、Ｉ
ｎＧａＡｓから成るチャネル層３（膜厚１５ｎｍ）、Ｉ
ｎＡｌＡｓから成るスペーサ層４（膜厚５ｎｍ）、１×
１０19ｃｍ-3のキャリア濃度にドープされたｎ型のＩｎ
ＡｌＡｓから成るドープ層５（膜厚１０ｎｍ）、ＩｎＡ
ｌＡｓから成るゲートコンタクト層６（膜厚１０ｎ
ｍ）、１×１０19ｃｍ-3のキャリア濃度にドープされた
ｎ型のＩｎＧａＡｓから成るキャップ層７（膜厚２０ｎ
ｍ）が順次積層されている。ここで、ｎ型としていない
層はアンドープ層である。また、Ｉｎの組成比は、Ｉｎ
ＡｌＡｓ層で0.52、ＩｎＧａＡｓ層で0.53である。そし
てゲート電極８を設ける部分のみキャップ層７のリセス
エッチングを行ってリセス部７ａを設け、露出したゲー
トコンタクト層６上にＴ型断面形状のゲート電極８が形
成されている。また、キャップ層７上にはソース電極９
及びドレイン電極１０が形成されている。
【０００３】ゲートコンタクト層６上にキャップ層７を
形成した目的は、ゲートコンタクト層６の酸化防止、並
びにソース電極９及びドレイン電極１０からゲート電極
８近傍までの横方向抵抗を低減させ、素子性能を向上す
ることにある。従って、かなり高濃度のドープがなされ
ているため、ショットキー特性を必要とするゲート電極
８を形成するには、キャップ層７を除去する必要があ
る。このキャップ層７を除去するために、ゲート電極８
を形成する際に用いるレジストの開口部を共用してリセ
スエッチングを行い、ゲートコンタクト層６が露出した
状態で停止する必要がある。レジストの開口部の幅は、
ゲート電極８の幅によって決まり、通常0.1 〜0.25μm
程度である。図６ではＩｎＡｌＡｓ／ＩｎＧａＡｓ系Ｈ
ＥＭＴ２００の構造を示したが、ＧａＡｓＭＥＳＦＥＴ
や従来のＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴにおいても
同様な主旨で高濃度ドープｎ型キャップ層が設けられ、
これをリセスエッチングにより除去した後にゲート電極
を形成する必要がある。
形成した目的は、ゲートコンタクト層６の酸化防止、並
びにソース電極９及びドレイン電極１０からゲート電極
８近傍までの横方向抵抗を低減させ、素子性能を向上す
ることにある。従って、かなり高濃度のドープがなされ
ているため、ショットキー特性を必要とするゲート電極
８を形成するには、キャップ層７を除去する必要があ
る。このキャップ層７を除去するために、ゲート電極８
を形成する際に用いるレジストの開口部を共用してリセ
スエッチングを行い、ゲートコンタクト層６が露出した
状態で停止する必要がある。レジストの開口部の幅は、
ゲート電極８の幅によって決まり、通常0.1 〜0.25μm
程度である。図６ではＩｎＡｌＡｓ／ＩｎＧａＡｓ系Ｈ
ＥＭＴ２００の構造を示したが、ＧａＡｓＭＥＳＦＥＴ
や従来のＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴにおいても
同様な主旨で高濃度ドープｎ型キャップ層が設けられ、
これをリセスエッチングにより除去した後にゲート電極
を形成する必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら上記開示
技術では、キャップ層７をリセスエッチングする際に、
レジストの開口部の幅が0.1 〜0.25μm 程度であり、リ
セス部７ａの断面形状がメサ形状、即ち側面部７ｂが斜
めになるため、あまり厚いキャップ層７を形成するとリ
セス部７ａの底面部７ｃの幅がレジストの開口部の幅よ
り小さくなり、ゲート電極８がキャップ層７に接触して
しまうため、キャップ層７の厚さとしては20〜30ｎｍ程
度にしかできず、このためソース電極９及びドレイン電
極１０からゲート電極８近傍までの横方向の低抵抗化に
は限界があるという問題がある。
技術では、キャップ層７をリセスエッチングする際に、
レジストの開口部の幅が0.1 〜0.25μm 程度であり、リ
セス部７ａの断面形状がメサ形状、即ち側面部７ｂが斜
めになるため、あまり厚いキャップ層７を形成するとリ
セス部７ａの底面部７ｃの幅がレジストの開口部の幅よ
り小さくなり、ゲート電極８がキャップ層７に接触して
しまうため、キャップ層７の厚さとしては20〜30ｎｍ程
度にしかできず、このためソース電極９及びドレイン電
極１０からゲート電極８近傍までの横方向の低抵抗化に
は限界があるという問題がある。
【０００５】従って、本発明の目的は、上記課題に鑑
み、キャップ層を金属膜で構成することにより、ソース
電極及びドレイン電極からゲート電極近傍までの横方向
の抵抗を低減したＨＥＭＴ及びその製造方法を提供する
ことである。
み、キャップ層を金属膜で構成することにより、ソース
電極及びドレイン電極からゲート電極近傍までの横方向
の抵抗を低減したＨＥＭＴ及びその製造方法を提供する
ことである。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
め、本発明の構成は、少なくとも第一の半導体層と、開
口部を有し、不純物が添加され、該第一の半導体層上に
形成された第二の半導体層と、該第二の半導体層の開口
部を介して該第一の半導体層上にショットキー接触して
形成されたＴ型断面形状のゲート電極とを備えた電界効
果トランジスタであって、第二の半導体層上にゲート電
極と非接触にて形成された金属層を備え、該金属層上に
ソース電極及びドレイン電極が形成されたという技術的
手段を採用するものである。
め、本発明の構成は、少なくとも第一の半導体層と、開
口部を有し、不純物が添加され、該第一の半導体層上に
形成された第二の半導体層と、該第二の半導体層の開口
部を介して該第一の半導体層上にショットキー接触して
形成されたＴ型断面形状のゲート電極とを備えた電界効
果トランジスタであって、第二の半導体層上にゲート電
極と非接触にて形成された金属層を備え、該金属層上に
ソース電極及びドレイン電極が形成されたという技術的
手段を採用するものである。
【０００７】また、第二の発明の構成は、Ｔ型断面形状
のゲート電極の上部幅は、第二の半導体層の開口部の幅
より大きいという技術的手段を採用するものである。
のゲート電極の上部幅は、第二の半導体層の開口部の幅
より大きいという技術的手段を採用するものである。
【０００８】第三の発明の構成は、第一の半導体層はＩ
ｎＡｌＡｓから成り、第二の半導体層はｎ型のＩｎＧａ
Ａｓから成るという技術的手段を採用するものである。
ｎＡｌＡｓから成り、第二の半導体層はｎ型のＩｎＧａ
Ａｓから成るという技術的手段を採用するものである。
【０００９】第四の発明の構成は、第一の半導体層はｎ
型のＡｌＧａＡｓから成り、第二の半導体層はｎ型のＧ
ａＡｓから成り、第一の半導体層下にＧａＡｓから成る
第三の半導体層を備えたという技術的手段を採用するも
のである。
型のＡｌＧａＡｓから成り、第二の半導体層はｎ型のＧ
ａＡｓから成り、第一の半導体層下にＧａＡｓから成る
第三の半導体層を備えたという技術的手段を採用するも
のである。
【００１０】第五の発明の構成は、第一の半導体層はｎ
型のＡｌＧａＡｓから成り、第二の半導体層はｎ型のＧ
ａＡｓから成り、第一の半導体層下にＩｎＧａＡｓから
成る第三の半導体層を備えたという技術的手段を採用す
るものである。
型のＡｌＧａＡｓから成り、第二の半導体層はｎ型のＧ
ａＡｓから成り、第一の半導体層下にＩｎＧａＡｓから
成る第三の半導体層を備えたという技術的手段を採用す
るものである。
【００１１】第六の発明の構成は、第一の半導体層はｎ
型のＧａＡｓから成り、第二の半導体層はｎ型のＧａＡ
ｓから成るという技術的手段を採用するものである。
型のＧａＡｓから成り、第二の半導体層はｎ型のＧａＡ
ｓから成るという技術的手段を採用するものである。
【００１２】第七の発明の構成は、少なくとも第一の半
導体層と、開口部を有し、不純物が添加され、該第一の
半導体層上に形成された第二の半導体層と、該第二の半
導体層の開口部を介して該第一の半導体層上にショット
キー接触して形成されたＴ型断面形状のゲート電極とを
備えた電界効果トランジスタの製造方法であって、第一
の半導体層上に第二の半導体層を形成する工程と、第二
の半導体層にエッチング処理を行なって開口部を形成
し、第一の半導体層の一部を露出させる工程と、第一の
半導体層の露出した部分に、Ｔ型断面形状のゲート電極
をショットキー接触して形成する工程と、第二の半導体
層上にゲート電極と非接触にて金属層を形成する工程
と、該金属層上にソース電極及びドレイン電極を形成す
る工程とから成るという技術的手段を採用するものであ
る。
導体層と、開口部を有し、不純物が添加され、該第一の
半導体層上に形成された第二の半導体層と、該第二の半
導体層の開口部を介して該第一の半導体層上にショット
キー接触して形成されたＴ型断面形状のゲート電極とを
備えた電界効果トランジスタの製造方法であって、第一
の半導体層上に第二の半導体層を形成する工程と、第二
の半導体層にエッチング処理を行なって開口部を形成
し、第一の半導体層の一部を露出させる工程と、第一の
半導体層の露出した部分に、Ｔ型断面形状のゲート電極
をショットキー接触して形成する工程と、第二の半導体
層上にゲート電極と非接触にて金属層を形成する工程
と、該金属層上にソース電極及びドレイン電極を形成す
る工程とから成るという技術的手段を採用するものであ
る。
【００１３】第八の発明の構成は、金属層を形成する工
程は、蒸着法にて金属層を第二の半導体層上に形成する
という技術的手段を採用するものである。
程は、蒸着法にて金属層を第二の半導体層上に形成する
という技術的手段を採用するものである。
【００１４】
【作用及び効果】上記構成から成る本発明の作用は、第
一の半導体層上に、開口部を有し、不純物が添加された
第二の半導体層が形成され、その開口部を介して第一の
半導体層上にＴ型断面形状のゲート電極がショットキー
接触して形成される。そして第二の半導体層上には金属
層がゲート電極と接触しないように形成され、その金属
層上にソース電極及びドレイン電極が形成されている。
ＦＥＴをこのような構成とすることにより、従来の半導
体層から成るキャップ層に代わり金属層を用いているた
め、ソース抵抗及びドレイン抵抗の低抵抗化を実現でき
る。この金属層を膜厚５０ｎｍ程度まで形成することが
できるため、ソース抵抗及びドレイン抵抗をより低減す
ることができる。さらに、キャップ層のない構成である
ことにより、ゲート電極下のエッチング量を少なくする
ことができるため、エッチング深さのばらつき、即ちゲ
ート電極とチャネル層との距離のばらつきを少なくで
き、素子特性のばらつきを低減できるという効果もある
（請求項１）。
一の半導体層上に、開口部を有し、不純物が添加された
第二の半導体層が形成され、その開口部を介して第一の
半導体層上にＴ型断面形状のゲート電極がショットキー
接触して形成される。そして第二の半導体層上には金属
層がゲート電極と接触しないように形成され、その金属
層上にソース電極及びドレイン電極が形成されている。
ＦＥＴをこのような構成とすることにより、従来の半導
体層から成るキャップ層に代わり金属層を用いているた
め、ソース抵抗及びドレイン抵抗の低抵抗化を実現でき
る。この金属層を膜厚５０ｎｍ程度まで形成することが
できるため、ソース抵抗及びドレイン抵抗をより低減す
ることができる。さらに、キャップ層のない構成である
ことにより、ゲート電極下のエッチング量を少なくする
ことができるため、エッチング深さのばらつき、即ちゲ
ート電極とチャネル層との距離のばらつきを少なくで
き、素子特性のばらつきを低減できるという効果もある
（請求項１）。
【００１５】また、第二の作用は、Ｔ型断面形状のゲー
ト電極の上部幅を、第二の半導体層の開口部の幅より大
きくする。これにより、ゲート電極の形成の後に、第二
の半導体層上に金属層を蒸着法により形成すれば、ゲー
ト電極の上部がマスクとして機能し、開口部内への金属
層の侵入を防止することができ、ゲートリークの発生を
防止することができる（請求項２）。
ト電極の上部幅を、第二の半導体層の開口部の幅より大
きくする。これにより、ゲート電極の形成の後に、第二
の半導体層上に金属層を蒸着法により形成すれば、ゲー
ト電極の上部がマスクとして機能し、開口部内への金属
層の侵入を防止することができ、ゲートリークの発生を
防止することができる（請求項２）。
【００１６】第三の作用は、第一の半導体層をＩｎＡｌ
Ａｓで構成し、第二の半導体層をｎ型のＩｎＧａＡｓで
構成する。これにより、素子特性の優れたＩｎＡｌＡｓ
／ＩｎＧａＡｓ系ＦＥＴを得ることができ、特に、第二
の半導体層をＩｎＧａＡｓで構成するため、ノンアロー
オーミック接触を得ることができる（請求項３）。
Ａｓで構成し、第二の半導体層をｎ型のＩｎＧａＡｓで
構成する。これにより、素子特性の優れたＩｎＡｌＡｓ
／ＩｎＧａＡｓ系ＦＥＴを得ることができ、特に、第二
の半導体層をＩｎＧａＡｓで構成するため、ノンアロー
オーミック接触を得ることができる（請求項３）。
【００１７】第四の作用は、第一の半導体層をｎ型のＡ
ｌＧａＡｓで構成し、第二の半導体層をｎ型のＧａＡｓ
で構成し、第一の半導体層下にＧａＡｓから成る第三の
半導体層を備える。これにより、素子特性の優れたＡｌ
ＧａＡｓ／ＧａＡｓ系ＦＥＴを得ることができる（請求
項４）。
ｌＧａＡｓで構成し、第二の半導体層をｎ型のＧａＡｓ
で構成し、第一の半導体層下にＧａＡｓから成る第三の
半導体層を備える。これにより、素子特性の優れたＡｌ
ＧａＡｓ／ＧａＡｓ系ＦＥＴを得ることができる（請求
項４）。
【００１８】第五の作用は、第一の半導体層をｎ型のＡ
ｌＧａＡｓで構成し、第二の半導体層をｎ型のＧａＡｓ
で構成し、第一の半導体層下にＩｎＧａＡｓから成る第
三の半導体層を備える。これにより、素子特性の優れた
ＡｌＧａＡｓ／ＩｎＧａＡｓ系ＦＥＴを得ることができ
る（請求項５）。
ｌＧａＡｓで構成し、第二の半導体層をｎ型のＧａＡｓ
で構成し、第一の半導体層下にＩｎＧａＡｓから成る第
三の半導体層を備える。これにより、素子特性の優れた
ＡｌＧａＡｓ／ＩｎＧａＡｓ系ＦＥＴを得ることができ
る（請求項５）。
【００１９】第六の作用は、第一の半導体層をｎ型のＧ
ａＡｓで構成し、第二の半導体層をｎ型のＧａＡｓで構
成する。これにより、素子特性の優れたＧａＡｓ系ＭＥ
ＳＦＥＴを得ることができる（請求項６）。
ａＡｓで構成し、第二の半導体層をｎ型のＧａＡｓで構
成する。これにより、素子特性の優れたＧａＡｓ系ＭＥ
ＳＦＥＴを得ることができる（請求項６）。
【００２０】第七の作用は、少なくとも第一の半導体層
と、開口部を有し、不純物が添加され、該第一の半導体
層上に形成された第二の半導体層と、該第二の半導体層
の開口部を介して該第一の半導体層上にショットキー接
触して形成されたＴ型断面形状のゲート電極とを備えた
電界効果トランジスタの製造方法であって、まず、第一
の半導体層上に第二の半導体層を形成し、その第二の半
導体層にエッチング処理を行なって開口部を形成して第
一の半導体層の一部を露出させる。次に、第一の半導体
層の露出した部分に、Ｔ型断面形状のゲート電極をショ
ットキー接触して形成する。そして第二の半導体層上に
ゲート電極と非接触にて金属層を形成し、その金属層上
にソース電極及びドレイン電極をリフトオフ法により形
成してＦＥＴを形成する。これにより、ゲート電極がＴ
型断面形状であるため、金属層を第二の半導体層上に蒸
着法にて形成すれば、ゲート電極の上部がマスクとして
機能するために、マスク形成工程を省略することがで
き、ＦＥＴの生産効率を向上させることができる（請求
項７）。
と、開口部を有し、不純物が添加され、該第一の半導体
層上に形成された第二の半導体層と、該第二の半導体層
の開口部を介して該第一の半導体層上にショットキー接
触して形成されたＴ型断面形状のゲート電極とを備えた
電界効果トランジスタの製造方法であって、まず、第一
の半導体層上に第二の半導体層を形成し、その第二の半
導体層にエッチング処理を行なって開口部を形成して第
一の半導体層の一部を露出させる。次に、第一の半導体
層の露出した部分に、Ｔ型断面形状のゲート電極をショ
ットキー接触して形成する。そして第二の半導体層上に
ゲート電極と非接触にて金属層を形成し、その金属層上
にソース電極及びドレイン電極をリフトオフ法により形
成してＦＥＴを形成する。これにより、ゲート電極がＴ
型断面形状であるため、金属層を第二の半導体層上に蒸
着法にて形成すれば、ゲート電極の上部がマスクとして
機能するために、マスク形成工程を省略することがで
き、ＦＥＴの生産効率を向上させることができる（請求
項７）。
【００２１】第八の作用は、金属層を蒸着法にて第二の
半導体層上に形成する。これにより、金属層を第二の半
導体層上に自己整合的に形成することができるため、パ
ターン合わせ精度の問題がなく、歩留りを向上させるこ
とができる（請求項８）。
半導体層上に形成する。これにより、金属層を第二の半
導体層上に自己整合的に形成することができるため、パ
ターン合わせ精度の問題がなく、歩留りを向上させるこ
とができる（請求項８）。
【００２２】
【発明の実施の形態】以下、本発明を具体的な実施例に
基づいて説明する。図１は、本発明に係わるＩｎＡｌＡ
ｓ／ＩｎＧａＡｓ／ＩｎＰ系ＨＥＭＴ１００（電界効果
トランジスタに相当）の第一実施例の構成を示した模式
的構造図である。図１に示されるように、半絶縁性のＩ
ｎＰから成る基板１上に、ＩｎＡｌＡｓから成るバッフ
ァ層２、ＩｎＧａＡｓから成るチャネル層３、ＩｎＡｌ
Ａｓから成るスペーサ層４、１×１０19ｃｍ-3のキャリ
ア濃度にドープされたｎ型のＩｎＡｌＡｓから成るドー
プ層５、ＩｎＡｌＡｓから成るゲートコンタクト層６
（第一の半導体層に相当）、δドープされたＩｎ組成比
が０．８のｎ型のＩｎＧａＡｓから成るノンアロイオー
ミックコンタクト層７１（第二の半導体層に相当）が順
次積層形成されている。オーミックコンタクト層７１に
は、幅ｄ2 のリセス部７１ａ（開口部に相当）が設けら
れ、このリセス部７１ａを介して、ゲートコンタクト層
６の露出した部分に、上部８ａの幅がｄ1 のＴ型断面形
状のゲート電極８が形成されている。ここで、リセス部
７１ａの幅ｄ2 はゲート電極８の上部幅ｄ1 より小さく
設定されている。また、オーミックコンクタト層７１上
には、Ａｌから成る金属膜１１（金属層に相当）が形成
され、この金属膜１１上にＡｕから成るソース電極９及
びドレイン電極１０が形成されて、ＨＥＭＴ１００が形
成されている。尚、上記半導体層の中でｎ型としていな
い層はアンドープ層であり、特にＩｎ組成比を記載して
いない半導体層のＩｎ組成比は、ＩｎＡｌＡｓ層で０．
５２、ＩｎＧａＡｓ層で０．５３である。
基づいて説明する。図１は、本発明に係わるＩｎＡｌＡ
ｓ／ＩｎＧａＡｓ／ＩｎＰ系ＨＥＭＴ１００（電界効果
トランジスタに相当）の第一実施例の構成を示した模式
的構造図である。図１に示されるように、半絶縁性のＩ
ｎＰから成る基板１上に、ＩｎＡｌＡｓから成るバッフ
ァ層２、ＩｎＧａＡｓから成るチャネル層３、ＩｎＡｌ
Ａｓから成るスペーサ層４、１×１０19ｃｍ-3のキャリ
ア濃度にドープされたｎ型のＩｎＡｌＡｓから成るドー
プ層５、ＩｎＡｌＡｓから成るゲートコンタクト層６
（第一の半導体層に相当）、δドープされたＩｎ組成比
が０．８のｎ型のＩｎＧａＡｓから成るノンアロイオー
ミックコンタクト層７１（第二の半導体層に相当）が順
次積層形成されている。オーミックコンタクト層７１に
は、幅ｄ2 のリセス部７１ａ（開口部に相当）が設けら
れ、このリセス部７１ａを介して、ゲートコンタクト層
６の露出した部分に、上部８ａの幅がｄ1 のＴ型断面形
状のゲート電極８が形成されている。ここで、リセス部
７１ａの幅ｄ2 はゲート電極８の上部幅ｄ1 より小さく
設定されている。また、オーミックコンクタト層７１上
には、Ａｌから成る金属膜１１（金属層に相当）が形成
され、この金属膜１１上にＡｕから成るソース電極９及
びドレイン電極１０が形成されて、ＨＥＭＴ１００が形
成されている。尚、上記半導体層の中でｎ型としていな
い層はアンドープ層であり、特にＩｎ組成比を記載して
いない半導体層のＩｎ組成比は、ＩｎＡｌＡｓ層で０．
５２、ＩｎＧａＡｓ層で０．５３である。
【００２３】次に、ＨＥＭＴ１００の製造方法を図２に
基づいて説明する。図２はＨＥＭＴ１００の製造方法を
示した模式的構造図である。まず、分子線結晶成長（Mo
lecular Beam Epitaxy: 以下ＭＢＥと記す）装置内で、
基板１上に、バッファ層２を膜厚１００ｎｍ、チャネル
層３を膜厚１５ｎｍ、スペーサ層４を膜厚５ｎｍ、ドー
プ層５を膜厚１０ｎｍ、ゲートコンタクト層６を膜厚１
０ｎｍ、オーミックコンタクト層７１を膜厚５ｎｍ順次
結晶成長させる（図２（ａ）参照）。続いて、オーミッ
クコンタクト層７１に対してリセスエッチングを行い、
ゲートコンタクト層６を突き抜けない程度に幅ｄ2 のリ
セス部７１ａを形成する。このリセス部７１ａの形成に
より、露出したゲートコンタクト層６上に通常のゲート
電極形成方法を用いて上部幅ｄ1 のＴ型断面形状のゲー
ト電極８を形成する（図２（ｂ）参照）。
基づいて説明する。図２はＨＥＭＴ１００の製造方法を
示した模式的構造図である。まず、分子線結晶成長（Mo
lecular Beam Epitaxy: 以下ＭＢＥと記す）装置内で、
基板１上に、バッファ層２を膜厚１００ｎｍ、チャネル
層３を膜厚１５ｎｍ、スペーサ層４を膜厚５ｎｍ、ドー
プ層５を膜厚１０ｎｍ、ゲートコンタクト層６を膜厚１
０ｎｍ、オーミックコンタクト層７１を膜厚５ｎｍ順次
結晶成長させる（図２（ａ）参照）。続いて、オーミッ
クコンタクト層７１に対してリセスエッチングを行い、
ゲートコンタクト層６を突き抜けない程度に幅ｄ2 のリ
セス部７１ａを形成する。このリセス部７１ａの形成に
より、露出したゲートコンタクト層６上に通常のゲート
電極形成方法を用いて上部幅ｄ1 のＴ型断面形状のゲー
ト電極８を形成する（図２（ｂ）参照）。
【００２４】ゲート電極８の形成後、全面にＡｌを蒸着
して金属膜１１を形成する。このとき金属膜１１をゲー
ト電極８の下部８ｂの高さより小さくなるように形成す
る。本実施例では金属膜１１の膜厚を５０ｎｍとした。
蒸着の際、ゲート電極８の上部８ａがマスクとして機能
し、金属膜１１はオーミックコンタクト層７１上のゲー
ト電極８の投影領域を除いた部分に形成される（図２
（ｃ）参照）。金属膜１１の形成時に、Ａｌはゲート電
極８上にも形成されるが何ら問題はない。金属膜１１は
ゲート電極８の下部８ａの高さより小さく形成されるた
めに、金属膜１１とゲート電極８とが接触することはな
い。また、ゲート電極８の上部幅ｄ1 をリセス部７１ａ
の幅ｄ2 より大きく設定しているため、リセス部７１ａ
への金属膜１１の侵入を防止し、ゲートリークの発生を
防止している。尚、蒸着の際にゲート電極８下への蒸着
金属の回り込みを最小限にするために、できるだけ真空
度の高い状態で蒸着し、蒸着金属が基板にできるだけ垂
直に入射するように配置するとよい。金属膜１１の形成
後、通常のリフトオフ法により、金属膜１１上にソース
電極９及びドレイン電極１０を形成し、ＨＥＭＴ１００
が製造される（図２（ｄ）参照）。
して金属膜１１を形成する。このとき金属膜１１をゲー
ト電極８の下部８ｂの高さより小さくなるように形成す
る。本実施例では金属膜１１の膜厚を５０ｎｍとした。
蒸着の際、ゲート電極８の上部８ａがマスクとして機能
し、金属膜１１はオーミックコンタクト層７１上のゲー
ト電極８の投影領域を除いた部分に形成される（図２
（ｃ）参照）。金属膜１１の形成時に、Ａｌはゲート電
極８上にも形成されるが何ら問題はない。金属膜１１は
ゲート電極８の下部８ａの高さより小さく形成されるた
めに、金属膜１１とゲート電極８とが接触することはな
い。また、ゲート電極８の上部幅ｄ1 をリセス部７１ａ
の幅ｄ2 より大きく設定しているため、リセス部７１ａ
への金属膜１１の侵入を防止し、ゲートリークの発生を
防止している。尚、蒸着の際にゲート電極８下への蒸着
金属の回り込みを最小限にするために、できるだけ真空
度の高い状態で蒸着し、蒸着金属が基板にできるだけ垂
直に入射するように配置するとよい。金属膜１１の形成
後、通常のリフトオフ法により、金属膜１１上にソース
電極９及びドレイン電極１０を形成し、ＨＥＭＴ１００
が製造される（図２（ｄ）参照）。
【００２５】ＨＥＭＴ１００を上記構成とすることによ
り、従来の半導体層から成るキャップ層の代わりに金属
膜１１を設けているために、横方向の抵抗を極めて小さ
くすることができる。本実施例では、金属膜１１にＡｌ
を用いたが、同じ膜厚のｎ型のＩｎＧａＡｓ層に比べて
約２桁小さい抵抗を示すことを本願発明者らは確認して
おり、ソース抵抗及びドレイン抵抗の大幅な低減を図る
ことができる。また、蒸着法により形成されることで、
金属膜１１はオーミックコンタクト層７１上に自己整合
的に形成されるため、パターン合わせ精度の問題がな
く、高い歩留りでの形成が可能となる。さらに、従来の
キャップ層がないために、ゲート電極８下のリセスエッ
チング量が少なくて済むため、エッチング深さのばらつ
きが小さくなり、ゲート電極８とチャネル層３との距離
のばらつきが小さくなるため、素子特性のばらつきを低
減することができる。加えて、金属膜１１を蒸着により
形成する際に、ゲート電極８をリセス部７１ａへのマス
クとして利用しているために、マスク形成工程を省略す
ることができ、ＨＥＭＴ１００の製造の効率を向上させ
ることができる。
り、従来の半導体層から成るキャップ層の代わりに金属
膜１１を設けているために、横方向の抵抗を極めて小さ
くすることができる。本実施例では、金属膜１１にＡｌ
を用いたが、同じ膜厚のｎ型のＩｎＧａＡｓ層に比べて
約２桁小さい抵抗を示すことを本願発明者らは確認して
おり、ソース抵抗及びドレイン抵抗の大幅な低減を図る
ことができる。また、蒸着法により形成されることで、
金属膜１１はオーミックコンタクト層７１上に自己整合
的に形成されるため、パターン合わせ精度の問題がな
く、高い歩留りでの形成が可能となる。さらに、従来の
キャップ層がないために、ゲート電極８下のリセスエッ
チング量が少なくて済むため、エッチング深さのばらつ
きが小さくなり、ゲート電極８とチャネル層３との距離
のばらつきが小さくなるため、素子特性のばらつきを低
減することができる。加えて、金属膜１１を蒸着により
形成する際に、ゲート電極８をリセス部７１ａへのマス
クとして利用しているために、マスク形成工程を省略す
ることができ、ＨＥＭＴ１００の製造の効率を向上させ
ることができる。
【００２６】尚、本実施例では各半導体層をＭＢＥ装置
を用いて結晶成長させたが、他の結晶成長法を用いても
よい。また、各半導体層の膜厚も上記の膜厚に限定され
るものではない。本実施例では、オーミックコンタクト
層７１をδドープされたＩｎ組成比が０．８のｎ型のＩ
ｎＧａＡｓで構成したが、オーミックコンタクト層７１
はこれに限定されるものではなく、ノンアロイでオーミ
ック接触が形成されればよく、その組成比は限定しな
い。また、本実施例では金属膜１１をＡｌで構成した
が、金属膜１１の組成はこれに限定されるものではな
く、他の組成であってもよい。
を用いて結晶成長させたが、他の結晶成長法を用いても
よい。また、各半導体層の膜厚も上記の膜厚に限定され
るものではない。本実施例では、オーミックコンタクト
層７１をδドープされたＩｎ組成比が０．８のｎ型のＩ
ｎＧａＡｓで構成したが、オーミックコンタクト層７１
はこれに限定されるものではなく、ノンアロイでオーミ
ック接触が形成されればよく、その組成比は限定しな
い。また、本実施例では金属膜１１をＡｌで構成した
が、金属膜１１の組成はこれに限定されるものではな
く、他の組成であってもよい。
【００２７】上記実施例では基板１上にバッファ層２を
設けた構成としたが、バッファ層２はチャネル層３の結
晶性を向上させるために設けた層であり、必要に応じて
バッファ層２を設けない構成としてもよい。また、上記
実施例ではドープ層５の下にスペーサ層４を備えた構成
としたが、スペーサ層４はチャネル層３中の電子の走行
速度を向上させるために設けた層であり、必要に応じて
スペーサ層４を設けない構成としてもよい。
設けた構成としたが、バッファ層２はチャネル層３の結
晶性を向上させるために設けた層であり、必要に応じて
バッファ層２を設けない構成としてもよい。また、上記
実施例ではドープ層５の下にスペーサ層４を備えた構成
としたが、スペーサ層４はチャネル層３中の電子の走行
速度を向上させるために設けた層であり、必要に応じて
スペーサ層４を設けない構成としてもよい。
【００２８】続いて、本発明に係わる第二実施例を図３
に基づいて説明する。図３はＡｌＧａＡｓ／ＧａＡｓ系
ＨＥＭＴ１０１の構成を示した模式的構造図である。半
絶縁性のＧａＡｓから成る基板４１上に、アンドープの
ＧａＡｓから成るバッファ層４２（膜厚５００ｎｍ）、
アンドープのＡｌＧａＡｓから成るスペーサ層４３（膜
厚５ｎｍ）、２×１０18ｃｍ-3程度のキャリア濃度にド
ープされたｎ型のＡｌＧａＡｓから成るドープ層４４
（第一の半導体層に相当、膜厚３０ｎｍ）、δドープさ
れたｎ型のＧａＡｓから成るオーミックコンタクト層４
５（第二の半導体層に相当、膜厚５ｎｍ）が順次積層さ
れている。尚、上記半導体層のＡｌ組成比は０．３であ
る。オーミックコンタクト層４５には、ドープ層４４が
露出する程度に、幅ｄ2 のリセス部４５ａ（開口部に相
当）が形成されている。そしてドープ層４４の露出した
部分に上部幅ｄ1 のＴ型断面形状のゲート電極８が形成
されている。オーミックコンタクト層４５上にはＡｌか
ら成る金属膜１１が形成され、この金属膜１１上にソー
ス電極９及びドレイン電極１０が形成されて、ＨＥＭＴ
１０１が構成されている。
に基づいて説明する。図３はＡｌＧａＡｓ／ＧａＡｓ系
ＨＥＭＴ１０１の構成を示した模式的構造図である。半
絶縁性のＧａＡｓから成る基板４１上に、アンドープの
ＧａＡｓから成るバッファ層４２（膜厚５００ｎｍ）、
アンドープのＡｌＧａＡｓから成るスペーサ層４３（膜
厚５ｎｍ）、２×１０18ｃｍ-3程度のキャリア濃度にド
ープされたｎ型のＡｌＧａＡｓから成るドープ層４４
（第一の半導体層に相当、膜厚３０ｎｍ）、δドープさ
れたｎ型のＧａＡｓから成るオーミックコンタクト層４
５（第二の半導体層に相当、膜厚５ｎｍ）が順次積層さ
れている。尚、上記半導体層のＡｌ組成比は０．３であ
る。オーミックコンタクト層４５には、ドープ層４４が
露出する程度に、幅ｄ2 のリセス部４５ａ（開口部に相
当）が形成されている。そしてドープ層４４の露出した
部分に上部幅ｄ1 のＴ型断面形状のゲート電極８が形成
されている。オーミックコンタクト層４５上にはＡｌか
ら成る金属膜１１が形成され、この金属膜１１上にソー
ス電極９及びドレイン電極１０が形成されて、ＨＥＭＴ
１０１が構成されている。
【００２９】ＨＥＭＴ１０１を図３に示される構成とす
ることにより、第一実施例と同様に従来のキャップ層の
代わりに金属膜１１を配置しているため、横方向の抵抗
を極めて小さくすることができ、ソース抵抗及びドレイ
ン抵抗を小さくすることができる。また、金属膜１１は
自己整合的に形成されるため、パターン合わせ精度の問
題がなく、高い歩留りで形成できると共に、ゲート電極
８下のリセスエッチング量が少なくて済むため、エッチ
ング深さのばらつきが小さくなり、素子特性のばらつき
を低減することができる。この他に、第一実施例に比べ
て、より簡易な構造とすることができる。
ることにより、第一実施例と同様に従来のキャップ層の
代わりに金属膜１１を配置しているため、横方向の抵抗
を極めて小さくすることができ、ソース抵抗及びドレイ
ン抵抗を小さくすることができる。また、金属膜１１は
自己整合的に形成されるため、パターン合わせ精度の問
題がなく、高い歩留りで形成できると共に、ゲート電極
８下のリセスエッチング量が少なくて済むため、エッチ
ング深さのばらつきが小さくなり、素子特性のばらつき
を低減することができる。この他に、第一実施例に比べ
て、より簡易な構造とすることができる。
【００３０】尚、本実施例ではオーミックコンタクト層
４５をＧａＡｓで構成したが、ＧａＡｓはＩｎＧａＡｓ
よりノンアロイオーミック接触が得にくいので、ゲート
電極８のドープ層４４との接触部分をＷやＷＳｉx （タ
ングステンシリサイド）といった耐熱性金属で形成し、
また金属膜１１をＡｕ−Ｇｅ合金等で形成して軽くアロ
イ処理を行なってもよい。
４５をＧａＡｓで構成したが、ＧａＡｓはＩｎＧａＡｓ
よりノンアロイオーミック接触が得にくいので、ゲート
電極８のドープ層４４との接触部分をＷやＷＳｉx （タ
ングステンシリサイド）といった耐熱性金属で形成し、
また金属膜１１をＡｕ−Ｇｅ合金等で形成して軽くアロ
イ処理を行なってもよい。
【００３１】次に、本発明に係わる第三実施例を図４に
基づいて説明する。図４はＡｌＧａＡｓ／ＩｎＧａＡｓ
系ＨＥＭＴ１０２の構成を示した模式的構造図である。
半絶縁性のＧａＡｓから成る基板５１上に、アンドープ
のＧａＡｓから成るバッファ層５２（膜厚５００ｎ
ｍ）、アンドープのＩｎＧａＡｓから成るチャネル層５
３（膜厚２０ｎｍ）、アンドープのＡｌＧａＡｓから成
るスペーサ層５４（膜厚５ｎｍ）、２×１０18ｃｍ-3程
度のキャリア濃度にドープされたｎ型のＡｌＧａＡｓか
ら成るドープ層５５（第一の半導体層に相当、膜厚３０
ｎｍ）、δドープされたｎ型のＧａＡｓから成るオーミ
ックコンタクト層５６（第二の半導体層に相当、膜厚５
ｎｍ）が順次積層されている。尚、上記半導体層のＡｌ
組成比及びＩｎ組成比は、ともに０．１５である。オー
ミックコンタクト層５６には、ドープ層５５が露出する
程度に幅ｄ2 のリセス部５６ａ（開口部に相当）が形成
されている。そしてドープ層５５の露出された部分に上
部幅ｄ1 のＴ型断面形状のゲート電極８が形成されてい
る。オーミックコンタクト層５６上にはＡｌから成る金
属膜１１が形成され、この金属膜１１上にソース電極９
及びドレイン電極１０が形成されて、ＨＥＭＴ１０２が
構成されている。このようにＨＥＭＴ１０２をＡｌＧａ
Ａｓ／ＩｎＧａＡｓ系で構成することにより、第一実施
例と同様な効果を得ることができる。
基づいて説明する。図４はＡｌＧａＡｓ／ＩｎＧａＡｓ
系ＨＥＭＴ１０２の構成を示した模式的構造図である。
半絶縁性のＧａＡｓから成る基板５１上に、アンドープ
のＧａＡｓから成るバッファ層５２（膜厚５００ｎ
ｍ）、アンドープのＩｎＧａＡｓから成るチャネル層５
３（膜厚２０ｎｍ）、アンドープのＡｌＧａＡｓから成
るスペーサ層５４（膜厚５ｎｍ）、２×１０18ｃｍ-3程
度のキャリア濃度にドープされたｎ型のＡｌＧａＡｓか
ら成るドープ層５５（第一の半導体層に相当、膜厚３０
ｎｍ）、δドープされたｎ型のＧａＡｓから成るオーミ
ックコンタクト層５６（第二の半導体層に相当、膜厚５
ｎｍ）が順次積層されている。尚、上記半導体層のＡｌ
組成比及びＩｎ組成比は、ともに０．１５である。オー
ミックコンタクト層５６には、ドープ層５５が露出する
程度に幅ｄ2 のリセス部５６ａ（開口部に相当）が形成
されている。そしてドープ層５５の露出された部分に上
部幅ｄ1 のＴ型断面形状のゲート電極８が形成されてい
る。オーミックコンタクト層５６上にはＡｌから成る金
属膜１１が形成され、この金属膜１１上にソース電極９
及びドレイン電極１０が形成されて、ＨＥＭＴ１０２が
構成されている。このようにＨＥＭＴ１０２をＡｌＧａ
Ａｓ／ＩｎＧａＡｓ系で構成することにより、第一実施
例と同様な効果を得ることができる。
【００３２】さらに、本発明に係わる第四実施例を図５
に基づいて説明する。図５はＧａＡｓ系ＭＥＳＦＥＴ１
０３の構成を示した模式的構造図である。半絶縁性のＧ
ａＡｓから成る基板６１上に、アンドープのＧａＡｓか
ら成るバッファ層６２（膜厚５００ｎｍ）、４×１０17
ｃｍ-3程度のキャリア濃度にドープされたｎ型のＧａＡ
ｓから成るチャネル層６３（第一の半導体層に相当、膜
厚２００ｎｍ）、δドープされたｎ型のＧａＡｓから成
るオーミックコンタクト層６４（第二の半導体層に相
当、膜厚５ｎｍ）が順次積層されている。オーミックコ
ンタクト層６４には、チャネル層６３が露出する程度に
幅ｄ2 のリセス部６４ａ（開口部に相当）が形成されて
いる。そしてチャネル層６３の露出された部分に上部幅
ｄ1 のＴ型断面形状のゲート電極８が形成されている。
オーミックコンタクト層６４上にはＡｌから成る金属膜
１１が形成され、この金属膜１１上にソース電極９及び
ドレイン電極１０が形成されて、ＭＥＳＦＥＴ１０３が
構成されている。このようにＭＥＳＦＥＴ１０３を構成
することにより、第一実施例と同様な効果を得ることが
できる。
に基づいて説明する。図５はＧａＡｓ系ＭＥＳＦＥＴ１
０３の構成を示した模式的構造図である。半絶縁性のＧ
ａＡｓから成る基板６１上に、アンドープのＧａＡｓか
ら成るバッファ層６２（膜厚５００ｎｍ）、４×１０17
ｃｍ-3程度のキャリア濃度にドープされたｎ型のＧａＡ
ｓから成るチャネル層６３（第一の半導体層に相当、膜
厚２００ｎｍ）、δドープされたｎ型のＧａＡｓから成
るオーミックコンタクト層６４（第二の半導体層に相
当、膜厚５ｎｍ）が順次積層されている。オーミックコ
ンタクト層６４には、チャネル層６３が露出する程度に
幅ｄ2 のリセス部６４ａ（開口部に相当）が形成されて
いる。そしてチャネル層６３の露出された部分に上部幅
ｄ1 のＴ型断面形状のゲート電極８が形成されている。
オーミックコンタクト層６４上にはＡｌから成る金属膜
１１が形成され、この金属膜１１上にソース電極９及び
ドレイン電極１０が形成されて、ＭＥＳＦＥＴ１０３が
構成されている。このようにＭＥＳＦＥＴ１０３を構成
することにより、第一実施例と同様な効果を得ることが
できる。
【００３３】上記に示されるように、本発明によれば、
オーミックコンタクト層上に金属膜を形成し、その金属
膜上にソース電極及びドレイン電極を形成することによ
り、横方向の抵抗を極めて小さくすることができ、ソー
ス抵抗及びドレイン抵抗を小さくすることができる。ま
た、金属膜を蒸着法により形成すれば、オーミックコン
タクト層上に自己整合的に形成することができるため、
パターン合わせ精度の問題がなく、高い歩留りでの形成
が可能となる。さらに、従来のキャップ層がないため
に、ゲート電極下のリセスエッチング量が少なくて済む
ため、エッチング深さのばらつきを小さくでき、ゲート
電極とチャネル層との距離のばらつきを小さくできるた
め、素子特性のばらつきを低減することができる。加え
てＴ型断面形状のゲート電極を金属膜形成時のマスクと
して利用することができるため、マスク形成工程を省略
でき、ＨＥＭＴの生産性を向上できる。
オーミックコンタクト層上に金属膜を形成し、その金属
膜上にソース電極及びドレイン電極を形成することによ
り、横方向の抵抗を極めて小さくすることができ、ソー
ス抵抗及びドレイン抵抗を小さくすることができる。ま
た、金属膜を蒸着法により形成すれば、オーミックコン
タクト層上に自己整合的に形成することができるため、
パターン合わせ精度の問題がなく、高い歩留りでの形成
が可能となる。さらに、従来のキャップ層がないため
に、ゲート電極下のリセスエッチング量が少なくて済む
ため、エッチング深さのばらつきを小さくでき、ゲート
電極とチャネル層との距離のばらつきを小さくできるた
め、素子特性のばらつきを低減することができる。加え
てＴ型断面形状のゲート電極を金属膜形成時のマスクと
して利用することができるため、マスク形成工程を省略
でき、ＨＥＭＴの生産性を向上できる。
【図１】本発明に係わる第一実施例の構成を示した模式
的構造図。
的構造図。
【図２】本発明に係わる第一実施例の製造方法を示した
模式図。
模式図。
【図３】本発明に係わる第二実施例の構成を示した模式
的構造図。
的構造図。
【図４】本発明に係わる第三実施例の構成を示した模式
的構造図。
的構造図。
【図５】本発明に係わる第四実施例の構成を示した模式
的構造図。
的構造図。
【図６】従来のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ
の構成を示した模式的構造図。
の構成を示した模式的構造図。
１ ＩｎＰ基板 ２ アンドープＩｎＡｌＡｓバッファ層 ３ アンドープＩｎＧａＡｓチャネル層 ４ アンドープＩｎＡｌＡｓスペーサ層 ５ ｎ型ＩｎＡｌＡｓドープ層 ６ アンドープＩｎＡｌＡｓゲートコンタ
クト層 ８ ゲート電極 ９ ソース電極 １０ ドレイン電極 １１ 金属膜 ７１ δドープｎ型ＩｎＧａＡｓオーミック
コンタクト層 ７１ａ リセス部 １００ ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ
系ＨＥＭＴ
クト層 ８ ゲート電極 ９ ソース電極 １０ ドレイン電極 １１ 金属膜 ７１ δドープｎ型ＩｎＧａＡｓオーミック
コンタクト層 ７１ａ リセス部 １００ ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ
系ＨＥＭＴ
Claims (8)
- 【請求項１】少なくとも第一の半導体層と、開口部を有
し、不純物が添加され、該第一の半導体層上に形成され
た第二の半導体層と、該第二の半導体層の開口部を介し
て該第一の半導体層上にショットキー接触して形成され
たＴ型断面形状のゲート電極とを備えた電界効果トラン
ジスタであって、 前記第二の半導体層上に前記ゲート電極と非接触にて形
成された金属層を備え、該金属層上にソース電極及びド
レイン電極が形成されたことを特徴とする電界効果トラ
ンジスタ。 - 【請求項２】Ｔ型断面形状の前記ゲート電極の上部幅
は、前記第二の半導体層の前記開口部の幅より大きいこ
とを特徴とする請求項１に記載の電界効果トランジス
タ。 - 【請求項３】前記第一の半導体層はＩｎＡｌＡｓから成
り、前記第二の半導体層はｎ型のＩｎＧａＡｓから成る
ことを特徴とする請求項１に記載の電界効果トランジス
タ。 - 【請求項４】前記第一の半導体層はｎ型のＡｌＧａＡｓ
から成り、前記第二の半導体層はｎ型のＧａＡｓから成
り、 前記第一の半導体層下にＧａＡｓから成る第三の半導体
層を備えたことを特徴とする請求項１に記載の電界効果
トランジスタ。 - 【請求項５】前記第一の半導体層はｎ型のＡｌＧａＡｓ
から成り、前記第二の半導体層はｎ型のＧａＡｓから成
り、 前記第一の半導体層下にＩｎＧａＡｓから成る第三の半
導体層を備えたことを特徴とする請求項１に記載の電界
効果トランジスタ。 - 【請求項６】前記第一の半導体層はｎ型のＧａＡｓから
成り、前記第二の半導体層はｎ型のＧａＡｓから成るこ
とを特徴とする請求項１に記載の電界効果トランジス
タ。 - 【請求項７】少なくとも第一の半導体層と、開口部を有
し、不純物が添加され、該第一の半導体層上に形成され
た第二の半導体層と、該第二の半導体層の開口部を介し
て該第一の半導体層上にショットキー接触して形成され
たＴ型断面形状のゲート電極とを備えた電界効果トラン
ジスタの製造方法であって、 前記第一の半導体層上に前記第二の半導体層を形成する
工程と、 前記第二の半導体層にエッチング処理を行なって前記開
口部を形成し、前記第一の半導体層の一部を露出させる
工程と、 前記第一の半導体層の露出した部分に、Ｔ型断面形状の
前記ゲート電極をショットキー接触して形成する工程
と、 前記第二の半導体層上に前記ゲート電極と非接触にて金
属層を形成する工程と、 該金属層上にソース電極及びドレイン電極を形成する工
程とから成ることを特徴とする電界効果トランジスタの
製造方法。 - 【請求項８】前記金属層を形成する工程は、蒸着法にて
前記金属層を前記第二の半導体層上に形成することを特
徴とする請求項７に記載の電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7240763A JPH0964340A (ja) | 1995-08-25 | 1995-08-25 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7240763A JPH0964340A (ja) | 1995-08-25 | 1995-08-25 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964340A true JPH0964340A (ja) | 1997-03-07 |
Family
ID=17064357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7240763A Pending JPH0964340A (ja) | 1995-08-25 | 1995-08-25 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964340A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194747B1 (en) | 1997-09-29 | 2001-02-27 | Nec Corporation | Field effect transistor |
| KR100324208B1 (ko) * | 1999-12-27 | 2002-02-16 | 오길록 | 비대칭 티형 게이트전극을 갖는 화합물 반도체소자의제조방법 |
| CN100461454C (zh) * | 2005-01-21 | 2009-02-11 | 台湾积体电路制造股份有限公司 | 半导体元件及形成半导体元件的方法 |
| JP2009152318A (ja) * | 2007-12-19 | 2009-07-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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| JP2014520391A (ja) * | 2011-06-03 | 2014-08-21 | アコネール アクティエボラーグ | 半導体装置を製造するプロセス及び半導体装置の製造用の中間生成物 |
| CN104637991A (zh) * | 2015-01-26 | 2015-05-20 | 电子科技大学 | 一种改进的场板结构氮化镓高电子迁移率晶体管 |
| WO2024247029A1 (ja) * | 2023-05-29 | 2024-12-05 | 日本電信電話株式会社 | 電界効果型トランジスタおよびその製造方法 |
-
1995
- 1995-08-25 JP JP7240763A patent/JPH0964340A/ja active Pending
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