JPH07153779A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
- Publication number
- JPH07153779A JPH07153779A JP29766193A JP29766193A JPH07153779A JP H07153779 A JPH07153779 A JP H07153779A JP 29766193 A JP29766193 A JP 29766193A JP 29766193 A JP29766193 A JP 29766193A JP H07153779 A JPH07153779 A JP H07153779A
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- Japan
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- layer
- gate electrode
- impurity concentration
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Abstract
(57)【要約】
【目的】 ゲート電極の寄生容量、寄生抵抗を低減する
ことによってヘテロ接合ＦＥＴの性能を向上させる。 【構成】 ゲート電極５ａとチャネル層２との間にＧａ
Ａｓからなる第１のバリア層３とＡｌＧａＡｓからなる
第２のバリア層４とを積層したヘテロ接合ＦＥＴにおい
て、第２のバリア層４にゲート電極５ａと自己整合で不
純物をイオン注入することにより、ゲート電極５ａの直
下を除いた領域の第２のバリア層４の不純物濃度を５×
１０17／cm3 以上とする。
ことによってヘテロ接合ＦＥＴの性能を向上させる。 【構成】 ゲート電極５ａとチャネル層２との間にＧａ
Ａｓからなる第１のバリア層３とＡｌＧａＡｓからなる
第２のバリア層４とを積層したヘテロ接合ＦＥＴにおい
て、第２のバリア層４にゲート電極５ａと自己整合で不
純物をイオン注入することにより、ゲート電極５ａの直
下を除いた領域の第２のバリア層４の不純物濃度を５×
１０17／cm3 以上とする。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
(Field Effect Transistor；ＦＥＴ）およびその製造技
術に関し、特に、化合物半導体基板上に形成されるヘテ
ロ接合ＦＥＴの高性能化に適用して有効な技術に関す
る。
(Field Effect Transistor；ＦＥＴ）およびその製造技
術に関し、特に、化合物半導体基板上に形成されるヘテ
ロ接合ＦＥＴの高性能化に適用して有効な技術に関す
る。
【０００２】
【従来の技術】化合物半導体集積回路装置として、例え
ばＧａＡｓ（ガリウム・ヒ素）などの半絶縁性基板上に
ＦＥＴを集積した、いわゆるＧａＡｓ半導体集積回路装
置の開発が行われている。
ばＧａＡｓ（ガリウム・ヒ素）などの半絶縁性基板上に
ＦＥＴを集積した、いわゆるＧａＡｓ半導体集積回路装
置の開発が行われている。
【０００３】ＧａＡｓ・ＦＥＴは、Ｓｉ（シリコン）基
板に形成されるＦＥＴに比べて電子の移動速度が大きい
ので高速性に優れており、なかでも高不純物濃度のチャ
ネル領域とショットキ・ゲート電極との間に低不純物濃
度で、かつバンドギャップの大きなバリア層を挟んだ構
造を持つヘテロ接合ＦＥＴは、特に高速性に優れてい
る。
板に形成されるＦＥＴに比べて電子の移動速度が大きい
ので高速性に優れており、なかでも高不純物濃度のチャ
ネル領域とショットキ・ゲート電極との間に低不純物濃
度で、かつバンドギャップの大きなバリア層を挟んだ構
造を持つヘテロ接合ＦＥＴは、特に高速性に優れてい
る。
【０００４】図９は、ＧａＡｓ基板上に形成された代表
的なヘテロ接合ＦＥＴの構造を示す断面図である。
的なヘテロ接合ＦＥＴの構造を示す断面図である。
【０００５】ＧａＡｓからなる半絶縁性基板３０には、
ＭＢＥ(Molecular Beam Epitaxy)法などのエピタキシャ
ル成長法によって形成された高不純物濃度のｎ型チャネ
ル層３１と、低不純物濃度で、かつバンドギャップが大
きなＡｌＧａＡｓからなるバリア層３２とがそれぞれ設
けられている。
ＭＢＥ(Molecular Beam Epitaxy)法などのエピタキシャ
ル成長法によって形成された高不純物濃度のｎ型チャネ
ル層３１と、低不純物濃度で、かつバンドギャップが大
きなＡｌＧａＡｓからなるバリア層３２とがそれぞれ設
けられている。
【０００６】バリア層３２の上部には、タングステンシ
リサイド（ＷＳｉX ) などからなるゲート電極３３が設
けられており、このゲート電極３３と自己整合されてソ
ース、ドレインのそれぞれのｎ型不純物層３４，３４が
設けられている。また、それぞれのｎ型不純物層３４の
上には、ＭＯＣＶＤ法などのエピタキシャル成長法によ
って形成されたソース、ドレインのｎ+ ＧａＡｓ層３５
が設けられ、さらに、その上にはＡｕＧｅ合金などから
なるオーミック電極３６が接続されている。
リサイド（ＷＳｉX ) などからなるゲート電極３３が設
けられており、このゲート電極３３と自己整合されてソ
ース、ドレインのそれぞれのｎ型不純物層３４，３４が
設けられている。また、それぞれのｎ型不純物層３４の
上には、ＭＯＣＶＤ法などのエピタキシャル成長法によ
って形成されたソース、ドレインのｎ+ ＧａＡｓ層３５
が設けられ、さらに、その上にはＡｕＧｅ合金などから
なるオーミック電極３６が接続されている。
【０００７】上記チャネル層３１とゲート電極３３との
間に介在するバリア層３２は、高不純物濃度のチャネル
層３１とゲート電極３３とが直接接触してゲート電極３
３のショットキ特性が劣化するのを防ぐために設けられ
ている。なお、この種のバリア層を備えたヘテロ接合Ｆ
ＥＴについては、例えば「エクステンディッド・アブス
トラクト・オブ・インターナショナル・エレクトロン・
デバイス・ミーティング（１９８８年）(Extended Abst
ract of International Electron Devises Meeting (19
88) 」Ｐ６９２頁に記載がある。
間に介在するバリア層３２は、高不純物濃度のチャネル
層３１とゲート電極３３とが直接接触してゲート電極３
３のショットキ特性が劣化するのを防ぐために設けられ
ている。なお、この種のバリア層を備えたヘテロ接合Ｆ
ＥＴについては、例えば「エクステンディッド・アブス
トラクト・オブ・インターナショナル・エレクトロン・
デバイス・ミーティング（１９８８年）(Extended Abst
ract of International Electron Devises Meeting (19
88) 」Ｐ６９２頁に記載がある。
【０００８】
【発明が解決しようとする課題】ヘテロ接合ＦＥＴのよ
うなトランジスタを高性能化するためには、ゲート電極
を微細化すればよいが、ゲート長がサブミクロンのゲー
ト電極をさらに微細化することは、加工上の限界があ
る。
うなトランジスタを高性能化するためには、ゲート電極
を微細化すればよいが、ゲート長がサブミクロンのゲー
ト電極をさらに微細化することは、加工上の限界があ
る。
【０００９】しかし、ゲート電極やチャネル層などの真
性トランジスタ部分の寸法は変えなくとも、トランジス
タの寄生部分を小さくすれば高性能化は可能である。そ
のためには、トランジスタの構造を工夫して寄生容量と
寄生抵抗とを低減させる必要がある。例えば前述したヘ
テロ接合ＦＥＴの場合は、ソース、ドレインの不純物濃
度を上げて寄生抵抗を下げるために、ゲート電極と自己
整合でイオン注入を行っている。
性トランジスタ部分の寸法は変えなくとも、トランジス
タの寄生部分を小さくすれば高性能化は可能である。そ
のためには、トランジスタの構造を工夫して寄生容量と
寄生抵抗とを低減させる必要がある。例えば前述したヘ
テロ接合ＦＥＴの場合は、ソース、ドレインの不純物濃
度を上げて寄生抵抗を下げるために、ゲート電極と自己
整合でイオン注入を行っている。
【００１０】ところが、本発明者が検討したところによ
ると、ゲート電極と自己整合でイオン注入を行うと、ゲ
ート電極のすぐ近傍まで不純物が導入されるためにゲー
ト電極の寄生容量が増加してしまい、期待通りの高性能
化を実現することができないことが判明した。
ると、ゲート電極と自己整合でイオン注入を行うと、ゲ
ート電極のすぐ近傍まで不純物が導入されるためにゲー
ト電極の寄生容量が増加してしまい、期待通りの高性能
化を実現することができないことが判明した。
【００１１】本発明の目的は、ゲート電極の寄生容量を
増加させることなく寄生抵抗を低減することによってヘ
テロ接合ＦＥＴの性能を向上させることのできる技術を
提供することにある。
増加させることなく寄生抵抗を低減することによってヘ
テロ接合ＦＥＴの性能を向上させることのできる技術を
提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】本発明のヘテロ接合ＦＥＴは、ゲート電極
とチャネル層との間に基板よりも大きなバンドギャップ
を有するバリア層を設け、このバリア層にゲート電極と
自己整合で不純物をイオン注入することによって、ゲー
ト電極の直下を除いた領域の上記バリア層の不純物濃度
を５×１０17／cm3 以上とする。
とチャネル層との間に基板よりも大きなバンドギャップ
を有するバリア層を設け、このバリア層にゲート電極と
自己整合で不純物をイオン注入することによって、ゲー
ト電極の直下を除いた領域の上記バリア層の不純物濃度
を５×１０17／cm3 以上とする。
【００１５】
【作用】上記した手段によれば、ゲート電極の直下を除
いた領域のバリア層の不純物濃度を５×１０17／cm3 以
上とすることにより、バリア層の下部にキャリア濃度が
高く、かつキャリアの移動度が大きい２次元電子ガス層
ができるため、ゲート電極の寄生容量を増加させること
なく、ソース、ドレインとゲート電極との間の寄生抵抗
を下げることができる。
いた領域のバリア層の不純物濃度を５×１０17／cm3 以
上とすることにより、バリア層の下部にキャリア濃度が
高く、かつキャリアの移動度が大きい２次元電子ガス層
ができるため、ゲート電極の寄生容量を増加させること
なく、ソース、ドレインとゲート電極との間の寄生抵抗
を下げることができる。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１７】図１は、本発明の一実施例であるヘテロ接
合ＦＥＴの要部を示す半絶縁性基板の要部断面図であ
る。
合ＦＥＴの要部を示す半絶縁性基板の要部断面図であ
る。
【００１８】ＧａＡｓからなる半絶縁性基板１上にはｎ
型のＧａＡｓからなるチャネル層２が形成されている。
このチャネル層２の上にはＧａＡｓからなる第１のバリ
ア層３とＡｌＧａＡｓからなる第２のバリア層４とが順
次積層され、第２のバリア層４の上にはタングステンシ
リサイド膜からなるゲート電極５ａが形成されている。
また、ゲート電極５ａの両側にはソース、ドレインを構
成するｎ+ ＧａＡｓ層６が形成され、さらにそれぞれの
ｎ+ ＧａＡｓ層６の上にはオーミック電極７が形成され
ている。
型のＧａＡｓからなるチャネル層２が形成されている。
このチャネル層２の上にはＧａＡｓからなる第１のバリ
ア層３とＡｌＧａＡｓからなる第２のバリア層４とが順
次積層され、第２のバリア層４の上にはタングステンシ
リサイド膜からなるゲート電極５ａが形成されている。
また、ゲート電極５ａの両側にはソース、ドレインを構
成するｎ+ ＧａＡｓ層６が形成され、さらにそれぞれの
ｎ+ ＧａＡｓ層６の上にはオーミック電極７が形成され
ている。
【００１９】上記第１のバリア層３は、その不純物濃度
が１×１０17／cm3 以下である。また、第２のバリア層
４は、半絶縁性基板１よりも大きなバンドギャップを有
し、ゲート電極５ａの直下の領域の不純物濃度は１×１
０17／cm3 以下であるが、ゲート電極５ａの直下を除い
た領域の不純物濃度は５×１０17／cm3 以上となってい
る。ゲート電極５ａの直下を除いた第２のバリア層４の
下部には、ＦＥＴの動作時に第２のバリア層４の不純物
から電子が供給されて導電層となる２次元電子ガス層８
が存在している。
が１×１０17／cm3 以下である。また、第２のバリア層
４は、半絶縁性基板１よりも大きなバンドギャップを有
し、ゲート電極５ａの直下の領域の不純物濃度は１×１
０17／cm3 以下であるが、ゲート電極５ａの直下を除い
た領域の不純物濃度は５×１０17／cm3 以上となってい
る。ゲート電極５ａの直下を除いた第２のバリア層４の
下部には、ＦＥＴの動作時に第２のバリア層４の不純物
から電子が供給されて導電層となる２次元電子ガス層８
が存在している。
【００２０】次に、上記ヘテロ接合ＦＥＴの製造方法を
図２〜図６を用いて説明する。
図２〜図６を用いて説明する。
【００２１】まず、図２に示すように、半絶縁性基板１
上に分子線エピタキシー法でｎ型のＧａＡｓからなるチ
ャネル層２、ＧａＡｓからなる第１のバリア層３、Ａｌ
ＧａＡｓからなる第２のバリア層４を順次エピタキシャ
ル成長させた後、第２のバリア層４の上にスパッタ法で
タングステンシリサイド膜５を堆積する。
上に分子線エピタキシー法でｎ型のＧａＡｓからなるチ
ャネル層２、ＧａＡｓからなる第１のバリア層３、Ａｌ
ＧａＡｓからなる第２のバリア層４を順次エピタキシャ
ル成長させた後、第２のバリア層４の上にスパッタ法で
タングステンシリサイド膜５を堆積する。
【００２２】上記チャネル層２は、膜厚が２０nm程度、
不純物濃度が３×１０18／cm3 程度であり、第１のバリ
ア層３の膜厚は２〜５nm程度、第２のバリア層４の膜厚
は１０〜２０nm程度である。また、タングステンシリサ
イド膜５の膜厚は３００〜５００nm程度である。
不純物濃度が３×１０18／cm3 程度であり、第１のバリ
ア層３の膜厚は２〜５nm程度、第２のバリア層４の膜厚
は１０〜２０nm程度である。また、タングステンシリサ
イド膜５の膜厚は３００〜５００nm程度である。
【００２３】次に、図３に示すように、フォトレジスト
９をマスクにしてタングステンシリサイド膜５をエッチ
ングしてゲート電極５ａを形成した後、図４に示すよう
に、第２のバリア層４にｎ型の不純物（例えばＳｉ）を
イオン注入する。このとき、第２のバリア層４のみに不
純物がドープされるよう、イオン注入のエネルギーを最
適化する。例えば第２のバリア層４の膜厚が２０nm程度
である場合は、イオン源としてＳｉＦ2 を用い、１０ｋ
ｅＶのエネルギーでイオン注入を行う。
９をマスクにしてタングステンシリサイド膜５をエッチ
ングしてゲート電極５ａを形成した後、図４に示すよう
に、第２のバリア層４にｎ型の不純物（例えばＳｉ）を
イオン注入する。このとき、第２のバリア層４のみに不
純物がドープされるよう、イオン注入のエネルギーを最
適化する。例えば第２のバリア層４の膜厚が２０nm程度
である場合は、イオン源としてＳｉＦ2 を用い、１０ｋ
ｅＶのエネルギーでイオン注入を行う。
【００２４】次に、上記不純物が第１のバリア層３に拡
散しないよう、８００℃、５秒の高速アニールを行って
不純物を活性化すると、図５に示すように第２のバリア
層４と第１のバリア層３との界面に２次元電子ガス層８
が形成される。
散しないよう、８００℃、５秒の高速アニールを行って
不純物を活性化すると、図５に示すように第２のバリア
層４と第１のバリア層３との界面に２次元電子ガス層８
が形成される。
【００２５】次に、図６に示すように、第２のバリア層
４の上にＭＯＣＶＤ法を用いた選択エピタキシャル成長
により、例えば不純物濃度が３×１０18／cm程度、膜厚
が２５０nm程度のｎ+ ＧａＡｓ層６を形成し、その後、
ｎ+ ＧａＡｓ層６の上にＡｕＧｅ合金を被着し、これを
４００℃程度で２分間熱処理してオーミック電極７を形
成することにより、前記図１に示すヘテロ接合ＦＥＴが
略完成する。
４の上にＭＯＣＶＤ法を用いた選択エピタキシャル成長
により、例えば不純物濃度が３×１０18／cm程度、膜厚
が２５０nm程度のｎ+ ＧａＡｓ層６を形成し、その後、
ｎ+ ＧａＡｓ層６の上にＡｕＧｅ合金を被着し、これを
４００℃程度で２分間熱処理してオーミック電極７を形
成することにより、前記図１に示すヘテロ接合ＦＥＴが
略完成する。
【００２６】図７は、図１のＢ−Ｂ’断面におけるバン
ド図である。また、図１のＡ−Ａ’断面（ゲート電極５
ａの直下）のバンド図を比較のために図８に示す。
ド図である。また、図１のＡ−Ａ’断面（ゲート電極５
ａの直下）のバンド図を比較のために図８に示す。
【００２７】図７から明らかなように、本実施例のヘテ
ロ接合ＦＥＴは、ゲート電極５ａとｎ+ ＧａＡｓ層６と
の間の第２のバリア層４のドナーイオンは少なく、空乏
層が広がっているためゲート電極５ａの端部の寄生容量
は小さい。しかし、このゲート電極５ａの端部には２次
元電子ガス層８が存在し、ドナーイオンが少ないわりに
は電流が流れる部分のキャリアの数は多く、さらに２次
元電子ガス層８のキャリアの移動度が大きい。従って、
ゲート電極５ａとソース、ドレイン（ｎ+ ＧａＡｓ層
６）との間の寄生抵抗は極めて低く、寄生容量と寄生抵
抗とが共に低い高性能のヘテロ接合ＦＥＴとなってい
る。
ロ接合ＦＥＴは、ゲート電極５ａとｎ+ ＧａＡｓ層６と
の間の第２のバリア層４のドナーイオンは少なく、空乏
層が広がっているためゲート電極５ａの端部の寄生容量
は小さい。しかし、このゲート電極５ａの端部には２次
元電子ガス層８が存在し、ドナーイオンが少ないわりに
は電流が流れる部分のキャリアの数は多く、さらに２次
元電子ガス層８のキャリアの移動度が大きい。従って、
ゲート電極５ａとソース、ドレイン（ｎ+ ＧａＡｓ層
６）との間の寄生抵抗は極めて低く、寄生容量と寄生抵
抗とが共に低い高性能のヘテロ接合ＦＥＴとなってい
る。
【００２８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２９】前記実施例では、ＧａＡｓからなる半絶縁
性基板上に形成されるヘテロ接合ＦＥＴの高性能化につ
いて説明したが、例えばＡｌＧａＡｓ、ＩｎＧａＡｓ、
ＩｎＰのような他の化合物半導体からなる半絶縁性基板
上に形成されるヘテロ接合ＦＥＴの高性能化にも適用す
ることができる。
性基板上に形成されるヘテロ接合ＦＥＴの高性能化につ
いて説明したが、例えばＡｌＧａＡｓ、ＩｎＧａＡｓ、
ＩｎＰのような他の化合物半導体からなる半絶縁性基板
上に形成されるヘテロ接合ＦＥＴの高性能化にも適用す
ることができる。
【００３０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３１】本発明によれば、化合物半導体からなる半
絶縁性基板に形成されるヘテロ接合ＦＥＴの寄生抵抗と
寄生容量を同時に低減することができるので、高性能の
化合物半導体集積回路装置を実現することができる。
絶縁性基板に形成されるヘテロ接合ＦＥＴの寄生抵抗と
寄生容量を同時に低減することができるので、高性能の
化合物半導体集積回路装置を実現することができる。
【図１】本発明の一実施例であるヘテロ接合ＦＥＴを示
す半絶縁性基板の要部断面図である。
す半絶縁性基板の要部断面図である。
【図２】本発明の一実施例であるヘテロ接合ＦＥＴの製
造方法を示す半絶縁性基板の要部断面図である。
造方法を示す半絶縁性基板の要部断面図である。
【図３】本発明の一実施例であるヘテロ接合ＦＥＴの製
造方法を示す半絶縁性基板の要部断面図である。
造方法を示す半絶縁性基板の要部断面図である。
【図４】本発明の一実施例であるヘテロ接合ＦＥＴの製
造方法を示す半絶縁性基板の要部断面図である。
造方法を示す半絶縁性基板の要部断面図である。
【図５】本発明の一実施例であるヘテロ接合ＦＥＴの製
造方法を示す半絶縁性基板の要部断面図である。
造方法を示す半絶縁性基板の要部断面図である。
【図６】本発明の一実施例であるヘテロ接合ＦＥＴの製
造方法を示す半絶縁性基板の要部断面図である。
造方法を示す半絶縁性基板の要部断面図である。
【図７】図１のＢ−Ｂ’断面におけるバンド図である。
【図８】図１のＡ−Ａ’断面におけるバンド図である。
【図９】従来のヘテロ接合ＦＥＴを示す半絶縁性基板の
要部断面図である。
要部断面図である。
１ 半絶縁性基板 ２ チャネル層 ３ 第１のバリア層 ４ 第２のバリア層 ５ タングステンシリサイド膜 ５ａ ゲート電極 ６ ｎ+ ＧａＡｓ層 ７ オーミック電極 ８ ２次元電子ガス層 ９ フォトレジスト ３０ 半絶縁性基板 ３１ チャネル層 ３２ バリア層 ３３ ゲート電極 ３４ ｎ型不純物層 ３５ ｎ+ ＧａＡｓ層 ３６ オーミック電極
Claims (5)
- 【請求項１】 化合物半導体からなる半絶縁性基板上に
チャネル層と、低不純物濃度で、かつ前記半絶縁性基板
よりも大きなバンドギャップを有するバリア層とを順次
積層し、前記バリア層の上にショットキ・ゲート電極を
設け、前記ショットキ・ゲート電極と自己整合で形成さ
れた不純物層の上にソース、ドレインの高不純物濃度層
を設けた電界効果トランジスタであって、前記ショット
キ・ゲート電極の直下を除いた領域の前記バリア層の不
純物濃度を５×１０17／cm3 以上としたことを特徴とす
る電界効果トランジスタ。 - 【請求項２】 化合物半導体からなる半絶縁性基板上に
不純物濃度が５×１０17／cm3 以上のチャネル層と、不
純物濃度が１×１０17／cm3 以下の第１のバリア層と、
不純物濃度が１×１０17／cm3 以下で、かつ前記半絶縁
性基板よりも大きなバンドギャップを有する第２のバリ
ア層とを順次積層し、前記第２のバリア層の上にショッ
トキ・ゲート電極を設け、前記ショットキ・ゲート電極
と自己整合で形成された不純物層の上にソース、ドレイ
ンの高不純物濃度層を設けた電界効果トランジスタであ
って、前記ショットキ・ゲート電極の直下を除いた領域
の前記第２のバリア層の不純物濃度を５×１０17／cm3
以上としたことを特徴とする電界効果トランジスタ。 - 【請求項３】 前記半絶縁性基板および前記チャネル層
がそれぞれＧａＡｓからなり、前記バンドギャップの大
きなバリア層がＡｌＧａＡｓからなることを特徴とする
請求項１または２記載の電界効果トランジスタ。 - 【請求項４】 前記半絶縁性基板がＧａＡｓからなり、
前記チャネル層がＩｎＧａＡｓからなり、前記バンドギ
ャップの大きなバリア層がＧａＡｓまたはＡｌＧａＡｓ
からなることを特徴とする請求項１または２記載の電界
効果トランジスタ。 - 【請求項５】 下記の工程(a) 〜(c) を有することを特
徴とする電界効果トランジスタの製造方法。 (a) 化合物半導体からなる半絶縁性基板上にチャネル層
と、低不純物濃度で、かつ前記半絶縁性基板よりも大き
なバンドギャップを有するバリア層とをＭＢＥ法で順次
エピタキシャル成長させる工程。 (b) 前記バリア層の上に堆積した導電膜をエッチングし
てショットキ・ゲート電極を形成した後、前記ショット
キ・ゲート電極をマスクにして前記バリア層に不純物を
イオン注入することにより、前記バリア層の不純物濃度
を５×１０17／cm3 以上とする工程。 (c) 前記バリア層の上にソース、ドレインの高不純物濃
度層をＭＯＣＶＤ法でエピタキシャル成長させた後、前
記高不純物濃度層の上にオーミック電極を形成する工
程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29766193A JPH07153779A (ja) | 1993-11-29 | 1993-11-29 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29766193A JPH07153779A (ja) | 1993-11-29 | 1993-11-29 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153779A true JPH07153779A (ja) | 1995-06-16 |
Family
ID=17849491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29766193A Pending JPH07153779A (ja) | 1993-11-29 | 1993-11-29 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07153779A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329677B1 (en) | 1998-11-09 | 2001-12-11 | Fujitsu Quantum Devices Limited | Field effect transistor |
| KR100402784B1 (ko) * | 2000-12-22 | 2003-10-22 | 한국전자통신연구원 | 저온 측정용 갈륨비소 반도체 소자 및 그 제조방법 |
-
1993
- 1993-11-29 JP JP29766193A patent/JPH07153779A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329677B1 (en) | 1998-11-09 | 2001-12-11 | Fujitsu Quantum Devices Limited | Field effect transistor |
| KR100402784B1 (ko) * | 2000-12-22 | 2003-10-22 | 한국전자통신연구원 | 저온 측정용 갈륨비소 반도체 소자 및 그 제조방법 |
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