JPH0964403A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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Publication number
JPH0964403A
JPH0964403A JP7217157A JP21715795A JPH0964403A JP H0964403 A JPH0964403 A JP H0964403A JP 7217157 A JP7217157 A JP 7217157A JP 21715795 A JP21715795 A JP 21715795A JP H0964403 A JPH0964403 A JP H0964403A
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JP
Japan
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compound semiconductor
photodiode
layer
thin film
film transistor
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Application number
JP7217157A
Other languages
Japanese (ja)
Inventor
Masamichi Okamura
正通 岡村
Tadashi Serikawa
正 芹川
Tomoko Kuki
智子 久木
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NTT Inc
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
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Publication of JPH0964403A publication Critical patent/JPH0964403A/en
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Abstract

(57)【要約】 【課題】 受光部と駆動部を近接させ、かつこれら複数
をアレイ状に配置できるようにすることを目的とする。 【解決手段】 膜厚1μmの酸化シリコンからなる絶縁
膜206を全面に形成したあと、薄膜トランジスタ21
2を構成するゲート配線207、窒化シリコンからなる
ゲート絶縁膜208,i−アモルファスシリコン層20
9,窒化シリコンチャネル保護層210を形成する。
(57) Abstract: It is an object of the present invention to make a light receiving part and a driving part close to each other and to arrange a plurality of these in an array. An insulating film 206 made of silicon oxide having a film thickness of 1 μm is formed on the entire surface, and then the thin film transistor 21 is formed.
2, the gate wiring 207, the gate insulating film 208 made of silicon nitride, and the i-amorphous silicon layer 20.
9. A silicon nitride channel protection layer 210 is formed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】この発明は、光通信における
大規模な光路切り替えシステムの光モニターや、近赤外
から遠赤外の光の撮像・イメージセンシングなどに使用
される半導体装置およびその製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device used for an optical monitor of a large-scale optical path switching system in optical communication, imaging and image sensing of light from near infrared to far infrared, and a manufacturing method thereof. Regarding

【0002】[0002]

【従来の技術】可視光用の、受光部が1次元あるいは2
次元のアレイ状に配置された受光装置としては、結晶シ
リコンを用いたCCDや非晶質シリコンを用いたリニア
イメージセンサなどがある。これらは、テレビカメラ,
コピー,ファクシミリなどの撮像部に幅広く利用されて
いる。
2. Description of the Related Art A visible light receiving portion is one-dimensional or two-dimensional.
Examples of light receiving devices arranged in a three-dimensional array include a CCD using crystalline silicon and a linear image sensor using amorphous silicon. These are TV cameras,
It is widely used in imaging parts such as copying and facsimile.

【0003】一方、光通信に用いられる波長1μm以上
の近赤外の受光には、通常III−V族化合物半導体で
あるInP基板上に、エピタキシャル成長によりInG
aAs層を形成したフォトダイオードを用いている。こ
れは、シリコンでは、結晶であれ非晶質であれ、1μm
以上の波長の吸収係数が極めて小さく、受光素子として
動作しないためである。また、より波長の長い2〜10
nmの赤外光の受光には、HgCdTe等の化合物半導
体が用いられている。これらの、波長1μm以上の赤外
光を、1次元あるいは2次元のアレイ状に受光部を配置
した装置としては、以下に示すものがある。
On the other hand, for receiving near-infrared rays having a wavelength of 1 μm or more used for optical communication, InG is epitaxially grown on an InP substrate which is usually a III-V group compound semiconductor.
A photodiode having an aAs layer is used. This is 1 μm for silicon, whether crystalline or amorphous.
This is because the absorption coefficient at the above wavelengths is extremely small, and it does not operate as a light receiving element. In addition, the longer wavelength 2-10
A compound semiconductor such as HgCdTe is used for receiving infrared light of nm. The following are examples of devices in which the light-receiving units for infrared light having a wavelength of 1 μm or more are arranged in a one-dimensional or two-dimensional array.

【0004】まず、図6に示すように、化合物半導体基
板61上にメサエッチングあるいは不純物拡散によって
アレイ状にフォトダイオード62を形成し、各フォトダ
イオード62の片側の電極を化合物半導体基板61を用
いて共通とし、もう一方の電極63は、各々のフォトダ
イオード62から個別に配線64を取り出して接続する
ようにしたものである。また、図7に示すように、ハイ
ブリッド型の撮像デバイスがある。これは、化合物半導
体基板からなる平板型のセンサ71を、Inバンプ72
を介して固体電子走査部73の入力に、電気的・機械的
に接合したものである。この平板型のセンサ71は、受
光部としてpn接合部71aが形成されている。また、
固体電子走査部73は、シリコン基板73a上に読み出
し回路としてCCD73bが形成されているものであ
る。
First, as shown in FIG. 6, photodiodes 62 are formed in an array on a compound semiconductor substrate 61 by mesa etching or impurity diffusion, and one electrode of each photodiode 62 is formed using the compound semiconductor substrate 61. The other electrode 63 is common, and the wiring 64 is individually taken out from each photodiode 62 and connected. Further, as shown in FIG. 7, there is a hybrid type imaging device. This is a flat sensor 71 made of a compound semiconductor substrate and an In bump 72.
It is electrically and mechanically joined to the input of the solid-state electronic scanning unit 73 via. In this flat plate type sensor 71, a pn junction 71a is formed as a light receiving portion. Also,
The solid-state electronic scanning unit 73 has a CCD 73b as a readout circuit formed on a silicon substrate 73a.

【0005】[0005]

【発明が解決しようとする課題】従来は以上のように構
成されていたので、以下に示すような問題点があった。
まず、図6に示した受光装置では、アレイ状にならんだ
フォトダイオードから、個別に配線を取り出すようにし
ているので、アレイの規模が大きくなると配線取り出し
が非常に困難になるという問題があった。この問題を解
決するためには、個別のフォトダイオード素子にスイッ
チング素子を設置し、配線をマトリックス状にすればよ
い。
Since the conventional configuration is as described above, there are the following problems.
First, in the light-receiving device shown in FIG. 6, since the wirings are individually taken out from the photodiodes arranged in an array, there is a problem that it becomes very difficult to take out the wirings when the scale of the array becomes large. . In order to solve this problem, switching elements may be installed in individual photodiode elements and the wiring may be arranged in a matrix.

【0006】しかしここで、赤外光を受光しようとする
化合物半導体によるフォトダイオードと、スイッチング
素子とを、化合物半導体基板上に同時に形成しようとす
ると、以下に示すように、非常に困難である。まず、フ
ォトダイオードとスイッチング素子の膜厚や構造が異な
るために、フォトダイオード部分の化合物半導体薄膜の
エピタキシャル成長とエッチング加工を行った後に、ス
イッチング素子部分の化合物半導体薄膜のエピタキシャ
ル成長とエッチング加工を行うという複雑なプロセスに
より、この受光装置を製造することになる。
However, it is extremely difficult to simultaneously form a photodiode made of a compound semiconductor for receiving infrared light and a switching element on the compound semiconductor substrate, as shown below. First, since the film thickness and the structure of the photodiode and the switching element are different, the compound semiconductor thin film in the photodiode part is epitaxially grown and etched, and then the compound semiconductor thin film in the switching element part is epitaxially grown and etched. By this process, this light receiving device is manufactured.

【0007】または、フォトダイオードとスイッチング
素子の両方を積層した非常に複雑な多層構造をエピタキ
シャル成長して、これらをエッチングにより加工して、
それぞれの素子部を形成することになる。このように、
製造プロセスが非常に複雑かつ困難になるので、コスト
が高くなるだけではなく、アレイ状に多数の受光素子を
並べる場合の歩留りが非常に悪くなってしまう。
Alternatively, a very complicated multilayer structure in which both a photodiode and a switching element are laminated is epitaxially grown, and these are processed by etching,
Each element part will be formed. in this way,
Since the manufacturing process becomes very complicated and difficult, not only the cost becomes high, but also the yield when arranging a large number of light receiving elements in an array becomes very bad.

【0008】一方、図7に示した、ハイブリッド型の撮
像デバイスでは、まず、画素数が増えるにしたがい、各
画素における全数のInバンプを完全に接着させること
が困難になる。また、化合物半導体とシリコン結晶との
熱膨張の差が問題となり、機械的,熱的な信頼性が低い
という問題があった。
On the other hand, in the hybrid type image pickup device shown in FIG. 7, first, as the number of pixels increases, it becomes difficult to completely bond all the In bumps in each pixel. Further, there is a problem that the difference in thermal expansion between the compound semiconductor and the silicon crystal is a problem, and the mechanical and thermal reliability is low.

【0009】この発明は、以上のような問題点を解消す
るためになされたものであり、受光部と駆動部を近接さ
せ、かつこれら複数をアレイ状に配置できるようにする
ことを目的とする。
The present invention has been made to solve the above problems, and an object of the present invention is to make a light receiving portion and a driving portion close to each other and to arrange a plurality of these in an array. .

【0010】[0010]

【課題を解決するための手段】この発明の半導体装置
は、化合物半導体からなる基板上に形成された、第1導
電型の化合物半導体層と第2導電型の化合物半導体領域
とから構成されたフォトダイオードと、その基板上に絶
縁膜を介して形成された非晶質または多結晶のシリコン
から構成されたフォトダイオードを駆動するための薄膜
トランジスタとを有することを特徴とする。このため、
フォトダイオードとこれを駆動する薄膜トランジスタと
がモノリシックに形成される。また、この発明の半導体
装置の製造方法は、化合物半導体からなる基板上に、第
1導電型の化合物半導体層を形成する工程と、第1導電
型の化合物半導体層上に第2導電型の化合物半導体領域
を形成し、フォトダイオードを形成する工程と、第2導
電型の化合物半導体領域を形成した後、基板全域に絶縁
膜を形成する工程と、絶縁膜上に、非晶質または多結晶
のシリコンからなり、フォトダイオードを駆動するため
の薄膜トランジスタを形成する工程とを有することを特
徴とする。このため、フォトダイオードを駆動する薄膜
トランジスタが、高温処理なしにフォトダイオードに近
接して形成される。
A semiconductor device of the present invention is a photo device having a first-conductivity-type compound semiconductor layer and a second-conductivity-type compound semiconductor region formed on a substrate made of a compound semiconductor. It is characterized in that it has a diode and a thin film transistor for driving a photodiode formed of amorphous or polycrystalline silicon formed on the substrate via an insulating film. For this reason,
The photodiode and the thin film transistor that drives the photodiode are formed monolithically. Further, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a compound semiconductor layer of a first conductivity type on a substrate made of a compound semiconductor, and a compound of a second conductivity type on a compound semiconductor layer of the first conductivity type. Forming a semiconductor region to form a photodiode; forming a second-conductivity-type compound semiconductor region and then forming an insulating film over the entire substrate; and forming an amorphous or polycrystalline film on the insulating film. And forming a thin film transistor made of silicon for driving the photodiode. Therefore, a thin film transistor that drives the photodiode is formed close to the photodiode without high temperature treatment.

【0011】[0011]

【発明の実施の形態】以下、この発明の1実施の形態を
図を参照して説明する。図1は、以降で説明するこの発
明による半導体装置と等価回路の構成を示す回路図であ
る。同図において、1は化合物半導体から構成されたフ
ォトダイオード、2はアモルファスシリコンから構成さ
れたスイッチング素子としての薄膜トランジスタ、G1
〜Gnはゲート配線、D1〜Dnはデータ出力配線、Cが
共通バイアス配線である。
BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a semiconductor device and an equivalent circuit according to the present invention described below. In the figure, 1 is a photodiode composed of a compound semiconductor, 2 is a thin film transistor as a switching element composed of amorphous silicon, and G 1
˜G n are gate wirings, D 1 ˜D n are data output wirings, and C is a common bias wiring.

【0012】共通バイアス配線Cに電圧をかけ、各フォ
トダイオード1が逆バイアスになるようにし、ゲート配
線G1〜Gnに電圧をかけて薄膜トランジスタ2をオンに
すると、光の当たった画素のフォトダイオードから、受
光した光の量に応じた出力がデータ配線に出力され、外
部の検出回路(図示せず)を用いて読み取ることができ
る。そして、各ゲート配線G1〜Gnに順に電圧をかけて
いき、それぞれの列のトランジスタ2を順にオンにして
いくことで、そのタイミングに合わせて、各フォトダイ
オード1からの出力をデータ出力配線D1〜Dnより取り
出すことができる。
When a voltage is applied to the common bias line C so that each photodiode 1 is reversely biased and a voltage is applied to the gate lines G 1 to G n to turn on the thin film transistor 2, the photo of the pixel exposed to the light is photoactivated. An output corresponding to the amount of received light is output from the diode to the data wiring and can be read using an external detection circuit (not shown). Then, by sequentially applying a voltage to each of the gate wirings G 1 to G n and sequentially turning on the transistors 2 in each column, the output from each photodiode 1 is output in accordance with the timing. It can be taken out from D 1 to D n .

【0013】実施形態1.図2は、この発明の1実施形
態として、単一の画素の断面構造を示した断面図であ
る。図1におけるフォトダイオードと薄膜トランジスタ
とがモノリシックに形成されている状態を示している。
以下、図2を用いて、製造方法について説明する。
Embodiment 1 FIG. 2 is a sectional view showing a sectional structure of a single pixel as one embodiment of the present invention. It shows a state in which the photodiode and the thin film transistor in FIG. 1 are monolithically formed.
The manufacturing method will be described below with reference to FIG.

【0014】まず、n−InP基板201上に膜厚2μ
mのn+-InP層202、膜厚2μmのi−InxGa
1-xAs層203(x=0.53)、膜厚1μmのp+−
InxGa1-xAs層204(x=0.53)を順に、M
OCVD法でエピタキシャル成長する。そして、p+-I
nxGa1-xAs層204とi−InxGa1-xAs層20
3を選択的にエッチングし、n+-InP層202とi−
InxGa1-xAs層203とp+-InxGa1-xAs層2
04からなるpin形のフォトダイオード部205を形
成した。ここで、n+-InP層202層は、図1におけ
る共通バイアス配線となる。
First, a film thickness of 2 μm is formed on the n-InP substrate 201.
m n + -InP layer 202, 2 μm thick i-In x Ga
1-x As layer 203 (x = 0.53), p + -with a film thickness of 1 μm
The In x Ga 1-x As layer 204 (x = 0.53) is sequentially formed by M
Epitaxial growth is performed by the OCVD method. And p + -I
The n x Ga 1-x As layer 204 and the i-In x Ga 1-x As layer 20
3 is selectively etched, and n + -InP layer 202 and i-
In x Ga 1-x As layer 203 and p + -In x Ga 1-x As layer 2
A pin type photodiode portion 205 made of No. 04 was formed. Here, the n + -InP layer 202 layer becomes the common bias wiring in FIG.

【0015】次に、膜厚1μmの酸化シリコンからなる
絶縁膜206を全面に形成し、膜厚70nmのモリブデ
ン膜をスパッタリング法で堆積する。そして、モリブデ
ン膜をパターニングして、ゲート配線207を形成す
る。続いて、窒化シリコンからなる膜厚200nmのゲ
ート絶縁膜208,膜厚100nmのi−アモルファス
シリコン層209,窒化シリコンをからなる膜厚200
nmのチャネル保護層210を形成する。これらは、そ
れぞれ、プラズマCVD法による成膜後、フォトリソグ
ラフィなどによるパターニングで形成する。
Next, an insulating film 206 made of silicon oxide having a film thickness of 1 μm is formed on the entire surface, and a molybdenum film having a film thickness of 70 nm is deposited by a sputtering method. Then, the molybdenum film is patterned to form the gate wiring 207. Subsequently, a gate insulating film 208 made of silicon nitride and having a film thickness of 200 nm, an i-amorphous silicon layer 209 having a film thickness of 100 nm, and a film thickness of 200 made of silicon nitride.
a channel protective layer 210 having a thickness of nm. These are formed by patterning by photolithography or the like after film formation by the plasma CVD method.

【0016】この後、プラズマCVD法によりn+ 型の
不純物が高濃度に添加されたアモルファスシリコンを成
膜し、この膜をパターニングすることで、膜厚70nm
のn+-アモルファスシリコン層211を形成する。以上
のことにより形成したゲート配線207〜n+-アモルフ
ァスシリコン層211により、薄膜トランジスタ212
が形成される。
After that, amorphous silicon to which n + -type impurities are added at a high concentration is formed by the plasma CVD method, and this film is patterned to obtain a film thickness of 70 nm.
Then, an n + -amorphous silicon layer 211 is formed. With the gate wirings 207 to n + -amorphous silicon layer 211 formed as described above, the thin film transistor 212
Is formed.

【0017】次に、膜厚200nmの酸化シリコンから
なる絶縁膜213を全面に形成し、n+-InP層20
2,p+-InxGa1-xAs層204,および,n+-アモ
ルファスシリコン層211の一部領域が露出するように
コンタクトホールを形成する。そして、この上より、膜
厚1μmのAl膜をスパッタリング法で堆積した後、パ
ターニングして、n+-アモルファスシリコン層211,
n+-InP層202に接続するデータ出力配線214
a,共通バイアス配線取り出し電極214c、およびn
+-アモルファスシリコン層211とp+-InxGa1-xA
s層204を接続する接続配線214bを形成する。
Next, an insulating film 213 made of silicon oxide having a film thickness of 200 nm is formed on the entire surface, and the n + -InP layer 20 is formed.
2, a contact hole is formed so that a part of the p + -In x Ga 1 -x As layer 204 and the n + -amorphous silicon layer 211 are exposed. Then, an Al film having a film thickness of 1 μm is deposited thereon by a sputtering method and then patterned to form an n + -amorphous silicon layer 211,
Data output wiring 214 connected to the n + -InP layer 202
a, common bias wiring lead-out electrode 214c, and n
+ -Amorphous silicon layer 211 and p + -In x Ga 1-x A
A connection wiring 214b for connecting the s layer 204 is formed.

【0018】以上示したように、この実施形態1によれ
ば、フォトダイオード部と薄膜トランジスタ部とをモノ
リシックに近接して形成できる。アモルファスシリコン
(a−Si)のスイッチング素子(薄膜トランジスタ:
TFT)は、アクティブマトリクス形液晶ディスプレイ
のスイッチング素子として広く使われているように、形
成温度が低いため、種々の基板上に容易に形成できる。
そのため、一般に、高温プロセスで劣化しやすい化合物
半導体の上に、その化合物半導体を劣化させることなく
形成できることができる。
As described above, according to the first embodiment, the photodiode portion and the thin film transistor portion can be formed monolithically close to each other. Amorphous silicon (a-Si) switching element (thin film transistor:
Since the TFT) has a low formation temperature as widely used as a switching element of an active matrix type liquid crystal display, it can be easily formed on various substrates.
Therefore, generally, the compound semiconductor can be formed on the compound semiconductor which is easily deteriorated by the high temperature process without deteriorating the compound semiconductor.

【0019】また、アモルファスシリコンによる薄膜ト
ランジスタのスイッチング特性、すなわち、オンとオフ
の電流の比は6桁あり、数百×数百というような大規模
な2次元のアレイ状に並べてもマトリクス駆動すること
が可能である。この結果、図2に示したフォトダイオー
ド部205と薄膜トランジスタ部212からなるセル
を、容易に複数配置することができ、受光部を1次元あ
るいは2次元のアレイ状に多数配置した赤外線イメージ
センサを形成できる。
Further, the switching characteristics of the thin film transistor made of amorphous silicon, that is, the ratio of the ON and OFF currents is 6 digits, and matrix driving is possible even if they are arranged in a large two-dimensional array of several hundreds × several hundreds. Is possible. As a result, it is possible to easily arrange a plurality of cells each including the photodiode portion 205 and the thin film transistor portion 212 shown in FIG. 2, and to form an infrared image sensor in which a large number of light receiving portions are arranged in a one-dimensional or two-dimensional array. it can.

【0020】実施形態2.図3は、この発明の第2の実
施形態における、単一の画素の断面構造を示した断面図
である。以下、図3を用いて、製造方法について説明す
る。まず、n−InP基板201上に膜厚2μmのn+-
InP層202、膜厚2μmのi−InxGa1-xAs層
203(x=0.53)、膜厚1μmのn−InP層3
01(x=0.53)を順にMOCVD法でエピタキシ
ャル成長させて形成する。
Embodiment 2 FIG. 3 is a sectional view showing a sectional structure of a single pixel in the second embodiment of the present invention. Hereinafter, the manufacturing method will be described with reference to FIG. First, n + -having a film thickness of 2 μm is formed on the n-InP substrate 201.
InP layer 202, 2 μm-thick i-In x Ga 1-x As layer 203 (x = 0.53), 1 μm-thick n-InP layer 3
01 (x = 0.53) is sequentially grown epitaxially by MOCVD.

【0021】ついで、窒化シリコン(図示せず)による
パタンをマスクにしてZnを選択的に導入拡散させ、p
+ 領域302を形成する。以上のことにより、不純物拡
散により形成したp+ 領域302によるpin形のフォ
トダイオード部205が形成される。次いで、その窒化
シリコンによるパタンを除去した後、酸化シリコンから
なる膜厚1μmの絶縁膜206を全面に形成する。この
後、前述した実施形態1と同様に、薄膜トランジスタ部
212とAl配線を形成した。
Then, Zn is selectively introduced and diffused by using a pattern of silicon nitride (not shown) as a mask, and p
A + region 302 is formed. As described above, the pin type photodiode section 205 is formed by the p + region 302 formed by impurity diffusion. Then, after removing the pattern of silicon nitride, an insulating film 206 of silicon oxide having a film thickness of 1 μm is formed on the entire surface. After that, the thin film transistor section 212 and the Al wiring were formed as in the first embodiment.

【0022】この実施形態2においては、上記実施形態
と異なり、フォトダイオード部を選択的な不純物拡散に
より形成した。そして、図3に示した単一の画素の部分
を、例えば、複数アレイ状に形成することは可能であ
り、この実施形態で示したように、不純物拡散によって
も、フォトダイオードを1次元あるいは2次元のアレイ
状に製造することは容易である。
In the second embodiment, unlike the above embodiment, the photodiode portion is formed by selective impurity diffusion. The single pixel portion shown in FIG. 3 can be formed in a plurality of arrays, for example, and as shown in this embodiment, one-dimensional or two-dimensional photodiode can be formed by impurity diffusion. It is easy to manufacture in a dimensional array.

【0023】実施形態3.図4は、この発明の第3の実
施形態における、単一の画素の断面構造を示した断面図
である。以下、図4を用いて、製造方法について説明す
る。この実施形態においては、多結晶シリコンを用いて
薄膜トランジスタを形成している。
Embodiment 3 FIG. FIG. 4 is a sectional view showing a sectional structure of a single pixel in the third embodiment of the present invention. The manufacturing method will be described below with reference to FIG. In this embodiment, the thin film transistor is formed using polycrystalline silicon.

【0024】まず、膜厚2μmのn−InP基板201
上に、膜厚2μmのn+-InP層202、膜厚2μmの
i−InxGa1-xAs層203(x=0.53)、膜厚
1μmのp+-InxGa1-xAs層204(x=0.5
3)を順にMOCVD法により、エピタキシャル成長さ
せて形成する。次に、p+-InxGa1-xAs層204と
i−InxGa1-xAs層203とを選択的にエッチング
し、フォトダイオード部分205を形成する。ここで、
n+−InP層202は、図1における共通バイアス配
線となる。
First, an n-InP substrate 201 having a film thickness of 2 μm
An n + -InP layer 202 having a film thickness of 2 μm, an i-In x Ga 1-x As layer 203 (x = 0.53) having a film thickness of 2 μm, and a p + -In x Ga 1-x having a film thickness of 1 μm are formed on the top. As layer 204 (x = 0.5
3) is sequentially formed by epitaxial growth by MOCVD. Next, the p + -In x Ga 1-x As layer 204 and the i-In x Ga 1-x As layer 203 are selectively etched to form the photodiode portion 205. here,
The n + -InP layer 202 becomes the common bias wiring in FIG.

【0025】次に、酸化シリコンからなる膜厚1μmの
絶縁膜206を全面に形成し、次いで、膜厚100nm
となるようにシリコンをスパッタリング法で堆積し、所
望の領域に残るようにパターン形成する。そして、エキ
シマレーザを用いて、このシリコンを多結晶化してポリ
シリコンからなるチャネル層601を形成した。次に、
酸化シリコンからなる膜厚100nmのゲート絶縁膜6
02をスパッタリング法で堆積した後、Moを膜厚70
nmとなるようにスパッタリング法で堆積し、これをパ
ターニングしてゲート配線207を形成した。
Next, an insulating film 206 of silicon oxide having a film thickness of 1 μm is formed on the entire surface, and then a film thickness of 100 nm is formed.
Then, silicon is deposited by a sputtering method so as to be formed so as to be patterned so as to remain in a desired region. Then, using an excimer laser, this silicon was polycrystallized to form a channel layer 601 made of polysilicon. next,
100 nm thick gate insulating film 6 made of silicon oxide
02 is deposited by a sputtering method, and then Mo is deposited to a film thickness of 70.
Then, the gate wiring 207 was formed by depositing it by sputtering so as to have a thickness of 0.9 nm, and patterning this.

【0026】続いて、イオンシャワードーピング法でP
を注入することでソース・ドレイン領域603を形成
し、水素プラズマ処理によりチャネル層601の水素化
を行い、薄膜トランジスタ部604を形成した。その
後、酸化シリコンからなる膜厚200nmの絶縁膜21
3を全面に形成し、所定の位置にコンタクトホールを形
成した後、Alを約1μmスパッタ法により堆積する。
そして、このAlをパターニングして、データ出力配線
214a,接続配線214b,共通バイアス配線取り出
し電極214cを形成する。
Then, P by ion shower doping method
To form a source / drain region 603 and hydrogenate the channel layer 601 by hydrogen plasma treatment to form a thin film transistor portion 604. After that, the insulating film 21 made of silicon oxide and having a thickness of 200 nm is formed.
3 is formed on the entire surface, a contact hole is formed at a predetermined position, and then Al is deposited by a sputtering method of about 1 μm.
Then, this Al is patterned to form a data output wiring 214a, a connection wiring 214b, and a common bias wiring extraction electrode 214c.

【0027】以上のことのより、前述した実施形態と同
様に、この実施形態3においても、フォトダイオード部
と薄膜トランジスタ部とをモノリシックに近接して形成
できる。すなわち、多結晶シリコン(poly−Si)
の薄膜トランジスタも、多結晶化の工程にレーザーアニ
ール法を用いることにより、基板を高温に曝すことな
く、種々の基板上に容易に形成できるので、化合物半導
体上に形成することができる。また、アモルファスシリ
コンによる薄膜トランジスタと同様に、このポリシリコ
ンによる薄膜トランジスタにおいてもオンとオフの電流
の比は6桁あり、数百×数百というような大規模な2次
元のアレイ状に並べてもマトリクス駆動することが可能
である。
As described above, similarly to the above-described embodiment, also in the third embodiment, the photodiode section and the thin film transistor section can be formed monolithically close to each other. That is, polycrystalline silicon (poly-Si)
The thin film transistor can be easily formed on various substrates without exposing the substrate to high temperature by using the laser annealing method in the polycrystallization process, and thus can be formed on the compound semiconductor. Like the thin film transistor made of amorphous silicon, the thin film transistor made of polysilicon has a 6-digit ratio of on and off currents, and matrix driving is possible even when arranged in a large two-dimensional array of several hundreds × several hundreds. It is possible to

【0028】実施形態4.ところで、上記実施例3にお
いては、フォトダイオード部を選択的なエッチングによ
り形成するようにしたが、これに限るものではない。前
述した実施形態2と同様に、図5に示すように、不純物
拡散により形成したp+ 領域302により、pin形の
フォトダイオード部205を形成するようにしても良
い。この場合は、実施形態2と異なり、非晶質シリコン
の変わりに、多結晶シリコンを用いて薄膜トランジスタ
部604が形成されている。そして、この実施形態4に
おいても、前述した実施形態と同様に、フォトダイオー
ド部と薄膜トランジスタ部とをモノリシックに近接して
形成できる。
Embodiment 4. By the way, although the photodiode portion is formed by selective etching in the third embodiment, the invention is not limited to this. As in the second embodiment described above, as shown in FIG. 5, the pin type photodiode section 205 may be formed by the p + region 302 formed by impurity diffusion. In this case, unlike the second embodiment, the thin film transistor portion 604 is formed using polycrystalline silicon instead of amorphous silicon. Also in the fourth embodiment, the photodiode portion and the thin film transistor portion can be formed monolithically close to each other, as in the above-described embodiments.

【0029】[0029]

【発明の効果】以上説明したように、この発明によれ
ば、化合物半導体から構成されたフォトダイオードが形
成された化合物半導体基板上に、絶縁膜を介して非晶質
または多結晶のシリコンから構成された、フォトダイオ
ードを駆動する薄膜トランジスタを形成するようにし
た。このため、受光部であるフォトダイオードと駆動部
である薄膜トランジスタとを近接させ、かつこれら複数
をアレイ状に配置できるという効果がある。
As described above, according to the present invention, amorphous or polycrystalline silicon is formed via an insulating film on a compound semiconductor substrate on which a photodiode made of a compound semiconductor is formed. The thin film transistor for driving the photodiode is formed. Therefore, it is possible to bring the photodiodes, which are the light receiving portions, and the thin film transistors, which are the driving portions, close to each other, and to arrange a plurality of these in an array.

【図面の簡単な説明】[Brief description of drawings]

【図1】 この発明による半導体装置と等価回路の構成
を示す回路図である。
FIG. 1 is a circuit diagram showing a configuration of a semiconductor device and an equivalent circuit according to the present invention.

【図2】 この発明の1実施形態として、単一の画素の
断面構造を示した断面図である。
FIG. 2 is a sectional view showing a sectional structure of a single pixel as one embodiment of the present invention.

【図3】 この発明の第2の実施形態における、単一の
画素の断面構造を示した断面図である。
FIG. 3 is a sectional view showing a sectional structure of a single pixel in a second embodiment of the present invention.

【図4】 この発明の第3の実施形態における、単一の
画素の断面構造を示した断面図である。
FIG. 4 is a sectional view showing a sectional structure of a single pixel according to a third embodiment of the present invention.

【図5】 この発明の第4の実施形態における、単一の
画素の断面構造を示した断面図である。
FIG. 5 is a sectional view showing a sectional structure of a single pixel according to a fourth embodiment of the present invention.

【図6】 光通信に用いられる従来の受光素子の構成を
示す平面図である。
FIG. 6 is a plan view showing a configuration of a conventional light receiving element used for optical communication.

【図7】 従来のハイブリッド型の撮像デバイスの構成
を示す斜視図(a)と断面図(b)である。
FIG. 7 is a perspective view (a) and a sectional view (b) showing a configuration of a conventional hybrid type imaging device.

【符号の説明】[Explanation of symbols]

201…n−InP基板、202…n+-InP層、20
3…i−InxGa1-xAs層、204…p+-InxGa
1-xAs層、205…フォトダイオード部、206,2
13…絶縁膜、207…ゲート配線、208…ゲート絶
縁膜、209…i−アモルファスシリコン層、210…
チャネル保護層、211…n+-アモルファスシリコン
層、212…薄膜トランジスタ、214a…データ出力
配線、214b…接続配線、214c…共通バイアス配
線取り出し電極。
201 ... n-InP substrate, 202 ... n + -InP layer, 20
3 ... i-In x Ga 1 -x As layer, 204 ... p + -In x Ga
1-x As layer, 205 ... Photodiode section, 206, 2
13 ... Insulating film, 207 ... Gate wiring, 208 ... Gate insulating film, 209 ... i-Amorphous silicon layer, 210 ...
Channel protection layer, 211 ... N + -amorphous silicon layer, 212 ... Thin film transistor, 214a ... Data output wiring, 214b ... Connection wiring, 214c ... Common bias wiring extraction electrode.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 化合物半導体からなる基板上に形成され
た、第1導電型の化合物半導体層と第2導電型の化合物
半導体領域とから構成されたフォトダイオードと、 前記基板上に絶縁膜を介して形成された非晶質または多
結晶のシリコンから構成され、前記フォトダイオードを
駆動するための薄膜トランジスタとを有することを特徴
とする半導体装置。
1. A photodiode including a compound semiconductor layer of a first conductivity type and a compound semiconductor region of a second conductivity type formed on a substrate made of a compound semiconductor, and an insulating film on the substrate via an insulating film. And a thin film transistor for driving the photodiode, which is made of amorphous or polycrystalline silicon formed by the above process.
【請求項2】 請求項1記載の半導体装置において、 薄膜トランジスタと前記フォトダイオードとが前記第1
導電型の化合物半導体層を共通として複数配置されてい
ることを特徴とする半導体装置。
2. The semiconductor device according to claim 1, wherein the thin film transistor and the photodiode are the first
A semiconductor device having a plurality of conductive compound semiconductor layers in common.
【請求項3】 化合物半導体からなる基板上に、第1導
電型の化合物半導体層を形成する工程と、 前記第1導電型の化合物半導体層上に第2導電型の化合
物半導体領域を形成し、フォトダイオードを形成する工
程と、 前記第2導電型の化合物半導体領域を形成した後、基板
全域に絶縁膜を形成する工程と、 前記絶縁膜上に、非晶質または多結晶のシリコンからな
り、前記フォトダイオードを駆動するための薄膜トラン
ジスタを形成する工程とを有することを特徴とする半導
体装置の製造方法。
3. A step of forming a compound semiconductor layer of a first conductivity type on a substrate made of a compound semiconductor, and a compound semiconductor region of a second conductivity type being formed on the compound semiconductor layer of the first conductivity type, A step of forming a photodiode, a step of forming an insulating film over the entire substrate after forming the second conductivity type compound semiconductor region, and a step of forming amorphous or polycrystalline silicon on the insulating film, And a step of forming a thin film transistor for driving the photodiode.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190076348A (en) * 2017-12-22 2019-07-02 엘지디스플레이 주식회사 Digital x-ray detector

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