JPH0964403A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 受光部と駆動部を近接させ、かつこれら複数
をアレイ状に配置できるようにすることを目的とする。 【解決手段】 膜厚１μｍの酸化シリコンからなる絶縁
膜２０６を全面に形成したあと、薄膜トランジスタ２１
２を構成するゲート配線２０７、窒化シリコンからなる
ゲート絶縁膜２０８，ｉ−アモルファスシリコン層２０
９，窒化シリコンチャネル保護層２１０を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、光通信における
大規模な光路切り替えシステムの光モニターや、近赤外
から遠赤外の光の撮像・イメージセンシングなどに使用
される半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】可視光用の、受光部が１次元あるいは２
次元のアレイ状に配置された受光装置としては、結晶シ
リコンを用いたＣＣＤや非晶質シリコンを用いたリニア
イメージセンサなどがある。これらは、テレビカメラ，
コピー，ファクシミリなどの撮像部に幅広く利用されて
いる。

【０００３】一方、光通信に用いられる波長１μｍ以上
の近赤外の受光には、通常ＩＩＩ−Ｖ族化合物半導体で
あるＩｎＰ基板上に、エピタキシャル成長によりＩｎＧ
ａＡｓ層を形成したフォトダイオードを用いている。こ
れは、シリコンでは、結晶であれ非晶質であれ、１μｍ
以上の波長の吸収係数が極めて小さく、受光素子として
動作しないためである。また、より波長の長い２〜１０
ｎｍの赤外光の受光には、ＨｇＣｄＴｅ等の化合物半導
体が用いられている。これらの、波長１μｍ以上の赤外
光を、１次元あるいは２次元のアレイ状に受光部を配置
した装置としては、以下に示すものがある。

【０００４】まず、図６に示すように、化合物半導体基
板６１上にメサエッチングあるいは不純物拡散によって
アレイ状にフォトダイオード６２を形成し、各フォトダ
イオード６２の片側の電極を化合物半導体基板６１を用
いて共通とし、もう一方の電極６３は、各々のフォトダ
イオード６２から個別に配線６４を取り出して接続する
ようにしたものである。また、図７に示すように、ハイ
ブリッド型の撮像デバイスがある。これは、化合物半導
体基板からなる平板型のセンサ７１を、Ｉｎバンプ７２
を介して固体電子走査部７３の入力に、電気的・機械的
に接合したものである。この平板型のセンサ７１は、受
光部としてｐｎ接合部７１ａが形成されている。また、
固体電子走査部７３は、シリコン基板７３ａ上に読み出
し回路としてＣＣＤ７３ｂが形成されているものであ
る。

【０００５】

【発明が解決しようとする課題】従来は以上のように構
成されていたので、以下に示すような問題点があった。
まず、図６に示した受光装置では、アレイ状にならんだ
フォトダイオードから、個別に配線を取り出すようにし
ているので、アレイの規模が大きくなると配線取り出し
が非常に困難になるという問題があった。この問題を解
決するためには、個別のフォトダイオード素子にスイッ
チング素子を設置し、配線をマトリックス状にすればよ
い。

【０００６】しかしここで、赤外光を受光しようとする
化合物半導体によるフォトダイオードと、スイッチング
素子とを、化合物半導体基板上に同時に形成しようとす
ると、以下に示すように、非常に困難である。まず、フ
ォトダイオードとスイッチング素子の膜厚や構造が異な
るために、フォトダイオード部分の化合物半導体薄膜の
エピタキシャル成長とエッチング加工を行った後に、ス
イッチング素子部分の化合物半導体薄膜のエピタキシャ
ル成長とエッチング加工を行うという複雑なプロセスに
より、この受光装置を製造することになる。

【０００７】または、フォトダイオードとスイッチング
素子の両方を積層した非常に複雑な多層構造をエピタキ
シャル成長して、これらをエッチングにより加工して、
それぞれの素子部を形成することになる。このように、
製造プロセスが非常に複雑かつ困難になるので、コスト
が高くなるだけではなく、アレイ状に多数の受光素子を
並べる場合の歩留りが非常に悪くなってしまう。

【０００８】一方、図７に示した、ハイブリッド型の撮
像デバイスでは、まず、画素数が増えるにしたがい、各
画素における全数のＩｎバンプを完全に接着させること
が困難になる。また、化合物半導体とシリコン結晶との
熱膨張の差が問題となり、機械的，熱的な信頼性が低い
という問題があった。

【０００９】この発明は、以上のような問題点を解消す
るためになされたものであり、受光部と駆動部を近接さ
せ、かつこれら複数をアレイ状に配置できるようにする
ことを目的とする。

【００１０】

【課題を解決するための手段】この発明の半導体装置
は、化合物半導体からなる基板上に形成された、第１導
電型の化合物半導体層と第２導電型の化合物半導体領域
とから構成されたフォトダイオードと、その基板上に絶
縁膜を介して形成された非晶質または多結晶のシリコン
から構成されたフォトダイオードを駆動するための薄膜
トランジスタとを有することを特徴とする。このため、
フォトダイオードとこれを駆動する薄膜トランジスタと
がモノリシックに形成される。また、この発明の半導体
装置の製造方法は、化合物半導体からなる基板上に、第
１導電型の化合物半導体層を形成する工程と、第１導電
型の化合物半導体層上に第２導電型の化合物半導体領域
を形成し、フォトダイオードを形成する工程と、第２導
電型の化合物半導体領域を形成した後、基板全域に絶縁
膜を形成する工程と、絶縁膜上に、非晶質または多結晶
のシリコンからなり、フォトダイオードを駆動するため
の薄膜トランジスタを形成する工程とを有することを特
徴とする。このため、フォトダイオードを駆動する薄膜
トランジスタが、高温処理なしにフォトダイオードに近
接して形成される。

【００１１】

【発明の実施の形態】以下、この発明の１実施の形態を
図を参照して説明する。図１は、以降で説明するこの発
明による半導体装置と等価回路の構成を示す回路図であ
る。同図において、１は化合物半導体から構成されたフ
ォトダイオード、２はアモルファスシリコンから構成さ
れたスイッチング素子としての薄膜トランジスタ、Ｇ₁
〜Ｇ_nはゲート配線、Ｄ₁〜Ｄ_nはデータ出力配線、Ｃが
共通バイアス配線である。

【００１２】共通バイアス配線Ｃに電圧をかけ、各フォ
トダイオード１が逆バイアスになるようにし、ゲート配
線Ｇ₁〜Ｇ_nに電圧をかけて薄膜トランジスタ２をオンに
すると、光の当たった画素のフォトダイオードから、受
光した光の量に応じた出力がデータ配線に出力され、外
部の検出回路（図示せず）を用いて読み取ることができ
る。そして、各ゲート配線Ｇ₁〜Ｇ_nに順に電圧をかけて
いき、それぞれの列のトランジスタ２を順にオンにして
いくことで、そのタイミングに合わせて、各フォトダイ
オード１からの出力をデータ出力配線Ｄ₁〜Ｄ_nより取り
出すことができる。

【００１３】実施形態１．図２は、この発明の１実施形
態として、単一の画素の断面構造を示した断面図であ
る。図１におけるフォトダイオードと薄膜トランジスタ
とがモノリシックに形成されている状態を示している。
以下、図２を用いて、製造方法について説明する。

【００１４】まず、ｎ−ＩｎＰ基板２０１上に膜厚２μ
ｍのｎ⁺-ＩｎＰ層２０２、膜厚２μｍのｉ−Ｉｎ_xＧａ
_1-xＡｓ層２０３（ｘ＝０．５３）、膜厚１μｍのｐ⁺−
Ｉｎ_xＧａ_1-xＡｓ層２０４（ｘ＝０．５３）を順に、Ｍ
ＯＣＶＤ法でエピタキシャル成長する。そして、ｐ⁺-Ｉ
ｎ_xＧａ_1-xＡｓ層２０４とｉ−Ｉｎ_xＧａ_1-xＡｓ層２０
３を選択的にエッチングし、ｎ⁺-ＩｎＰ層２０２とｉ−
Ｉｎ_xＧａ_1-xＡｓ層２０３とｐ⁺-Ｉｎ_xＧａ_1-xＡｓ層２
０４からなるｐｉｎ形のフォトダイオード部２０５を形
成した。ここで、ｎ⁺-ＩｎＰ層２０２層は、図１におけ
る共通バイアス配線となる。

【００１５】次に、膜厚１μｍの酸化シリコンからなる
絶縁膜２０６を全面に形成し、膜厚７０ｎｍのモリブデ
ン膜をスパッタリング法で堆積する。そして、モリブデ
ン膜をパターニングして、ゲート配線２０７を形成す
る。続いて、窒化シリコンからなる膜厚２００ｎｍのゲ
ート絶縁膜２０８，膜厚１００ｎｍのｉ−アモルファス
シリコン層２０９，窒化シリコンをからなる膜厚２００
ｎｍのチャネル保護層２１０を形成する。これらは、そ
れぞれ、プラズマＣＶＤ法による成膜後、フォトリソグ
ラフィなどによるパターニングで形成する。

【００１６】この後、プラズマＣＶＤ法によりｎ⁺ 型の
不純物が高濃度に添加されたアモルファスシリコンを成
膜し、この膜をパターニングすることで、膜厚７０ｎｍ
のｎ⁺-アモルファスシリコン層２１１を形成する。以上
のことにより形成したゲート配線２０７〜ｎ⁺-アモルフ
ァスシリコン層２１１により、薄膜トランジスタ２１２
が形成される。

【００１７】次に、膜厚２００ｎｍの酸化シリコンから
なる絶縁膜２１３を全面に形成し、ｎ⁺-ＩｎＰ層２０
２，ｐ⁺-Ｉｎ_xＧａ_1-xＡｓ層２０４，および，ｎ⁺-アモ
ルファスシリコン層２１１の一部領域が露出するように
コンタクトホールを形成する。そして、この上より、膜
厚１μｍのＡｌ膜をスパッタリング法で堆積した後、パ
ターニングして、ｎ⁺-アモルファスシリコン層２１１，
ｎ⁺-ＩｎＰ層２０２に接続するデータ出力配線２１４
ａ，共通バイアス配線取り出し電極２１４ｃ、およびｎ
⁺-アモルファスシリコン層２１１とｐ⁺-Ｉｎ_xＧａ_1-xＡ
ｓ層２０４を接続する接続配線２１４ｂを形成する。

【００１８】以上示したように、この実施形態１によれ
ば、フォトダイオード部と薄膜トランジスタ部とをモノ
リシックに近接して形成できる。アモルファスシリコン
（ａ−Ｓｉ）のスイッチング素子（薄膜トランジスタ：
ＴＦＴ）は、アクティブマトリクス形液晶ディスプレイ
のスイッチング素子として広く使われているように、形
成温度が低いため、種々の基板上に容易に形成できる。
そのため、一般に、高温プロセスで劣化しやすい化合物
半導体の上に、その化合物半導体を劣化させることなく
形成できることができる。

【００１９】また、アモルファスシリコンによる薄膜ト
ランジスタのスイッチング特性、すなわち、オンとオフ
の電流の比は６桁あり、数百×数百というような大規模
な２次元のアレイ状に並べてもマトリクス駆動すること
が可能である。この結果、図２に示したフォトダイオー
ド部２０５と薄膜トランジスタ部２１２からなるセル
を、容易に複数配置することができ、受光部を１次元あ
るいは２次元のアレイ状に多数配置した赤外線イメージ
センサを形成できる。

【００２０】実施形態２．図３は、この発明の第２の実
施形態における、単一の画素の断面構造を示した断面図
である。以下、図３を用いて、製造方法について説明す
る。まず、ｎ−ＩｎＰ基板２０１上に膜厚２μｍのｎ⁺-
ＩｎＰ層２０２、膜厚２μｍのｉ−Ｉｎ_xＧａ_1-xＡｓ層
２０３（ｘ＝０．５３）、膜厚１μｍのｎ−ＩｎＰ層３
０１（ｘ＝０．５３）を順にＭＯＣＶＤ法でエピタキシ
ャル成長させて形成する。

【００２１】ついで、窒化シリコン（図示せず）による
パタンをマスクにしてＺｎを選択的に導入拡散させ、ｐ
⁺ 領域３０２を形成する。以上のことにより、不純物拡
散により形成したｐ⁺ 領域３０２によるｐｉｎ形のフォ
トダイオード部２０５が形成される。次いで、その窒化
シリコンによるパタンを除去した後、酸化シリコンから
なる膜厚１μｍの絶縁膜２０６を全面に形成する。この
後、前述した実施形態１と同様に、薄膜トランジスタ部
２１２とＡｌ配線を形成した。

【００２２】この実施形態２においては、上記実施形態
と異なり、フォトダイオード部を選択的な不純物拡散に
より形成した。そして、図３に示した単一の画素の部分
を、例えば、複数アレイ状に形成することは可能であ
り、この実施形態で示したように、不純物拡散によって
も、フォトダイオードを１次元あるいは２次元のアレイ
状に製造することは容易である。

【００２３】実施形態３．図４は、この発明の第３の実
施形態における、単一の画素の断面構造を示した断面図
である。以下、図４を用いて、製造方法について説明す
る。この実施形態においては、多結晶シリコンを用いて
薄膜トランジスタを形成している。

【００２４】まず、膜厚２μｍのｎ−ＩｎＰ基板２０１
上に、膜厚２μｍのｎ⁺-ＩｎＰ層２０２、膜厚２μｍの
ｉ−Ｉｎ_xＧａ_1-xＡｓ層２０３（ｘ＝０．５３）、膜厚
１μｍのｐ⁺-Ｉｎ_xＧａ_1-xＡｓ層２０４（ｘ＝０．５
３）を順にＭＯＣＶＤ法により、エピタキシャル成長さ
せて形成する。次に、ｐ⁺-Ｉｎ_xＧａ_1-xＡｓ層２０４と
ｉ−Ｉｎ_xＧａ_1-xＡｓ層２０３とを選択的にエッチング
し、フォトダイオード部分２０５を形成する。ここで、
ｎ⁺−ＩｎＰ層２０２は、図１における共通バイアス配
線となる。

【００２５】次に、酸化シリコンからなる膜厚１μｍの
絶縁膜２０６を全面に形成し、次いで、膜厚１００ｎｍ
となるようにシリコンをスパッタリング法で堆積し、所
望の領域に残るようにパターン形成する。そして、エキ
シマレーザを用いて、このシリコンを多結晶化してポリ
シリコンからなるチャネル層６０１を形成した。次に、
酸化シリコンからなる膜厚１００ｎｍのゲート絶縁膜６
０２をスパッタリング法で堆積した後、Ｍｏを膜厚７０
ｎｍとなるようにスパッタリング法で堆積し、これをパ
ターニングしてゲート配線２０７を形成した。

【００２６】続いて、イオンシャワードーピング法でＰ
を注入することでソース・ドレイン領域６０３を形成
し、水素プラズマ処理によりチャネル層６０１の水素化
を行い、薄膜トランジスタ部６０４を形成した。その
後、酸化シリコンからなる膜厚２００ｎｍの絶縁膜２１
３を全面に形成し、所定の位置にコンタクトホールを形
成した後、Ａｌを約１μｍスパッタ法により堆積する。
そして、このＡｌをパターニングして、データ出力配線
２１４ａ，接続配線２１４ｂ，共通バイアス配線取り出
し電極２１４ｃを形成する。

【００２７】以上のことのより、前述した実施形態と同
様に、この実施形態３においても、フォトダイオード部
と薄膜トランジスタ部とをモノリシックに近接して形成
できる。すなわち、多結晶シリコン（ｐｏｌｙ−Ｓｉ）
の薄膜トランジスタも、多結晶化の工程にレーザーアニ
ール法を用いることにより、基板を高温に曝すことな
く、種々の基板上に容易に形成できるので、化合物半導
体上に形成することができる。また、アモルファスシリ
コンによる薄膜トランジスタと同様に、このポリシリコ
ンによる薄膜トランジスタにおいてもオンとオフの電流
の比は６桁あり、数百×数百というような大規模な２次
元のアレイ状に並べてもマトリクス駆動することが可能
である。

【００２８】実施形態４．ところで、上記実施例３にお
いては、フォトダイオード部を選択的なエッチングによ
り形成するようにしたが、これに限るものではない。前
述した実施形態２と同様に、図５に示すように、不純物
拡散により形成したｐ⁺ 領域３０２により、ｐｉｎ形の
フォトダイオード部２０５を形成するようにしても良
い。この場合は、実施形態２と異なり、非晶質シリコン
の変わりに、多結晶シリコンを用いて薄膜トランジスタ
部６０４が形成されている。そして、この実施形態４に
おいても、前述した実施形態と同様に、フォトダイオー
ド部と薄膜トランジスタ部とをモノリシックに近接して
形成できる。

【００２９】

【発明の効果】以上説明したように、この発明によれ
ば、化合物半導体から構成されたフォトダイオードが形
成された化合物半導体基板上に、絶縁膜を介して非晶質
または多結晶のシリコンから構成された、フォトダイオ
ードを駆動する薄膜トランジスタを形成するようにし
た。このため、受光部であるフォトダイオードと駆動部
である薄膜トランジスタとを近接させ、かつこれら複数
をアレイ状に配置できるという効果がある。

【図面の簡単な説明】

【図１】 この発明による半導体装置と等価回路の構成
を示す回路図である。

【図２】 この発明の１実施形態として、単一の画素の
断面構造を示した断面図である。

【図３】 この発明の第２の実施形態における、単一の
画素の断面構造を示した断面図である。

【図４】 この発明の第３の実施形態における、単一の
画素の断面構造を示した断面図である。

【図５】 この発明の第４の実施形態における、単一の
画素の断面構造を示した断面図である。

【図６】 光通信に用いられる従来の受光素子の構成を
示す平面図である。

【図７】 従来のハイブリッド型の撮像デバイスの構成
を示す斜視図（ａ）と断面図（ｂ）である。

【符号の説明】

２０１…ｎ−ＩｎＰ基板、２０２…ｎ⁺-ＩｎＰ層、２０
３…ｉ−Ｉｎ_xＧａ_1-xＡｓ層、２０４…ｐ⁺-Ｉｎ_xＧａ
_1-xＡｓ層、２０５…フォトダイオード部、２０６，２
１３…絶縁膜、２０７…ゲート配線、２０８…ゲート絶
縁膜、２０９…ｉ−アモルファスシリコン層、２１０…
チャネル保護層、２１１…ｎ⁺-アモルファスシリコン
層、２１２…薄膜トランジスタ、２１４ａ…データ出力
配線、２１４ｂ…接続配線、２１４ｃ…共通バイアス配
線取り出し電極。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 化合物半導体からなる基板上に形成され
   た、第１導電型の化合物半導体層と第２導電型の化合物
   半導体領域とから構成されたフォトダイオードと、 前記基板上に絶縁膜を介して形成された非晶質または多
   結晶のシリコンから構成され、前記フォトダイオードを
   駆動するための薄膜トランジスタとを有することを特徴
   とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 薄膜トランジスタと前記フォトダイオードとが前記第１
   導電型の化合物半導体層を共通として複数配置されてい
   ることを特徴とする半導体装置。
3. 【請求項３】 化合物半導体からなる基板上に、第１導
   電型の化合物半導体層を形成する工程と、 前記第１導電型の化合物半導体層上に第２導電型の化合
   物半導体領域を形成し、フォトダイオードを形成する工
   程と、 前記第２導電型の化合物半導体領域を形成した後、基板
   全域に絶縁膜を形成する工程と、 前記絶縁膜上に、非晶質または多結晶のシリコンからな
   り、前記フォトダイオードを駆動するための薄膜トラン
   ジスタを形成する工程とを有することを特徴とする半導
   体装置の製造方法。