JPH096463A - 階層的クロック分配システム及び方法 - Google Patents

階層的クロック分配システム及び方法

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JPH096463A
JPH096463A JP8145513A JP14551396A JPH096463A JP H096463 A JPH096463 A JP H096463A JP 8145513 A JP8145513 A JP 8145513A JP 14551396 A JP14551396 A JP 14551396A JP H096463 A JPH096463 A JP H096463A
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clock
buffer
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sub
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JP8145513A
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Apo C Erdal
アポ・シー・アーダル
Trung Nguyen
トゥルン・ニギュエン
Kwok M Yue
クォ・ミン・ユー
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LSI Logic Corp
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    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 固定された遅延バッファを用いて正確なクロ
ック遅延をイネーブルし、スキューを最小にすること。 【解決手段】 マイクロエレクトロニック回路（６２）
のための階層的クロック分配システム（６０）を作る方
法は、クロック・ドライバ（６４）とサブブロック（７
２ａ、７２ｂ、７２ｃ）の間のそれぞれのクロック・ス
キューを決定することを含む。遅延バッファ（Ｂ）は、
同じ物理的サイズ及び異なる遅延をもつ遅延バッファの
所定のセットから選択され、クロック・ドライバと分配
システムとの間に、等しいクロック・スキューを与える
が、遅延線と、遅延線に接続された或る数の装荷エレメ
ントを含む。装荷エレメントの数は、個々のサブブロッ
クに対して要求されるクロック遅延を提供するように選
択される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロエレクト
ロニック集積回路の技術分野に一般に関連し、特に、集
積回路のブロックの回路に対するクロックのスキューを
最善に均一化（equalize）する階層的クロック分配シス
テム及び方法に関する。
【０００２】
【従来の技術】特定用途向け集積回路（Application Sp
ecific Integrated Circuit）（ＡＳＩＣ）などの大規
模マイクロエレクトロニック（microelectronic）集積
回路は、一般に、階層的構成でサブブロックを含むこと
ができる複数の回路ブロック又はモジュールを含む。回
路は、入力クロック・ドライバを通じて与えられ且つ回
路の多種のブロック及びブロックに含まれない他のデバ
イスへの相互接続配線を経て分配されるクロック・パル
スによって駆動される。
【０００３】回路を適切に機能させるために、クロック
・パルスは、各クロックされる回路エレメントに同時に
到着しなければならない。しかしながら、異なるブロッ
クにクロック・パルスを伝える配線の長さは、一般に異
なる。電気的信号がワイヤを伝搬するのに必要な時間は
ワイヤの長さに比例するので、クロック・パルスは、ブ
ロックに異なる時間に到達する。
【０００４】更に、各ブロックにおいて異なるタイプの
バッファが用いられ得、ブロックのクロックされる回路
エレメントへのクロック・パルスの到達の差を作る。マ
イクロエレクトロニック集積回路の任意の２つのクロッ
クされる回路エレメントへのクロック・パルス到達時間
の間の位相又はタイミングの差をスキューと呼ぶ。
【０００５】従って、回路のスキューを最小化し、回路
のオペレーションの同期をレストアする手段を提供する
ことが必要である。この機能は、個々のブロックにおけ
る異なる遅延の値を補償するために、異なる遅延をもつ
回路に遅延バッファを挿入することによって提供可能で
ある。
【０００６】典型的な従来技術のスキュー補償システム
は、Ｂ．アウジャ（Ahuja）に対して１９９４年４月２
６日に発行された「マイクロプロセッサにおけるスキュ
ーのないクロック信号分配ネットワーク（SKEW-FREE CL
OCK SIGNAL DISTRIBUTION NETWORK IN A MICROPROCESSO
R）」と題されたアメリカ合衆国特許第５３０７３８１
号に開示されている。このシステムを示す簡略化した図
面が図１に示されている。
【０００７】入力クロック・パルスＣＬＯＣＫ（クロッ
ク）が複数の遅延バッファ１０、１２、１４に与えら
れ、それらは、ライン１６、１８、２０を通じてそれぞ
れ回路ブロック２２、２４、２６に接続されている。バ
ッファ１０、１２、１４は、ライン１６、１８、２０の
異なる長さを補償してクロック・パルスＣＬＯＣＫがブ
ロック２２、２４、２６に同時に到着するように、異な
る長さの時間だけクロック・パルスを遅延する。
【０００８】回路ブロックの階層的構造についてのこの
コンセプトの延長が、Ｓ．ネルソン（Nelson）その他に
１９９３年１１月２日に発行された「スキュー補償され
たクロック分配システム（SKEW-COMPENSATED CLOCK DIS
TRIBUTION SYSTEM）」と題されたアメリカ合衆国特許第
５２５８６６０号に開示されている。このシステムの簡
略化した図面が図２に示されている。
【０００９】このシステムは、複数のファンアウト回路
３０、３２、３４、３６、３８を備え、各々が、集合的
に参照符号Ｂで示された入力遅延バッファ及び複数の出
力遅延バッファを含む。示されるように、各ファンアウ
ト回路は３つの出力をもつが、実際の出力の数とは関係
ない。
【００１０】ファンアウト回路３０の出力遅延バッファ
Ｂは、ファンアウト回路３２、３４、３６の入力遅延バ
ッファＢに接続され、それらは集合的に９つの出力を作
る。ファンアウト３２、３４、３６の各出力は別のファ
ンアウト回路の入力に接続され、合計２７の出力を提供
する。階層的チェーン（hierarchial chain）は所望さ
れるレベルまで継続され得る。１つのファンアウト回路
３８のみが、ファンアウト回路３２の出力バッファＢに
接続されているように示されているが、これは例示を簡
略化するためである。
【００１１】明示していないが、ファンアウト回路の出
力バッファは図１を参照して上記で説明した様式でマイ
クロエレクトロニック集積回路の個々の回路ブロックに
接続される。従って、クロック入力からブロックへのス
キューは均一化（equalize）される。
【００１２】しかしながら、スキューを予め判定して、
図２の装置の固定の遅延バッファを用いて正確に均一化
することは困難である。なぜなら、何れかの不正確性
が、チェーンの下流のファンアウト回路に渡されるから
である。そのため、バッファＢは、図３に示すようなプ
ログラマブル遅延エレメントとして実現される。
【００１３】各遅延バッファＢは、マルチプレクサ５０
の入力に接続された出力をもつ直列の固定の遅延エレメ
ント４２、４４、４６、４８のチェーンを含む。各遅延
エレメントの出力における遅延は、それ自身が作り出す
遅延に上流の遅延エレメントの積み重ねられた遅延を足
したものと等しい。遅延エレメント４２の出力は最小の
遅延値をもち、遅延エレメント４８の出力は最大の遅延
値をもつ。
【００１４】明示していないが、システムは、位相ロッ
ク・ループ又は要求されるスキューをもつ基準クロック
・パルスと各バッファＢのマルチプレクサ５０からの出
力パルスＣＬＯＣＫ’とを比較する他のタイプの位相コ
ンパレータを備える。コンパレータは、次に、一意的な
選択信号（ＳＥＬＥＣＴ）を生成し、各バッファＢのマ
ルチプレクサ５０に与え、どのマルチプレクサ入力（個
々の遅延エレメント４２、４４、４６又は４８の出力）
を出力パルスＣＬＯＣＫ’としてマルチプレクサを通過
させるかを指定する。選択信号の値は、パルスＣＬＯＣ
Ｋ’の位相又はスキューを基準パルスの位相又はスキュ
ーと一致させるのに必要な遅延に対応する。
【００１５】図１ないし３の装置は、階層的ブロック構
造をもつ集積回路におけるスキューを均一化するのに有
効であるが、プログラマブル遅延バッファ及び位相比較
回路が必要であるという点で不利であり、それによって
集積回路の複雑性及びコストが増加する。
【００１６】
【発明が解決しようとする課題】本発明は、スキューを
最小化するために固定の遅延バッファを用い、正確なク
ロック遅延の補償を可能にする、マイクロエレクトロニ
ック集積回路のための階層的クロック分配システム及び
方法を提供することである。
【００１７】
【課題を解決するための手段】マイクロエレクトロニッ
ク回路は、複数の回路ブロック及びサブブロック、クロ
ック・ドライバ、クロック・ドライバをサブブロックに
直接に接続する電気的相互接続、及び電気的相互接続と
サブブロックの回路との間にそれぞれに提供される平衡
クロックツリー分配（balanced clock-tree distributi
on）システムを含む。
【００１８】回路のための階層的クロック分配システム
を提供する方法は、クロック・ドライバとサブブロック
内のクロックされる回路エレメントとの間のそれぞれの
クロック遅延を決定することを含む。遅延バッファは、
同じ物理的サイズ及び異なる遅延をもつ固定の遅延バッ
ファの所定のセットから選択され、遅延バッファは、ク
ロック・ドライバと分配システムとの間にそれぞれに等
しいクロック遅延を提供するために選択される。
【００１９】各遅延バッファは遅延線及び遅延線に接続
された複数の装荷エレメント（loading element）を含
み、複数の装荷エレメントは、個々のサブブロックに対
して要求されるクロック遅延を提供するために選択され
る。
【００２０】本発明のこれら及びその他の特徴及び利点
は、以下の詳細な説明及び図面から当業者には明白とな
る。図面において、同じ参照番号は同様の部品を示す。
【００２１】
【実施例】本発明を実現する階層的クロック分配システ
ムが図４に示され、参照番号６０で示されている。シス
テム６０は、マイクロエレクトロニック集積回路６２の
一部として実現され、それは、典型的に、外部ソースか
らクロック・パルスＣＬＯＣＫ（クロック）を受信す
る。しかしながら、明示していないが、回路６２自身の
一部としてクロック・パルス発生器を提供することは本
発明の範囲内である。
【００２２】クロック・パルスＣＬＯＣＫはクロック・
ドライバ６４に与えられ、クロック・ドライバは、クロ
ック・パルスを、電気的相互接続配線６６を通してマイ
クロエレクトロニック回路モジュール又はブロック６
８、７０、７２に与える。ブロック７２はサブブロック
７２ａ、７２ｂ、７２ｃを備える。
【００２３】配線６６は各ブロック６８、７０のクロッ
ク遅延バッファＢに接続され、かつ各サブブロック７２
ａ、７２ｂ、７２ｃのクロック遅延ブロックＢに接続さ
れている。配線６６とサブブロック７２ａ、７２ｂ、７
２ｃとの間でブロック７２においてバッファＢが与えら
れていないことに留意されたい。
【００２４】図４において、１つのブロック・レベルと
１つのサブブロック・レベルとからなる２レベルの階層
のみが示されているが、本発明はそれに限定されるもの
ではない。任意の数のブロック／サブブロック・レベル
を含む階層的構造が、本発明に従って提供され得る。し
かしながら、遅延バッファＢは、典型的に、第１及び第
２の階層的ブロック・レベルにおいて提供される。
【００２５】遅延バッファＢによって与えられる個々の
時間遅延は、ドライバ６４とクロックされる回路エレメ
ント又は各ブロックのセルＣとの間のクロック遅延を均
一化するために選択される。ブロック６８、７０内又は
サブブロック７２ａ、７２ｂ、７２ｃ内のスキューの補
償は、平衡クロック・ツリー分配システム７４、７６、
７８、８０、８２によってそれぞれに与えられる。
【００２６】各分配システムの特定の構成は、個々のブ
ロック又はサブブロックの回路に依存する。例示を簡略
化するために、各平衡クロック・ツリー分配システム７
４、７６、７８、８０、８２は、クロックされる回路エ
レメント又はセルＣ、及びローカル・バッファ又はバッ
ファＢとセルＣとの間に接続されたドライバＤ及びＥを
備えるものとして示されている。
【００２７】平衡クロック・ツリー分配は当該技術では
知られており、その詳細は特には本発明の主題ではな
い。この分野の基本的な論文は、１９９２年９月のニュ
ー・ヨークのロチェスターの年次ＩＥＥＥ国際ＡＳＩＣ
会議及び展示の会報（Proceedings of the Annual IEEE
International ASIC Conference and Exhibit）の第２
６ないし２９ページのＡ．アーダル（Erdal）その他の
「高性能ＡＳＩＣＳのためのクロック・ツリー分配スキ
ームの実現（AN IMPLEMENTATION OF A CLOCK-TREE DIST
RIBUTION SCHEME FOR HIGH-PERFORMANCE ASICS）」と題
された論文に呈示されている。
【００２８】一般に、平衡クロック・ツリー分配は、ロ
ーカル・バッファＤなしでセルＣの配置の後にボトムア
ップ（bottom-up）様式で元のクロック・ネット（net）
をバッファされたサブクロック・ネットに分けるクロッ
ク分割（partition）を用いることによって行われる。
クロックされるセルＣの最初のグループ化（クロック・
ピンをもつセル）は、セルＣの広がり（spread）及び近
所のクロックされるセルＣのうちの距離に従って得られ
る。次に、クロックされるセルＣは、最適の結果を得る
ためにグループ中で交換される。
【００２９】目的は、グループ中の最大絶対装荷差（ma
ximum absolute loading difference）及びグループの
装荷の標準偏差の両方を最小化することである。グルー
プ化の後、適切な数の平衡セル（示さず）が、各グルー
プの装荷の平衡をとるために付加される。
【００３０】各平衡セルの位置は、他のグループに対し
てグループの範囲及び広がりの平衡（バランス）をとる
ために計算される。ローカル・バッファＤ及びＥの位置
は、クロックされるセルＣの間のスキューを最小化する
ために、グループの見積もられた送信（routing）パタ
ーンを基にして、最適の平衡の中心として計算される。
最後に、すべての平衡セル及びバッファＤ及びＥが設計
に挿入され、計算された座標（coordinate）を基にして
レイアウトに自動的に配置される。
【００３１】本発明は、図１、２、３に示す従来技術の
装置を用いて得ることが困難であった、固定の遅延バッ
ファＢを用いての有効なクロック・スキュー補償を可能
にする。本発明は、１つのサブブロック・レベルにおい
てのみ遅延バッファＢを提供し、それによって、蓄積さ
れる階層的遅延の不正確性を除き、平衡クロック・ツリ
ー分配システムを用いてブロック・レベルのスキュー補
償を行うことによって、この目的を達成する。
【００３２】図５に示すように、各遅延バッファＢは、
回路６２における配置を容易にするために同じ物理的サ
イズをもつ。各バッファＢは、同じ数の既知の遅延を与
えるロジック・エレメントを備える。ここでは、その数
は４つとして示されている。図５に示すように、ロジッ
ク・エレメントはインバータ９０、９２、９４、９６で
あが、本発明はそれに限定されるものではない。明示し
ていないが、インバータを、例えば、ＮＯＲゲートやワ
イヤ遅延線に置換することもできる。
【００３３】インバータ９０、９２、９４、９６は直列
又はチェーンに接続され、クロック・パルスＣＬＯＣ
Ｋ’は個々のインバータ９０、９２、９４、９６によっ
て与えられる遅延の合計だけ遅延される。例えば、各イ
ンバータが０．２５ｎｓの遅延を与えると、インバータ
９０、９２、９４、９６のみによって与えられる合計遅
延は１．０ｎｓである。
【００３４】各遅延バッファＢは、装荷エレメント９８
を用いてインバータ９０、９２、９４、９６の出力を可
変的に装荷することにより、１．０ｎｓから、例えば、
３．０ｎｓの範囲の遅延を提供することができる。各装
荷エレメント９８は、実施例では、ゲートが個々のイン
バータの出力に接続されたＰＭＯＳ電界効果トランジス
タを９８ａ及び／又はＮＭＯＳ電界効果トランジスタ９
８ｂを備える。各トランジスタ９８ａのソース及びドレ
インは第１の一定電圧源ＶＤＤに接続され、各トランジ
スタ９８ｂのソース及びドレインは、グラウンドとして
示されている第２の一定電圧源ＶＤＤに接続される。
【００３５】各装荷エレメント９８は、個々のインバー
タ９０、９２、９４、９６の遅延が、例えば、０．１ｎ
ｓだけ増加するようにする。０ないし５の数の遅延エレ
メント９８が、各インバータ９０、９２、９４、９６の
出力に接続され得、合計遅延は、（４つのインバータ）
×（５つの装荷エレメント／インバータ）×（０．１ｎ
ｓの遅延／装荷エレメント）＝２．０ｎｓだけ増加され
得る。従って、各遅延バッファＢが提供し得る合計最大
遅延は、１．０ｎｓ＋２．０ｎｓ＝３．０ｎｓであり、
遅延は、１．０ｎｓから３．０ｎｓまで、１増分が０．
１ｎｓである２０の増分で変化させることができる。
【００３６】特定のバッファＢの構成において、装荷エ
レメント９８は第１のインバータ９０の出力において最
初に提供される。より多くの装荷エレメント９８が必要
な場合、それらはインバータ９２、９４、９６の出力に
おいて順番に提供される。
【００３７】集積回路６２の設計は、２０の異なる値の
遅延をそれぞれ提供するための２０の異なる数の装荷エ
レメント９８をもつ点でのみ互いに異なる２０遅延バッ
ファの回路ライブラリ・セット９８を提供することによ
って、容易にされる。
【００３８】タイミング分析は、回路６２で行われ、ク
ロック・ドライバ６４と各クロックされるセルＣとの間
の遅延の値が決定される。これは、最初に最小遅延値
（１．０ｎｓ）を各遅延バッファＢに割り当て、クロッ
クされるセルＣの入力ピンにおける遅延を決定すること
によって、達成される。タイミング分析は、例えば、カ
リフォルニア州ミルピタスのＬＳＩロジック・コーポレ
ーションからのコンカレントＭＤＥ（登録商標）デザイ
ン・システム（Ｃ−ＭＤＥ（登録商標）デザイン・シス
テム）の一部として入手可能なタイミング・アナライザ
・リリース（Timing Analyzer Release）２．２を用い
て好適に行われる。
【００３９】各クロックされるセルＣに対応する遅延が
決定された後、すべてのクロックされるセルＣの入力に
おける遅延を均一化するためにバッファＢが作る必要の
ある遅延値が計算され、２０の可能なバッファ構成のう
ちの対応する遅延値をもつ１つの構成がライブラリ・セ
ットから選択される。バッファＢは、次に、要求される
遅延値を基に、設計に挿入され、レイアウトに自動的に
配置される。
【００４０】本発明の開示の教示を受けた後に、当業者
は、本発明の範囲から離れることなく多種の変更をする
ことができる。
【００４１】例えば、上記で説明したバッファＢの遅延
エレメント及び装荷エレメントの数や、それらが与える
特定の遅延は例示であり、特定の応用に用いるために任
意の様式に変更可能である。
【図面の簡単な説明】
【図１】図１は、クロック・スキュー均一化のための従
来のシステムを示す簡略化された図である。
【図２】図１のシステムがどのようにして階層的回路ブ
ロック装置にされるかを示す簡略化された図である。
【図３】図２のシステムのプログラマブル遅延バッファ
を示す図である。
【図４】本発明を実現する階層的クロック分配システム
を含むマイクロエレクトロニック集積回路を示す図であ
る。
【図５】図４のシステムの固定のクロック遅延バッファ
を示す電気的概略図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年６月２１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トゥルン・ニギュエン アメリカ合衆国カリフォルニア州95132, サン・ノゼ，ベサニー・アベニュー 1786 (72)発明者 クォ・ミン・ユー アメリカ合衆国カリフォルニア州94539, フリーモント，キャメロン・コート 1912

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 複数の回路ブロック及びサブブロックを
    含むマイクロエレクトロニック回路のための階層的クロ
    ック分配システムにおいて、 クロック・ドライバと、 サブブロックにそれぞれ提供される遅延バッファと、 前記クロック・ドライバを前記遅延バッファに直接に接
    続する電気的相互接続と、 前記遅延バッファと前記サブブロックの回路との間にそ
    れぞれに提供される平衡クロック・ツリー分配システム
    と、を備え、 前記遅延バッファは、前記クロック・ドライバから前記
    分配システムにそれぞれに等しいクロック・スキューを
    提供するように構成されたシステム。
  2. 【請求項２】 請求項１に記載のシステムにおいて、 前記遅延バッファは同じ物理的サイズをもつ、 システム。
  3. 【請求項３】 請求項２に記載のシステムにおいて、 前記遅延バッファは、前記クロック・スキューをそれぞ
    れに均一化するために装荷される同一の遅延線を備え
    る、 システム。
  4. 【請求項４】 請求項３に記載のシステムにおいて、 前記遅延線は、前記クロック・スキューをそれぞれに均
    一化するある数の装荷エレメントによって装荷される、 システム。
  5. 【請求項５】 請求項４に記載のシステムにおいて、 前記遅延線はロジック・エレメントのストリングを備
    え、 前記装荷エレメントは前記ロジック・エレメントの出力
    に接続される、 システム。
  6. 【請求項６】 請求項５に記載のシステムにおいて、 前記ロジック・エレメントはインバータからなる、 システム。
  7. 【請求項７】 請求項５に記載のシステムにおいて、 前記装荷エレメントは、ゲートが前記ロジック・エレメ
    ントの出力に接続され且つソース及びドレインが一定電
    圧に接続される電界効果トランジスタからなる、 システム。
  8. 【請求項８】 請求項５に記載のシステムにおいて、 各装荷エレメントは、 ゲートが前記ロジック・エレメントのうちの１つのもの
    の出力に接続され且つソース及びドレインが第１の一定
    電圧に接続されるＰＭＯＳ電界効果トランジスタと、 ゲートが前記ロジック・エレメントのうちの前記１つの
    ものの出力に接続され且つソース及びドレインが、前記
    第１の一定電圧に対して負である第２の一定電圧に接続
    されるＮＭＯＳ電界効果トランジスタと、を備える、 システム。
  9. 【請求項９】 請求項５に記載のシステムにおいて、 各ロジック・エレメントはその出力に接続された数ｎの
    装荷エレメントをもち、Ｎは所定の最大値であり、ｎは
    ０≦ｎ≦Ｎの範囲にある、 システム。
  10. 【請求項１０】 マイクロエレクトロニック回路のため
    のクロック遅延バッファにおいて、 遅延線と、 所定のクロック遅延を提供するために選択された数の、
    前記遅延線に接続された、装荷エレメントと、 を備えるバッファ。
  11. 【請求項１１】 請求項１０に記載のバッファにおい
    て、 前記遅延線はロジック・エレメントのストリングを備
    え、 前記装荷エレメントは前記ロジック・エレメントの出力
    に接続される、 バッファ。
  12. 【請求項１２】 請求項１１に記載のバッファにおい
    て、 前記ロジック・エレメントはインバータからなる、 バッファ。
  13. 【請求項１３】 請求項１１に記載のバッファにおい
    て、 前記装荷エレメントは、ゲートが前記ロジック・エレメ
    ントの出力に接続され且つソース及びドレインが一定電
    圧に接続される電界効果トランジスタからなる、 バッファ。
  14. 【請求項１４】 請求項１１に記載のバッファにおい
    て、 各装荷エレメントは、 ゲートが前記ロジック・エレメントのうちの１つのもの
    の出力に接続され且つソース及びドレインが第１の一定
    電圧に接続されるＰＭＯＳ電界効果トランジスタと、 ゲートが前記ロジック・エレメントのうちの前記１つの
    ものの出力に接続され且つソース及びドレインが、前記
    第１の一定電圧に対して負である第２の一定電圧に接続
    されるＮＭＯＳ電界効果トランジスタと、を備える、 バッファ。
  15. 【請求項１５】 請求項１１に記載のバッファにおい
    て、 各ロジック・エレメントはその出力に接続された数ｎの
    装荷エレメントをもち、Ｎは所定の最大値であり、ｎは
    ０≦ｎ≦Ｎの範囲にある、 バッファ。
  16. 【請求項１６】 マイクロエレクトロニック回路のため
    の階層的クロック分配システムを作る方法において、 前記マイクロエレクトロニック回路は複数の回路ブロッ
    ク及びサブブロックと、 クロック・ドライバと、 前記クロック・ドライバを前記サブブロックに直接に接
    続する電気的相互接続と、 前記電気的相互接続と前記サブブロックの回路との間に
    それぞれに提供される平衡クロック・ツリー分配システ
    ムと、を備え、本方法は、 （ａ） 前記クロック・ドライバと前記サブブロックと
    の間のクロック・スキューをそれぞれに決定するステッ
    プと、 （ｂ） 同じ物理的サイズ及び異なる遅延をもつ遅延バ
    ッファの所定のセットから遅延バッファを選択するステ
    ップであって、選択された遅延バッファは、前記クロッ
    ク・ドライバと前記分配システムとの間にそれぞれに等
    しいクロック・スキューを提供するように選択されるも
    のである、ステップと、 （ｃ） 前記選択された遅延バッファを、前記電気的相
    互接続と前記分配システムとの間にそれぞれに、サブブ
    ロックにおいて挿入するステップと、を備える方法。
  17. 【請求項１７】 請求項１６に記載の方法において、 前記セットの前記遅延バッファは、それぞれに前記異な
    る遅延を提供するために異なって装荷される同一の遅延
    線からなり、 前記のステップ（ｂ）は、それぞれに、前記選択された
    遅延バッファを前記装荷に従って選択するステップを備
    える、 方法。
  18. 【請求項１８】 請求項１６に記載の方法において、 前記のステップ（ａ）は、すべてが最小値のクロック・
    スキューを提供する遅延バッファをもちいてのマイクロ
    エレクトロニック回路のタイミング分析を行うステップ
    を備える、 方法。
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