JPH0964668A - 自動利得制御回路を有する増幅器 - Google Patents

Abstract

(57)【要約】 【課題】高速のバースト信号を受信した場合にパケット
の先頭時間領域でプリアンプの出力振幅が異常に大きく
なるという問題を回避する。 【解決手段】入力信号を増幅する主信号系の増幅器と、
増幅器に並列に接続され、増幅器への入力信号を分流す
るインピーダンス可変回路及びインピーダンス可変回路
のインピーダンスを可変して、入力電流の分流量を制御
する自動利得制御回路を有し、自動利得制御回路は、増
幅器の出力レベルと所定レベルとの誤差を出力する第１
の誤差増幅器を有する第１の制御系と増幅器の出力のピ
ークレベルを検知するピーク検出器、ピーク検出器の出
力と所定レベルとの誤差を出力する第２の誤差増幅器を
有する第２の制御系を有し、入力信号の１または複数ビ
ットの先頭信号が入力する時間領域では第１の制御系の
出力により、且つ先頭信号が入力する時間領域領以外で
は、第２の制御系の出力により該インピーダンス可変回
路のインピーダンスを制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光ファイバ通信等
に用いられる光受信回路に関し、特に光受信回路用の自
動利得制御回路を有する増幅器に関する。

【０００２】

【従来の技術】光ファイバ通信は、幹線系からネットワ
ーク（加入者系、ＬＡＮ、装置内データ伝送など）への
展開が進んでいる。ネットワークでは、送信側と受信側
が１対１で通信する形態に加えて、１対多、多対１、あ
るいは多対多で信号を送受する形態が必要とされる。

【０００３】そのために、連続信号だけでなく、図１０
に示すようなバースト信号も扱える事が要求される。ま
た、ネットワーク内の装置間の伝送経路は千差万別であ
るため、或る装置が受信する光信号の強度は、送信元が
切り替わる毎に大きく変化する場合が生じる。従って、
ネットワーク形態の光通信システムに用いる光受信回路
には、ダイナミックレンジが広いことと、バースト信号
が扱えることの２つの要件が同時に要求される。

【０００４】広いダイナミックレンジを有する光受信回
路は、既に多く発表されている。それらの多くは、図１
１に示すような構成である。即ち、プリアンプ１に入力
する電流振幅の大小に応じて、帰還抵抗で構成される帰
還回路２及び、これと並列に配置したバイパス用トラン
ジスタ３をオン・オフさせて入力電流を分流する。

【０００５】これによりプリアンプ１の出力電圧振幅
を、出力バッファアンプ４を通してメインアンプの入力
電圧範囲内で供給することが出来る。ここで、バイパス
用トランジスタ３で分流する電流量の制御は、自動利得
制御（ＡＧＣ）回路５によって行われる。

【０００６】ＡＧＣ回路５は、プリアンプ１の主信号系
回路から信号振幅を検出し、バイパス用トランジスタ３
の抵抗値を変化させる。プリアンプ１に入力する電流振
幅が小さい場合には、バイパス用トランジスタ３をオフ
状態（バイパス用トランジスタ３の抵抗値が大きい状
態）にし、プリアンプ１のトランスインピーダンス利得
を大きくする。

【０００７】プリアンプ１に入力する電流振幅が大きい
場合には、バイパス用トランジスタ３をオン状態（バイ
パス用トランジスタ３の抵抗値が小さい状態）にし、プ
リアンプ１のトランスインピーダンス利得を小さくす
る。

【０００８】バースト信号は、先に言及した図１０に示
すようにパケット毎に振幅が異なり、各パケットの先頭
信号が受信回路に入力する時刻は完全に周期的ではな
い。したがって、バースト信号用のプリアンプでは、図
１１のＡＧＣ回路５がパケットの先頭で瞬時に動作し、
パケットの終了後に初期状態（バイパス用トランジスタ
３がオフの状態）に戻ることが必要である。

【０００９】従来のバースト信号用プリアンプは、ＡＧ
Ｃ回路５にピーク検出回路が用いられることが多かっ
た。その回路構成例を図１２、図１３に示す。図１２は
ピーク検出器５０と誤差増幅器５１を直列接続して構成
し、更にリセット回路５２によりリセット信号の入力タ
イミングでピーク検出器５０をリセットするようにして
いる。図１２の場合、パケット終了後にピーク検出回路
の出力を初期状態に戻すためにリセット回路５２が用い
られる。リセット信号の入力によってバイパス用トラン
ジスタ３はオフ状態に切り換わる。

【００１０】図１３は、誤差増幅器５１のみにより構成
した例である。主信号系の分岐出力と所定参照値との差
が大きくなる時、バイパス用トランジスタ３をオン状態
に切り換得る出力を生じる。

【００１１】

【発明が解決しようとする課題】図１２、図１３に示す
従来のＡＧＣ回路を用いたプリアンプは、基本的には広
いダイナミックレンジのバースト信号を受信できる。し
かしながら、ピーク検出器５０を利用した図１２のＡＧ
Ｃ回路においては、信号振幅を検出し、バイパス用トラ
ンジスタ３の抵抗値を安定化するまでに時間がかかる。

【００１２】特にピーク検出器５０にはコンデンサが用
いられており、このコンデンサを充電するための時間が
必要なためである。したがって、バースト信号の速度が
高くなると大振幅の入力信号に対してピーク検出回路が
追随できなくなる。このために、図１２に示す従来のＡ
ＧＣ回路を用いたプリアンプの出力波形〔図１４
（ａ）〕では、パケットの先頭ビットでプリアンプ１の
出力振幅が異常に大きくなるという問題が生じた。

【００１３】プリアンプ１の出力振幅が異常に大きくな
ると、次段のメインアンプで正常に識別動作が行えなく
なるため受信回路全体が誤動作し、重大な問題となる。

【００１４】また、誤差増幅器５１のみを用いた図１３
のＡＧＣ回路においては、信号のビット毎にプリアンプ
全体のトランスインピーダンス利得が変化し、誤差増幅
器５１と主信号系回路の応答時間差のため、図１４
（ｂ）に示すようにプリアンプの出力波形が全てのビッ
トで脈動するという問題が生じた。したがって、バース
ト信号パケットの先頭ビット付近を除く時間領域には伝
送データが含まれているため、この領域で脈動が生じる
とデータ再生の誤り率が高くなり重大な問題となる。

【００１５】上記の観点から本発明の目的は、高速のバ
ースト信号を受信した場合にパケットの先頭時間領域で
プリアンプの出力振幅が異常に大きくなるという問題を
回避し、かつ、パケットのデータ時間領域で出力波形に
脈動が生じないようにするための新しい自動利得制御
（ＡＧＣ）回路を備えた増幅器を提供することにある。

【００１６】

【課題を解決するための手段】上記の目的を達成する本
発明にしたがう自動利得制御回路を有する増幅器は、基
本的構成として、入力信号を増幅する主信号系の増幅器
と、増幅器に並列に接続され、増幅器への該入力信号を
分流するインピーダンス可変回路及び該インピーダンス
可変回路のインピーダンスを可変して、入力電流の分流
量を制御する自動利得制御回路を有し、自動利得制御回
路は、増幅器の出力レベルと所定レベルとの誤差を出力
する第１の誤差増幅器を有する第１の制御系と増幅器の
出力のピークレベルを検知するピーク検出器、ピーク検
出器の出力と所定レベルとの誤差を出力する第２の誤差
増幅器を有する第２の制御系を有し、入力信号の１また
は複数ビットの先頭信号が入力する時間領域では該第１
の制御系の出力により、且つ先頭信号が入力する時間領
域領以外では、第２の制御系の出力によりインピーダン
ス可変回路のインピーダンスを制御する。

【００１７】かかる構成により、バースト信号に対して
も、高速の入力バースト信号を受信した場合に、パケッ
トの先頭時間領域でプリアンプの出力振幅が異常に大き
くなるという問題を回避し、かつ、パケットのデータ時
間領域で出力波形に脈動が生じないようにするが可能と
なる。

【００１８】

【発明の実施の形態】以下図面にしたがい本発明の実施
の形態について説明する。尚、図において同一又は類似
のものには、同一の数字及び番号を付して説明する。

【００１９】図１に本発明のＡＧＣ回路の原理構成を示
す。本発明のＡＧＣ回路は、誤差増幅器５０１のみの高
速制御系と、ピーク検出器５００と誤差増幅器５０２を
直列接続したピーク検出系の２系統の制御回路を有す
る。

【００２０】バースト信号パケットの先頭ビット付近の
時間領域では高速制御系が動作し、それ以外の時間領域
ではピーク検出系が動作する。高速制御系とピーク検出
系の切り換えは、各系の後段に置かれた第一のスイッチ
５０３、及び第二のスイッチ５０４をタイミング回路５
０６の出力により制御することにより行われる。

【００２１】タイミング回路５０６は、主信号系の分岐
端子からの出力振幅ａ、ピーク検出回路５００の出力振
幅ｂ、及びリセット回路５０７の出力振幅ｃの情報をも
とに、先頭ビットが入力した時刻の検出とスイッチ５０
３、５０４を切換える時刻の設定を行う。

【００２２】上記の動作を更に図２及び図３を参照して
説明する。図２には、第一、第二のスイッチ５０３、５
０４の遷移状態及びピーク検出器５００の状態を示して
いる。図３には、データ入力とリセット信号のタイムチ
ャートを示している。図３（ａ）において、データ入力
は、プリアンブル部分Ｉ、データ部分IIを有して構成さ
れる。

【００２３】更に、図３（ｂ）において、上記データ入
力と対応して、ｐ１〜ｐ４の期間が示される。この内、
ｐ１はリセット信号のタイミングである。またｐ１〜ｐ
４の期間に対応して、図２に第一、第二のスイッチ５０
３、５０４及びピーク検出器５００の動作が同じ参照番
号で対応付けられている。

【００２４】図２、図３を参照して説明すると、リセッ
ト信号が入力される時ｐ１、リセット回路５０７により
ピーク検出器５００内の図示しない容量が放電状態とさ
れる。この時、更に第一のスイッチ５０３がオン状態、
第二のスイッチ５０４がオフ状態とされ、高速制御系の
出力が有効とされる。この系の出力によりバイパス用ト
ランジスタ３（図１２参照）が制御される。

【００２５】更に、入力信号がない時間領域ｐ２（図３
参照）では、第一、第二のスイッチ５０３、５０４の状
態は変化なく、ピーク検出器５００は信号がゼロレベル
であることを検出する。

【００２６】更に、データ入力がパケット先頭のプリア
ンブルＩ（領域ｐ３）となると、ピーク検出器５００は
充電中の状態となる。充電が終了すると、第一、第二の
スイッチ５０３、５０４の状態はそれぞれ反転し、第一
のスイッチ５０３はオフ、第二のスイッチ５０４はオン
となる。

【００２７】ついで、データの領域ｐ４となると、ピー
ク検出器５００により信号のピークレベルが検知され
る。したがって、第二のスイッチ５０４の出力により即
ち、ピーク検出系の出力により、バイパス用トランジス
タ３の導通が制御される。

【００２８】図４は、上記原理構成の本発明により得ら
れる効果を示すものであり、本発明のＡＧＣ回路を用い
たプリアンプの出力波形である。入力信号速度は１５６
Ｍｂ／ｓである。入力電流が小さい時（図４中の例では
５μＡ以下）には、主信号系の分岐端子からの信号振幅
が小さいために、全時間領域で第一のスイッチ５０３が
オン、第二のスイッチ５０４がオフになる。

【００２９】したがって、誤差増幅器５０１だけの制御
系がバイパス用トランジスタ３に接続されるが、その制
御信号振幅は小さく、プリアンプ１の出力波形はＡＧＣ
回路がない場合とほぼ同じである。

【００３０】一方、入力電流が大きくなると（図４中の
例では２０μＡ以上）、タイミング回路５０６の作用に
より先頭ビット付近ではスイッチ１がオン、スイッチ２
がオフになり、第３ビット目以降の時間領域ではスイッ
チ１がオフ、スイッチ２がオンになる。これにより、先
頭ビット付近では高速制御系が動作し、プリアンプ１の
出力波形のオーバーシュートを抑制する。

【００３１】ピーク検出系は、先頭ビットから充電を開
始し、第２ビット目以降ではほぼ充電を終了して一定の
制御電圧に達する。したがって、ピーク検出系に切替わ
る第３ビット目以降では脈動のない安定した出力波形が
得られる。

【００３２】図５に本発明の第１の実施の形態を示す。
本実施の形態は、タイミング回路５０６を比較器５２
６、遅延回路５３６、インバータ５４６で構成してい
る。比較器５２６には誤差増幅器５０１の入力（図５の
）とピーク検出器５００の出力電圧（図５の）が入
力される。

【００３３】プリアンプ１にパケット信号が入力しない
時（位相Ｐ１、Ｐ２）には、主信号系の分岐出力端子か
ら誤差増幅器５０１への入力電圧がピーク検出器５０
０からの電圧より大きくなるようにオフセットを与え
る。したがって、比較器５２６の出力はＬＯＷレベルと
なり、更に、インバータ５４６が存在するので、第一の
スイッチ５０３はオン、第二のスイッチ５０４はオフに
なる。

【００３４】プリアンプ１にパケット信号が入力し、ピ
ーク検出器５００からの電圧が誤差増幅器５０１への
入力電圧より大きくなると（位相Ｐ３、Ｐ４）、比較
器５２６の出力は、ＨＩＧＨレベル、第一のスイッチ５
０３はオフ、第二のスイッチ５０４はオンになる。

【００３５】ただし、比較器５２６の出力がＨＩＧＨレ
ベルになった後、第一のスイッチ５０３と第二のスイッ
チ５０４のオン・オフが切り替わるまでの時間差が遅延
回路５３６によって調整される。

【００３６】この時間差は、ピーク検出器５００が充電
を開始し、信号のピーク値に達するまでに必要な時間よ
り長く設定する。また、パケット信号の先頭に設けられ
るプリアンブルビット領域Ｉ（図３参照）の時間より短
く設定する。

【００３７】パケット信号が終了し、リセット信号がリ
セット回路５０７に入力すると、ピーク検出器５００が
放電を開始し、ピーク検出器５００の出力電圧は、電
圧より小さくなる（図６、位相Ｐ１参照）。

【００３８】これにより、比較器５２６の出力はＬＯＷ
レベル、スイッチ１はオン、スイッチ２はオフになり、
ＡＧＣ回路は初期状態に復帰する。この際にも比較器５
２６の出力がＨＩＧＨレベルになった後、第一のスイッ
チ５０３と第二のスイッチ５０４のオン・オフが切り替
わるまでに遅延回路５３６によって時間差が生じる。こ
の時間差は、パケットとパケットの間の時間領域（ガー
ドビット領域）より短い必要がある。なぜならば、この
時間差がガードビット領域より長い場合には、次のパケ
ットの先頭ビットにおいてピーク検出系のＡＧＣ回路が
バイパス用トランジスタ３に接続されたままであるた
め、プリアンプ１の出力波形にオーバシュートが発生す
るからである。

【００３９】従って、遅延回路５３６での遅延時間の最
大設定値はプリアンブルビット領域とガードビット領域
のどちらか短い方の時間で制限される。

【００４０】図５のＡＧＣ回路は上述の作用により、図
４で説明したと同等のプリアンプ特性を実現できる。ま
たパケット信号のデータ領域での第一、第二のスイッチ
５０３、５０４のオン・オフの誤動作を防止するため
に、比較器５２６はヒステレシス特性を有する比較器を
用いる。遅延回路５３６はトランジスタ、抵抗、コンデ
ンサを組み合わせたアナログ回路、またはクロック信号
を利用したフリップフロップ等のデジタル回路を用いて
実現出来る。

【００４１】図７に本発明の第２の実施の形態を示す。
本実施の形態は、タイミング回路５０６に第一の実施の
形態と同様に、比較器５２６、遅延回路５３６、インバ
ータ５４６および基準電圧発生発生回路５１６を用い
る。基準電圧発生発生回路５１６を有する他は、動作も
基本的に図５の実施の形態の動作説明（図６）と同様で
ある。

【００４２】図７において、比較器５２６には基準電圧
発生回路５１６からの電圧（図７の）とピーク検出器
からの電圧（図７の）が入力される。プリアンプ１に
パケット信号が入力しない時には、電圧が電圧より
大きくなるように基準電圧発生回路５１６の出力電圧が
与えられており、比較器５２６の出力はＬＯＷレベル、
第一のスイッチ５０３はオン、第二のスイッチ５０４は
オフになる。

【００４３】プリアンプ１にパケット信号が入力し、電
圧が電圧より大きくなると、比較器５２６の出力は
ＨＩＧＨレベル、第一のスイッチ５０３はオフ、第二の
スイッチ５０４はオンになる。ただし、遅延回路５３６
によって比較器５２６の出力がＨＩＧＨレベルになった
後、第一のスイッチ５０３と第二のスイッチ５０４のオ
ン・オフが切り替わるまでに時間差を設定する。

【００４４】この時間差は、ピーク検出器５００が充電
を開始し、信号のピーク値に達するまでに必要な時間よ
り長くなる。また、パケット信号の先頭に設けられるプ
リアンブルビット領域の時間より短く設定する。

【００４５】パケット信号が終了しリセット信号が入力
すると、ピーク検出器５００が放電を開始し、電圧は
電圧より小さくなる。これにより、比較器５２６の出
力はＬＯＷレベル、第一のスイッチ５０３はオン、第二
のスイッチ５０４はオフになり、ＡＧＣ回路は初期状態
に復帰する。

【００４６】この際にも遅延回路５３６によって、比較
器５２６の出力がＨＩＧＨレベルになった後スイッチが
切り替わるまでに時間差が生じる。この時間差は、パケ
ットとパケットの間の時間領域（ガードビット領域）よ
り短い必要がある。なぜならば、この時間差がガードビ
ット領域より長い場合には、次のパケットの先頭ビット
においてピーク検出系のＡＧＣ回路がバイパス用トラン
ジスタ３に接続されたままであるため、プリアンプ１の
出力波形にオーバシュートが発生するからである。

【００４７】したがって、遅延回路５３６での遅延時間
の最大設定値は、プリアンブルビット領域とガードビッ
ト領域のどちらか短い方の時間で制限される。

【００４８】図７のＡＧＣ回路についても、上述の作用
により、図４と同等のプリアンプ特性を実現できる。パ
ケット信号のデータ領域での第一、第二のスイッチ５０
３、５０４のオン・オフの誤動作を防止するために、通
常の比較器よりもヒステレシス特性を有する比較器を用
いる。

【００４９】遅延回路５３６はトランジスタ、抵抗、コ
ンデンサを組み合わせたアナログ回路、またはクロック
信号を利用したプリップフロップ等のデジタル回路を用
いて構成される。

【００５０】図８に本発明の第３の実施の形態を示す。
本実施の形態では、タイミング回路５０６において図７
の構成に加え、第三乃至第六のスイッチ５６１〜５６４
及び基準電圧発生回路（Ａ〜Ｃ）５５１〜５５３を有す
る。

【００５１】比較器５２６にはその第一の入力端子に第
三のスイッチ５６１を通して主信号系の分岐出力端子か
らの電圧または第四のスイッチ５６２を通して基準電圧
発生回路（Ａ）５５１からの電圧（図８の）と、その
第二の入力端子に第五のスイッチ５６３を通して基準電
圧発生回路（Ｂ）５５２の電圧または第六のスイッチ５
６４を通して基準電圧発生回路（Ｃ）５５３からの電圧
（図８の）が入力される。

【００５２】ここで、図８の構成において、基準電圧発
生回路（Ｃ）５５３の出力電圧は、基準電圧発生回路
（Ａ）５５１の出力電圧より大きく、基準電圧発生回路
（Ａ）５５１の出力電圧は基準電圧発生回路（Ｂ）５５
２の出力電圧より大きくなるように設計されている。更
に、基準電圧発生回路（Ｂ）５５２の出力電圧は、プリ
アンプ１にパケット信号が入力しない時の主信号系の分
岐出力端子の電圧より大きくなるように設計する。

【００５３】図９の動作説明図を参照すると、プリアン
プ１にパケット信号が入力しない時（図９の位相Ｐ２）
には、第一のスイッチ５０３をオン、第一のスイッチ５
０４をオフの状態にする。このために、第三のスイッチ
５６１はオン、第四のスイッチ５６２はオフ、第五のス
イッチ５６３はオン、第六のスイッチ５６４はオフにな
るように設計する。この時、電圧は電圧より大き
く、比較器５２６の出力はＬＯＷレベルになる。

【００５４】プリアンプ１にパケット信号が入力し、
の電圧がの電圧より大きくなると（図９の位相Ｐ
３）、比較器５２６の出力はＨＩＧＨレベル、第一のス
イッチ５０３はオフ、第二のスイッチ５０４はオンにな
る。比較器５２６の出力がＨＩＧＨレベルになると、第
三のスイッチ５６１はオフ、第四のスイッチ５６２はオ
ンになる。

【００５５】これにより、基準電圧発生回路（Ａ）５５
１と接続される電圧は、基準電圧発生回路（Ｂ）５５
２と接続される電圧より高い状態に保たれ、次ビット
以降の信号が‘０’であるか‘１’であるかにかかわら
ず、比較器５２６の出力はＨＩＧＨに保たれる（図９の
位相Ｐ４）。

【００５６】比較器５２６の出力がＨＩＧＨレベルにな
った後、第一のスイッチ５０３がオフになり第二のスイ
ッチ５０４がオンに切り替わるまでに、遅延回路５３６
によって時間差を設定する。この時間差は、ピーク検出
器が充電を開始し信号のピーク値に達するまでに必要な
時間より長く、パケット信号の先頭に設けられるプリア
ンブルビット領域の時間より短く設定する。ピーク検出
器５００は、プリアンプ１にパケット信号が入力してか
ら充電を開始しており、第二のスイッチ５０４がオンに
なるまでに信号のピーク値に達して安定する電圧を出力
する。

【００５７】パケット信号が終了しリセット信号が入力
すると（図９の位相Ｐ１）、ピーク検出器５００は放電
を開始する。また、リセット信号が入力した時間内にお
いて、リセット回路５０７の出力電圧はＨＩＧＨレベル
になり、第五のスイッチ５６３はオフ、第六のスイッチ
はオンになる。

【００５８】電圧は、基準電圧発生回路（Ａ）５５１
と接続されている電圧より大きくなり、比較器５２６
の出力はＬＯＷレベルに変わる。これにより、第三のス
イッチ５６１がオン、第四のスイッチ５６２がオフにな
るが、主信号系の分岐出力端子と接続される電圧は、
基準電圧発生回路（Ｃ）５５３と接続される電圧より
も低いため（リセット信号を入力するガードビット領域
の時間には入力信号がないため）、比較器５２６の出力
はＬＯＷレベルのままである。

【００５９】遅延回路５３６の所定遅延時間の後、第一
のスイッチ５０３がオン、第一のスイッチ５０４がオフ
になる。この遅延時間は、ガードビット領域より短い必
要がある。なぜならば、この遅延時間がガードビット領
域より長い場合には、次のパケットの先頭ビットにおい
てピーク検出系のＡＧＣ回路がバイパス用トランジスタ
３に接続されたままであるため、プリアンプ１の出力波
形にオーバシュートが発生するからである。

【００６０】したがって、遅延回路５３６での遅延時間
の最大設定値は、プリアンブルビット領域とガードビッ
ト領域のどちらか短い方の時間で制限される。

【００６１】リセット信号の入力が終了すると、リセッ
ト回路５０７の出力電圧はＬＯＷレベルになり、第五の
スイッチ５６３はオン、第六のスイッチ５６４はオフに
なるが、基準電圧発生回路（Ｂ）５５２と接続される電
圧は、主信号系の分岐出力端子とつながっている電圧
より大きいままなので、比較器５２６の出力はＬＯＷ
レベルのままである（図９の位相Ｐ２）。したがって、
スイッチ１はオン、スイッチ２はオフの状態にあり、Ａ
ＧＣ回路は初期状態に復帰する（図９の位相Ｐ２）。

【００６２】図８のＡＧＣ回路は上述の作用により、図
４と同等のプリアンプ特性を実現できる。パケット信号
のデータ領域でのスイッチ１、２のオン・オフの誤動作
を防止するために、通常の比較器よりもヒステレシス特
性を有する比較器を用いる。遅延回路５３６は、トラン
ジスタ、抵抗、コンデンサを組み合わせたアナログ回
路、またはクロック信号を利用したフリップフロップ等
のデジタル回路を用いて構成される。

【００６３】

【発明の効果】以上図面にしたがい本発明の実施の形態
を説明したが、本発明により高速のバースト信号を受信
した場合にパケットの先頭時間領域でプリアンプの出力
振幅が異常に大きくなるという問題を回避し、かつ、パ
ケットのデータ時間領域で出力波形に脈動が生じないよ
うにするための新しい自動利得制御（ＡＧＣ）回路を提
供する

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】図１の動作説明図である。

【図３】図１の動作タイムチャートである。

【図４】本発明のＡＧＣ回路を用いたプリアンプの出力
波形を示す図である。

【図５】本発明の第１の実施の形態を示す図である。

【図６】図５の動作説明図である。

【図７】本発明の第２の実施の形態を示す図である。

【図８】本発明の第３の実施の形態を示す図である。

【図９】図８の動作説明図である。

【図１０】バースト信号の例を示す図である。

【図１１】広ダイナミックレンジのバースト信号受信回
路例である。

【図１２】従来のＡＧＣ回路（その１）である。

【図１３】従来のＡＧＣ回路（その２）である。

【図１４】従来のＡＧＣ回路を用いたプリアンプの出力
波形である。

【符号の説明】

１ 主信号系プリアンプ ２ 帰還回路 ３ バイパス用トランジスタ ４ 出力バッファ ５ 自動利得制御回路 ５００ ピーク検出器 ５０１、５０２ 誤差増幅器 ５０３、５０４、５６１〜５６４ スイッチ ５０６ タイミング回路 ５０７ リセット回路 ５１６、５５１〜５５３ 基準電圧発生回路 ５２６ 比較器 ５３６ 遅延回路 ５４６ インバータ

Claims (7)

【特許請求の範囲】
1. 【請求項１】入力信号を増幅する主信号系の増幅器と、
   該増幅器に並列に接続され、該増幅器への該入力信号を
   分流するインピーダンス可変回路及び該インピーダンス
   可変回路のインピーダンスを可変して、該入力電流の分
   流量を制御する自動利得制御回路を有し、該自動利得制
   御回路は、 該増幅器の出力レベルと所定レベルとの誤差を出力する
   第１の誤差増幅器を有する第１の制御系と該増幅器の出
   力のピークレベルを検知するピーク検出器、該ピーク検
   出器の出力と所定レベルとの誤差を出力する第２の誤差
   増幅器を有する第２の制御系を有し、 該入力信号の１または複数ビットの先頭信号が入力する
   時間領域では該第１の制御系の出力により、且つ該先頭
   信号が入力する時間領域領以外では、第２の制御系の出
   力により該インピーダンス可変回路のインピーダンスを
   制御することを特徴とする増幅器。
2. 【請求項２】請求項１において、 前記第１の制御系には、前記第１の誤差増幅器の出力側
   に第１のスイッチを有し、且つ前記第２の制御系には、
   前記第２の誤差増幅器の出力側に第２のスイッチを有
   し、信号パケット間の入力信号が存在しない時間領域に
   おいて、該第１のスイッチを遮断状態から導通状態に遷
   移変化させ、該第２のスイッチを導通状態から遮断状態
   に遷移変化させることを特徴とする増幅器。
3. 【請求項３】請求項２において、 更に前記第１、第２のスイッチの導通、遮断のタイミン
   グを制御するタイミング回路を有し、該タイミング回路
   は、 前記主信号系の増幅器の出力と前記ピーク検出器の出力
   とを比較する比較器と、 該比較器の出力が入力される遅延回路と、 該遅延回路の出力側に接続されるインバータとを有し、 該遅延回路の出力が該第１のスイッチの導通、遮断のタ
   イミングを制御し、 該インバータの出力が該第２のスイッチの導通、遮断の
   タイミングを制御するように構成されたことを特徴とす
   る増幅器。
4. 【請求項４】請求項２において、 更に前記第１、第２のスイッチの導通、遮断のタイミン
   グを制御するタイミング回路を有し、該タイミング回路
   は、 基準電圧発生回路と、 該基準電圧発生回路の出力と前記ピーク検出器の出力と
   を比較する比較器と、 該比較器の出力が入力される遅延回路と、 該遅延回路の出力側に接続されるインバータとを有し、 該遅延回路の出力が該第１のスイッチの導通、遮断のタ
   イミングを制御し、 該インバータの出力が該第２のスイッチの導通、遮断の
   タイミングを制御するように構成されたことを特徴とす
   る増幅器。
5. 【請求項５】請求項２において、 更に前記第１、第２のスイッチの導通、遮断のタイミン
   グを制御するタイミング回路を有し、該タイミング回路
   は、 第１乃至第３の基準電圧発生回路と、 第１及び第２の入力端子を有する比較器と 該比較器の出力が入力される遅延回路と、 該遅延回路の出力側に接続されるインバータとを有し、 該遅延回路の出力が該第１のスイッチの導通、遮断のタ
   イミングを制御し、 該インバータの出力が該第２のスイッチの導通、遮断の
   タイミングを制御するように構成され、且つ該比較器の
   該第１の入力端には前記主信号系の増幅器の出力信号又
   は第１の基準電圧発生回路の出力が、該比較器の該第２
   の入力端には該第２又は第３の基準電圧発生回路の出力
   が、前記入力信号の状態に応じて接続されるように構成
   されたことを特徴とする増幅器。
6. 【請求項６】請求項５において、 前記第３の基準電圧発生回路の出力電圧は、前記第１の
   基準電圧発生回路の出力電圧より大きく、該第１の基準
   電圧発生回路の出力電圧は前記第２の基準電圧発生回路
   の出力電圧より大きくなるように設定され、且つ、第２
   の基準電圧発生回路の出力電圧は、入力信号が入力しな
   い時の前記主信号系の増幅器の出力信号の電圧より大き
   くなるように設定されたことを特徴とする増幅器。
7. 【請求項７】請求項３、４、５、または６において、 前記比較器は、入出力特性にヒステリシスを有すること
   を特徴とする増幅器。