JPH0964702A - クロック逓倍器 - Google Patents
クロック逓倍器Info
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- JPH0964702A JPH0964702A JP21436895A JP21436895A JPH0964702A JP H0964702 A JPH0964702 A JP H0964702A JP 21436895 A JP21436895 A JP 21436895A JP 21436895 A JP21436895 A JP 21436895A JP H0964702 A JPH0964702 A JP H0964702A
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- 230000002194 synthesizing effect Effects 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000003786 synthesis reaction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
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- 239000004065 semiconductor Substances 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 モノリシックのデジタル集積回路にも簡単に
内蔵できるような構成のクロック逓倍器を得る。 【解決手段】 周期Ｔの入力クロック信号を入力し、Ｔ
／４より狭い幅を持たせたパルスに変換して出力するエ
ッジパルス発生回路１３と、遅延時間がそれぞれ、Ｔ／
４、２Ｔ／４、３Ｔ／４と設定され、パルスをそれぞれ
入力し、遅延パルスを出力する３個の遅延回路１４、１
５及び１６と、エッジパルス発生回路１３から出力され
たパルスと、３個の遅延回路からそれぞれ出力された３
個の遅延パルスとを合成し、クロック信号を４逓倍した
逓倍信号を出力する合成回路とを備えた。
内蔵できるような構成のクロック逓倍器を得る。 【解決手段】 周期Ｔの入力クロック信号を入力し、Ｔ
／４より狭い幅を持たせたパルスに変換して出力するエ
ッジパルス発生回路１３と、遅延時間がそれぞれ、Ｔ／
４、２Ｔ／４、３Ｔ／４と設定され、パルスをそれぞれ
入力し、遅延パルスを出力する３個の遅延回路１４、１
５及び１６と、エッジパルス発生回路１３から出力され
たパルスと、３個の遅延回路からそれぞれ出力された３
個の遅延パルスとを合成し、クロック信号を４逓倍した
逓倍信号を出力する合成回路とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は例えば半導体集積回
路等においてクロック信号を逓倍するクロック逓倍器、
特にその構成に関するものである。
路等においてクロック信号を逓倍するクロック逓倍器、
特にその構成に関するものである。
【０００２】
【従来の技術】従来のクロック逓倍器は、例えば電子情
報通信学会編「電子情報通信学会ハンドブック」第一版
第一刷（昭和６３年３月３０日）オーム社ｐ．５４３−
５４４に記載されているように、非線形のダイオード、
バンドパスフィルタ等から構成されている。入力端子か
ら交流信号を入力し、ダイオードの非線形特性により電
流波形を歪ませて高調波を発生させ、その高調波から特
定の次数の高調波成分をバンドパスフィルタで選択し、
出力することで逓倍操作を行っていた。
報通信学会編「電子情報通信学会ハンドブック」第一版
第一刷（昭和６３年３月３０日）オーム社ｐ．５４３−
５４４に記載されているように、非線形のダイオード、
バンドパスフィルタ等から構成されている。入力端子か
ら交流信号を入力し、ダイオードの非線形特性により電
流波形を歪ませて高調波を発生させ、その高調波から特
定の次数の高調波成分をバンドパスフィルタで選択し、
出力することで逓倍操作を行っていた。
【０００３】
【発明が解決しようとする課題】上記のような従来のク
ロック逓倍器では、高調波成分を選択して取り出すに
は、アナログ回路であるバンドパスフィルタが回路構成
に必要となるから、モノリシックのデジタル集積回路に
内蔵するのが非常に困難であるという問題点があった。
ロック逓倍器では、高調波成分を選択して取り出すに
は、アナログ回路であるバンドパスフィルタが回路構成
に必要となるから、モノリシックのデジタル集積回路に
内蔵するのが非常に困難であるという問題点があった。
【０００４】そこで、モノリシックのデジタル集積回路
にも簡単に内蔵できるような構成のクロック逓倍器の実
現が望まれていた。
にも簡単に内蔵できるような構成のクロック逓倍器の実
現が望まれていた。
【０００５】
【課題を解決するための手段】本発明に係るクロック逓
倍器は、周期Ｔのクロック信号を入力し、Ｔ／ｎより狭
い幅（ただし、ｎは２以上の整数）を持たせたパルスに
変換して出力するエッジパルス発生回路と、遅延時間が
それぞれ、Ｔ／ｎ、２Ｔ／ｎ、…、（ｎ−１）・Ｔ／ｎ
と設定され、パルスをそれぞれ入力し、遅延パルスを出
力するｎ−１個の遅延回路と、エッジパルス発生回路か
ら出力されたパルスとｎ−１個の遅延回路からそれぞれ
出力されたｎ−１個の遅延パルスとを合成し、クロック
信号をｎ逓倍した逓倍信号を出力する合成回路とを備え
た。アナログ回路ではなく、論理回路より構成されてい
るため、モノリシックのデジタル集積回路にも簡単に内
蔵できる。
倍器は、周期Ｔのクロック信号を入力し、Ｔ／ｎより狭
い幅（ただし、ｎは２以上の整数）を持たせたパルスに
変換して出力するエッジパルス発生回路と、遅延時間が
それぞれ、Ｔ／ｎ、２Ｔ／ｎ、…、（ｎ−１）・Ｔ／ｎ
と設定され、パルスをそれぞれ入力し、遅延パルスを出
力するｎ−１個の遅延回路と、エッジパルス発生回路か
ら出力されたパルスとｎ−１個の遅延回路からそれぞれ
出力されたｎ−１個の遅延パルスとを合成し、クロック
信号をｎ逓倍した逓倍信号を出力する合成回路とを備え
た。アナログ回路ではなく、論理回路より構成されてい
るため、モノリシックのデジタル集積回路にも簡単に内
蔵できる。
【０００６】また、本発明に係るクロック逓倍器は、遅
延時間がそれぞれＴ／ｎ、２Ｔ／ｎ、…、（ｎ−１）・
Ｔ／ｎと設定され（ただし、ｎは２以上の整数）、周期
Ｔのクロック信号をそれぞれ入力し、遅延クロック信号
を出力するｎ−１個の遅延回路と、ｎ−１個の遅延回路
からそれぞれ出力されたｎ−１個の遅延クロック信号、
又はクロック信号をそれぞれ入力し、Ｔ／ｎより狭い幅
を持たせたパルスに変換して出力するｎ個のエッジパル
ス発生回路と、ｎ個のエッジパルス発生回路からそれぞ
れ出力されたｎ個の前記パルスを合成し、クロック信号
をｎ逓倍した逓倍信号を出力する合成回路とを備えた。
アナログ回路ではなく、論理回路より構成されているた
め、モノリシックのデジタル集積回路にも簡単に内蔵で
きる。
延時間がそれぞれＴ／ｎ、２Ｔ／ｎ、…、（ｎ−１）・
Ｔ／ｎと設定され（ただし、ｎは２以上の整数）、周期
Ｔのクロック信号をそれぞれ入力し、遅延クロック信号
を出力するｎ−１個の遅延回路と、ｎ−１個の遅延回路
からそれぞれ出力されたｎ−１個の遅延クロック信号、
又はクロック信号をそれぞれ入力し、Ｔ／ｎより狭い幅
を持たせたパルスに変換して出力するｎ個のエッジパル
ス発生回路と、ｎ個のエッジパルス発生回路からそれぞ
れ出力されたｎ個の前記パルスを合成し、クロック信号
をｎ逓倍した逓倍信号を出力する合成回路とを備えた。
アナログ回路ではなく、論理回路より構成されているた
め、モノリシックのデジタル集積回路にも簡単に内蔵で
きる。
【０００７】
実施形態１．図１は本発明の第一の実施の形態に係る４
逓倍のクロック逓倍器の構成を示すブロック図である。
１１はクロック入力端子、１２は逓倍クロック出力端
子、１３はエッジパルス発生回路、１４〜１６は遅延回
路、１７はＯＲ回路である。ＯＲ回路１７は、エッジパ
ルス発生回路１３及び遅延回路１４〜１６が出力したパ
ルスを合成して出力する。
逓倍のクロック逓倍器の構成を示すブロック図である。
１１はクロック入力端子、１２は逓倍クロック出力端
子、１３はエッジパルス発生回路、１４〜１６は遅延回
路、１７はＯＲ回路である。ＯＲ回路１７は、エッジパ
ルス発生回路１３及び遅延回路１４〜１６が出力したパ
ルスを合成して出力する。
【０００８】図２はエッジパルス発生回路１３の回路構
成の一例を示す図である。２１は入力端子、２２はパル
ス出力端子、２３はインバータ、２４は奇数段のインバ
ータ列、２５はＮＯＲ回路である。クロック入力端子１
１から入力されたクロック信号はそのまま入力端子２１
に入力される。入力端子２１に入力されたクロック信号
はインバータ２３において極性が逆になって出力され
る。インバータ２３を通過した入力信号は、奇数段のイ
ンバータ列２４とＮＯＲ回路２５に入力される。奇数段
のインバータ列２４に入力された方の信号は、奇数段の
インバータ列２４を通過してからＮＯＲ回路２５に入力
される。このため、インバータ列２４を通過した方の信
号は、インバータの列を通過する分だけＮＯＲ回路２５
に入力されるのが遅れ、しかも、奇数段のインバータを
通過するため、入力端子２１から入力された時と同じ極
性となってＮＯＲ回路２５に入力される。直接ＮＯＲ回
路２５に入力される方の信号と、奇数段のインバータ列
２４を通過してＮＯＲ回路２５に入力される方の信号と
の時間差に応じたパルス幅の信号が、ＮＯＲ回路２５か
ら出力される。
成の一例を示す図である。２１は入力端子、２２はパル
ス出力端子、２３はインバータ、２４は奇数段のインバ
ータ列、２５はＮＯＲ回路である。クロック入力端子１
１から入力されたクロック信号はそのまま入力端子２１
に入力される。入力端子２１に入力されたクロック信号
はインバータ２３において極性が逆になって出力され
る。インバータ２３を通過した入力信号は、奇数段のイ
ンバータ列２４とＮＯＲ回路２５に入力される。奇数段
のインバータ列２４に入力された方の信号は、奇数段の
インバータ列２４を通過してからＮＯＲ回路２５に入力
される。このため、インバータ列２４を通過した方の信
号は、インバータの列を通過する分だけＮＯＲ回路２５
に入力されるのが遅れ、しかも、奇数段のインバータを
通過するため、入力端子２１から入力された時と同じ極
性となってＮＯＲ回路２５に入力される。直接ＮＯＲ回
路２５に入力される方の信号と、奇数段のインバータ列
２４を通過してＮＯＲ回路２５に入力される方の信号と
の時間差に応じたパルス幅の信号が、ＮＯＲ回路２５か
ら出力される。
【０００９】図３は遅延回路１４〜１６の回路構成の一
例を示す図である。遅延回路はバッファを直列に接続し
た回路で実現できる。３１は入力端子、３２は遅延信号
出力端子、３３はバッファ列である。エッジパルス発生
回路１３から出力されたパルスが入力端子３１に入力さ
れる。入力されたパルスがバッファ列３３を通過するに
は時間を要する。この要した時間が遅延時間となり、遅
れたパルスは遅延信号出力端子３２から出力される。遅
延したい時間に応じてバッファ列３３のバッファの数を
増減することで、遅延時間の調整を簡単に行うことがで
きる。
例を示す図である。遅延回路はバッファを直列に接続し
た回路で実現できる。３１は入力端子、３２は遅延信号
出力端子、３３はバッファ列である。エッジパルス発生
回路１３から出力されたパルスが入力端子３１に入力さ
れる。入力されたパルスがバッファ列３３を通過するに
は時間を要する。この要した時間が遅延時間となり、遅
れたパルスは遅延信号出力端子３２から出力される。遅
延したい時間に応じてバッファ列３３のバッファの数を
増減することで、遅延時間の調整を簡単に行うことがで
きる。
【００１０】図４は本発明の第一の実施の形態に係る構
成手段の入力又は出力の波形図である。ＣＬＫＩＮは、
クロック入力端子１１から入力される信号、また、ＣＬ
ＫＯＵＴは、逓倍クロック出力端子１２から出力される
信号の波形である。ＯＰ１３、ＯＰ１４、ＯＰ１５及び
ＯＰ１６はそれぞれエッジパルス発生回路１３及び遅延
回路１４、１５並びに１６の出力である。入力されるク
ロック信号はクロック周波数が２５０ＭＨｚ（周期４ｎ
ｓ）とする。遅延回路１４、１５及び１６の遅延時間
は、それぞれ１ｎｓ、２ｎｓ及び３ｎｓとし、またエッ
ジパルス発生回路１３は、入力信号の立ち上がりエッジ
に対応してパルスを発生し、パルス幅は５００ｐｓ
（０．５ｎｓ）とする。
成手段の入力又は出力の波形図である。ＣＬＫＩＮは、
クロック入力端子１１から入力される信号、また、ＣＬ
ＫＯＵＴは、逓倍クロック出力端子１２から出力される
信号の波形である。ＯＰ１３、ＯＰ１４、ＯＰ１５及び
ＯＰ１６はそれぞれエッジパルス発生回路１３及び遅延
回路１４、１５並びに１６の出力である。入力されるク
ロック信号はクロック周波数が２５０ＭＨｚ（周期４ｎ
ｓ）とする。遅延回路１４、１５及び１６の遅延時間
は、それぞれ１ｎｓ、２ｎｓ及び３ｎｓとし、またエッ
ジパルス発生回路１３は、入力信号の立ち上がりエッジ
に対応してパルスを発生し、パルス幅は５００ｐｓ
（０．５ｎｓ）とする。
【００１１】クロック入力端子１１からクロック周波数
２５０ＭＨｚのクロック信号が入力されると、エッジパ
ルス発生回路３はパルス幅５００ｐｓのパルスを出力す
る。出力されたパルスは、ＯＲ回路１７及び遅延回路１
４、１５並びに１６にそれぞれ入力される。遅延回路１
４の遅延時間は１ｎｓであるので、遅延回路１４から出
力されるパルスは、直接ＯＲ回路１７に入力されたパル
スよりも１ｎｓだけ遅れてＯＲ回路１７に入力される。
同様にして、遅延回路１５の遅延時間は２ｎｓであるの
で、遅延回路１５から出力されるパルスは、直接ＯＲ回
路１７に入力されたパルスよりも２ｎｓだけ遅れてＯＲ
回路１７に入力される。また、遅延回路１６の遅延時間
は３ｎｓであるので、遅延回路１６から出力されるパル
スは、直接ＯＲ回路１７に入力されたパルスよりも３ｎ
ｓだけ遅れてＯＲ回路１７に入力される。
２５０ＭＨｚのクロック信号が入力されると、エッジパ
ルス発生回路３はパルス幅５００ｐｓのパルスを出力す
る。出力されたパルスは、ＯＲ回路１７及び遅延回路１
４、１５並びに１６にそれぞれ入力される。遅延回路１
４の遅延時間は１ｎｓであるので、遅延回路１４から出
力されるパルスは、直接ＯＲ回路１７に入力されたパル
スよりも１ｎｓだけ遅れてＯＲ回路１７に入力される。
同様にして、遅延回路１５の遅延時間は２ｎｓであるの
で、遅延回路１５から出力されるパルスは、直接ＯＲ回
路１７に入力されたパルスよりも２ｎｓだけ遅れてＯＲ
回路１７に入力される。また、遅延回路１６の遅延時間
は３ｎｓであるので、遅延回路１６から出力されるパル
スは、直接ＯＲ回路１７に入力されたパルスよりも３ｎ
ｓだけ遅れてＯＲ回路１７に入力される。
【００１２】出力のゲートになっているのはＯＲ回路１
７であるから、ＯＲ回路１７に入力されたパルスは、全
てゲートを通過し、出力される。ＯＲ回路１７を通って
逓倍クロック出力端子１２に出力されるクロック周波数
は１ＧＨｚ（周期１ｎｓ）となり、元のクロック周波数
の４倍のクロック信号を出力する。
７であるから、ＯＲ回路１７に入力されたパルスは、全
てゲートを通過し、出力される。ＯＲ回路１７を通って
逓倍クロック出力端子１２に出力されるクロック周波数
は１ＧＨｚ（周期１ｎｓ）となり、元のクロック周波数
の４倍のクロック信号を出力する。
【００１３】上記のように構成されたクロック逓倍器に
おいては、アナログ回路を用いて回路構成がされずにク
ロックを逓倍できるので、逓倍器がモノリシックのデジ
タル集積回路にも簡単に内蔵できる。
おいては、アナログ回路を用いて回路構成がされずにク
ロックを逓倍できるので、逓倍器がモノリシックのデジ
タル集積回路にも簡単に内蔵できる。
【００１４】実施形態２．図５は本発明の第二の実施の
形態に係る４逓倍のクロック逓倍器の構成を示すブロッ
ク図である。５１は１１と同様のクロック入力端子、５
２は１２と同様の逓倍クロック出力端子、５３〜５５は
１４〜１６と同様の遅延回路、５６〜５９は１３と同様
のエッジパルス発生回路、６０は１７と同様のＯＲ回路
である。
形態に係る４逓倍のクロック逓倍器の構成を示すブロッ
ク図である。５１は１１と同様のクロック入力端子、５
２は１２と同様の逓倍クロック出力端子、５３〜５５は
１４〜１６と同様の遅延回路、５６〜５９は１３と同様
のエッジパルス発生回路、６０は１７と同様のＯＲ回路
である。
【００１５】図６は本発明の第二の実施の形態に係る構
成手段の入力又は出力の波形図である。ＣＬＫＩＮは、
クロック入力端子５１から入力される信号、また、ＣＬ
ＫＯＵＴは、逓倍クロック出力端子５２から出力される
信号の波形である。ＯＰ５３、ＯＰ５４及びＯＰ５５は
それぞれ遅延回路５３、５４及び５５の出力である。ま
た、ＯＰ５６、ＯＰ５７、ＯＰ５８及びＯＰ５９は、そ
れぞれエッジパルス発生回路５６、５７、５８及び５９
の出力である。実施形態１と同様に、入力される信号は
クロック周波数が２５０ＭＨｚ（周期４ｎｓ）とする。
遅延回路５３、５４及び５５の遅延時間はそれぞれ１ｎ
ｓ、２ｎｓ及び３ｎｓとし、また、エッジパルス発生回
路５６〜５９は入力信号に対応してパルスを発生し、そ
のパルス幅は５００ｐｓ（０．５ｎｓ）とする。
成手段の入力又は出力の波形図である。ＣＬＫＩＮは、
クロック入力端子５１から入力される信号、また、ＣＬ
ＫＯＵＴは、逓倍クロック出力端子５２から出力される
信号の波形である。ＯＰ５３、ＯＰ５４及びＯＰ５５は
それぞれ遅延回路５３、５４及び５５の出力である。ま
た、ＯＰ５６、ＯＰ５７、ＯＰ５８及びＯＰ５９は、そ
れぞれエッジパルス発生回路５６、５７、５８及び５９
の出力である。実施形態１と同様に、入力される信号は
クロック周波数が２５０ＭＨｚ（周期４ｎｓ）とする。
遅延回路５３、５４及び５５の遅延時間はそれぞれ１ｎ
ｓ、２ｎｓ及び３ｎｓとし、また、エッジパルス発生回
路５６〜５９は入力信号に対応してパルスを発生し、そ
のパルス幅は５００ｐｓ（０．５ｎｓ）とする。
【００１６】クロック入力端子５１からクロック周波数
２５０ＭＨｚのクロック信号が入力されると、クロック
信号はエッジパルス発生回路５６及び遅延回路５３、５
４並びに５５に入力される。エッジパルス発生回路５６
はパルス幅５００ｐｓのパルスを発生し、そのパルスは
ＯＲ回路６０に入力される。また、遅延回路５３の遅延
時間は１ｎｓであるから、遅延回路５３から出力される
クロック信号は、エッジパルス発生回路５６に入力され
たクロック信号よりも１ｎｓだけ遅れてエッジパルス発
生回路５７に入力される。エッジパルス発生回路５７
は、エッジパルス発生回路５６が出力したパルスよりも
１ｎｓだけ遅いパルス幅５００ｐｓのパルスを、ＯＲ回
路６０に出力する。同様にして、遅延回路５４の遅延時
間は２ｎｓであるから、遅延回路５４から出力されるク
ロック信号は、エッジパルス発生回路５６に入力された
クロック信号よりも２ｎｓだけ遅れてエッジパルス発生
回路５８に入力される。エッジパルス発生回路５８は、
エッジパルス発生回路５６が出力したパルスよりも２ｎ
ｓだけ遅いパルス幅５００ｐｓのパルスを、ＯＲ回路６
０に出力する。また、遅延回路５５の遅延時間は３ｎｓ
であるから、遅延回路５５から出力されるクロック信号
は、エッジパルス発生回路５６に入力されたクロックよ
りも３ｎｓだけ遅れてエッジパルス発生回路５９に入力
される。エッジパルス発生回路５９は、エッジパルス発
生回路５６が出力したパルスよりも３ｎｓだけ遅いパル
ス幅５００ｐｓのパルスを、ＯＲ回路６０に出力する。
２５０ＭＨｚのクロック信号が入力されると、クロック
信号はエッジパルス発生回路５６及び遅延回路５３、５
４並びに５５に入力される。エッジパルス発生回路５６
はパルス幅５００ｐｓのパルスを発生し、そのパルスは
ＯＲ回路６０に入力される。また、遅延回路５３の遅延
時間は１ｎｓであるから、遅延回路５３から出力される
クロック信号は、エッジパルス発生回路５６に入力され
たクロック信号よりも１ｎｓだけ遅れてエッジパルス発
生回路５７に入力される。エッジパルス発生回路５７
は、エッジパルス発生回路５６が出力したパルスよりも
１ｎｓだけ遅いパルス幅５００ｐｓのパルスを、ＯＲ回
路６０に出力する。同様にして、遅延回路５４の遅延時
間は２ｎｓであるから、遅延回路５４から出力されるク
ロック信号は、エッジパルス発生回路５６に入力された
クロック信号よりも２ｎｓだけ遅れてエッジパルス発生
回路５８に入力される。エッジパルス発生回路５８は、
エッジパルス発生回路５６が出力したパルスよりも２ｎ
ｓだけ遅いパルス幅５００ｐｓのパルスを、ＯＲ回路６
０に出力する。また、遅延回路５５の遅延時間は３ｎｓ
であるから、遅延回路５５から出力されるクロック信号
は、エッジパルス発生回路５６に入力されたクロックよ
りも３ｎｓだけ遅れてエッジパルス発生回路５９に入力
される。エッジパルス発生回路５９は、エッジパルス発
生回路５６が出力したパルスよりも３ｎｓだけ遅いパル
ス幅５００ｐｓのパルスを、ＯＲ回路６０に出力する。
【００１７】出力のゲートになっているのはＯＲ回路６
０であるから、ＯＲ回路６０に入力されたパルスは全て
ゲートを通過し、出力される。ＯＲ回路６０を通って逓
倍クロック出力端子に出力されるクロック周波数は１Ｇ
Ｈｚ（周期１ｎｓ）となり、元のクロック周波数の４倍
のクロック信号を出力する。
０であるから、ＯＲ回路６０に入力されたパルスは全て
ゲートを通過し、出力される。ＯＲ回路６０を通って逓
倍クロック出力端子に出力されるクロック周波数は１Ｇ
Ｈｚ（周期１ｎｓ）となり、元のクロック周波数の４倍
のクロック信号を出力する。
【００１８】上記のように構成されたクロック逓倍器に
おいては、アナログ回路を用いなくても回路構成がで
き、クロックを逓倍できるので、逓倍器がモノリシック
のデジタル集積回路にも簡単に内蔵できる。
おいては、アナログ回路を用いなくても回路構成がで
き、クロックを逓倍できるので、逓倍器がモノリシック
のデジタル集積回路にも簡単に内蔵できる。
【００１９】実施形態３．なお、上述の実施の形態にお
いては、４逓倍のパルスを発生させたが、本発明ではそ
れに限定されるものではなく、逓倍数を変化できる。そ
の際、エッジパルス発生回路１３及び５６〜５９が発生
するパルス幅を調整したり、逓倍数に応じて遅延回路又
はエッジパルス発生回路の数を増減することが必要とな
る。
いては、４逓倍のパルスを発生させたが、本発明ではそ
れに限定されるものではなく、逓倍数を変化できる。そ
の際、エッジパルス発生回路１３及び５６〜５９が発生
するパルス幅を調整したり、逓倍数に応じて遅延回路又
はエッジパルス発生回路の数を増減することが必要とな
る。
【００２０】また、上述の実施の形態においては、エッ
ジパルス発生回路１３及び５６〜５９としてインバータ
による構成を例示したが、本発明ではそれに限定される
ものではなく、他の同様な機能を有するもの、例えばバ
ッファ等を用いてもよい。さらに、２入力の排他的論理
和ゲートに遅延差をつけて、クロック信号を入力するよ
うな構成でも良い。また、遅延回路１４〜１６及び５３
〜５５も同様であり、他の同様な機能を有するもの、例
えば偶数段のインバータを用いたり、出力の際に容量負
荷を付加してもよい。
ジパルス発生回路１３及び５６〜５９としてインバータ
による構成を例示したが、本発明ではそれに限定される
ものではなく、他の同様な機能を有するもの、例えばバ
ッファ等を用いてもよい。さらに、２入力の排他的論理
和ゲートに遅延差をつけて、クロック信号を入力するよ
うな構成でも良い。また、遅延回路１４〜１６及び５３
〜５５も同様であり、他の同様な機能を有するもの、例
えば偶数段のインバータを用いたり、出力の際に容量負
荷を付加してもよい。
【００２１】
【発明の効果】以上のように本発明によれば、回路を構
成するのにアナログ回路を必要とせず、論理回路による
クロック逓倍器の構成が可能となったので、モノリシッ
クのデジタル集積回路にも簡単に内蔵できる。
成するのにアナログ回路を必要とせず、論理回路による
クロック逓倍器の構成が可能となったので、モノリシッ
クのデジタル集積回路にも簡単に内蔵できる。
【図１】本発明の第一の実施の形態に係る４逓倍のクロ
ック逓倍器の構成を示すブロック図である。
ック逓倍器の構成を示すブロック図である。
【図２】エッジパルス発生回路１３及び５６〜５９の回
路構成の一例を示す図である。
路構成の一例を示す図である。
【図３】遅延回路１４〜１６及び５３〜５５の回路構成
の一例を示す図である。
の一例を示す図である。
【図４】本発明の第一の実施の形態に係る構成手段の入
力又は出力の波形図である。
力又は出力の波形図である。
【図５】本発明の第二の実施の形態に係る４逓倍のクロ
ック逓倍器の構成を示すブロック図である。
ック逓倍器の構成を示すブロック図である。
【図６】本発明の第二の実施の形態に係る構成手段の入
力又は出力の波形図である。
力又は出力の波形図である。
１１、５１ クロック入力端子 １２、５２ 逓倍クロック出力端子 １３、５６〜５９ エッジパルス発生回路 １４〜１６、５３〜５５ 遅延回路 １７、６０ ＯＲ回路 ２１、３１ 入力端子 ２２ パルス出力端子 ２３ インバータ ２４ 奇数段のインバータ列 ２５ ＮＯＲ回路 ３２ 遅延信号出力端子 ３３ バッファ列
Claims (2)
- 【請求項１】 周期Ｔの入力クロック信号を入力し、Ｔ
／ｎより狭い幅（ただし、ｎは２以上の整数）を持たせ
たパルスに変換して出力するエッジパルス発生回路と、 遅延時間がそれぞれ、Ｔ／ｎ、２Ｔ／ｎ、…、（ｎ−
１）・Ｔ／ｎと設定され、前記パルスをそれぞれ入力
し、遅延パルスを出力するｎ−１個の遅延回路と、 前記エッジパルス発生回路から出力された前記パルス
と、前記ｎ−１個の遅延回路からそれぞれ出力されたｎ
−１個の前記遅延パルスとを合成し、クロック信号をｎ
逓倍した逓倍信号を出力する合成回路とを備えたことを
特徴とするクロック逓倍器。 - 【請求項２】 遅延時間がそれぞれＴ／ｎ、２Ｔ／ｎ、
…、（ｎ−１）・Ｔ／ｎと設定され（ただし、ｎは２以
上の整数）、周期Ｔの入力クロック信号をそれぞれ入力
し、遅延クロック信号を出力するｎ−１個の遅延回路
と、 該ｎ−１個の遅延回路からそれぞれ出力された前記ｎ−
１個の遅延クロック信号、又は前記入力クロック信号を
それぞれ入力し、Ｔ／ｎより狭い幅を持たせたパルスに
変換して出力するｎ個のエッジパルス発生回路と、 該ｎ個のエッジパルス発生回路からそれぞれ出力された
ｎ個の前記パルスを合成し、クロック信号をｎ逓倍した
逓倍信号を出力する合成回路とを備えたことを特徴とす
るクロック逓倍器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21436895A JPH0964702A (ja) | 1995-08-23 | 1995-08-23 | クロック逓倍器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21436895A JPH0964702A (ja) | 1995-08-23 | 1995-08-23 | クロック逓倍器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964702A true JPH0964702A (ja) | 1997-03-07 |
Family
ID=16654638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21436895A Pending JPH0964702A (ja) | 1995-08-23 | 1995-08-23 | クロック逓倍器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964702A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005053158A1 (ja) * | 2003-11-28 | 2005-06-09 | Advantest Corporation | 高周波遅延回路、及び試験装置 |
| JP2011255658A (ja) * | 2010-06-04 | 2011-12-22 | Samsung Electro-Mechanics Co Ltd | インクジェットヘッド駆動装置 |
-
1995
- 1995-08-23 JP JP21436895A patent/JPH0964702A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005053158A1 (ja) * | 2003-11-28 | 2005-06-09 | Advantest Corporation | 高周波遅延回路、及び試験装置 |
| US7394238B2 (en) | 2003-11-28 | 2008-07-01 | Advantest Corporation | High frequency delay circuit and test apparatus |
| JP2011255658A (ja) * | 2010-06-04 | 2011-12-22 | Samsung Electro-Mechanics Co Ltd | インクジェットヘッド駆動装置 |
| US8353568B2 (en) | 2010-06-04 | 2013-01-15 | Samsung Electro-Mechanics Co., Ltd. | Inkjet head driving apparatus with multi pulse generator |
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