JPH11163689A - クロック逓倍回路 - Google Patents
クロック逓倍回路Info
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- JPH11163689A JPH11163689A JP9326676A JP32667697A JPH11163689A JP H11163689 A JPH11163689 A JP H11163689A JP 9326676 A JP9326676 A JP 9326676A JP 32667697 A JP32667697 A JP 32667697A JP H11163689 A JPH11163689 A JP H11163689A
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- 239000000284 extract Substances 0.000 claims 1
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Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】入力クロックのデューティ比が変動する場合に
おいても、ヂューティ比が略々５０％の逓倍クロックを
生成出力するクロック逓倍回路を提供する。 【解決手段】任意デューティ比の入力クロックを受け
て、当該入力クロックを、縦続接続される複数の遅延素
子を介して逐次遅延して出力する遅延生成手段１と、前
記入力クロックおよび遅延生成手段１の遅延クロックを
入力し、入力クロックが１周期遅延するまでの遅延素子
の数を記憶する周期検出手段２と、周期検出手段２より
遅延素子数情報の入力を受けて、選択信号ａ1 、ａ2 お
よびａ3 を出力する選択手段３と、入力クロックと前記
選択信号ａ1 、ａ2 およびａ3 の入力を受けて、前記入
力クロックの立ち上がりエッジを基点として、選択信号
ａ1 、ａ2 およびａ3 の立ち上がりエッジにおける論理
反転により、デューティ比５０％の逓倍クロックを出力
する逓倍クロック生成手段４とを備えて構成される。
おいても、ヂューティ比が略々５０％の逓倍クロックを
生成出力するクロック逓倍回路を提供する。 【解決手段】任意デューティ比の入力クロックを受け
て、当該入力クロックを、縦続接続される複数の遅延素
子を介して逐次遅延して出力する遅延生成手段１と、前
記入力クロックおよび遅延生成手段１の遅延クロックを
入力し、入力クロックが１周期遅延するまでの遅延素子
の数を記憶する周期検出手段２と、周期検出手段２より
遅延素子数情報の入力を受けて、選択信号ａ1 、ａ2 お
よびａ3 を出力する選択手段３と、入力クロックと前記
選択信号ａ1 、ａ2 およびａ3 の入力を受けて、前記入
力クロックの立ち上がりエッジを基点として、選択信号
ａ1 、ａ2 およびａ3 の立ち上がりエッジにおける論理
反転により、デューティ比５０％の逓倍クロックを出力
する逓倍クロック生成手段４とを備えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明はクロック逓倍回路に
関する。
関する。
【０００２】
【従来の技術】従来のディジタル回路により構成される
クロック逓倍回路の１例が、特開平５−２６８００４号
公報に示されている。図７は、当該従来例（第１の従来
例と云う）の構成を示すブロック図であり、入力クロッ
クを、当該入力クロックの１／４周期分遅延して出力す
る１／４周期遅延生成手段１４と、入力クロックおよび
１／４周期遅延生成手段１４より出力される遅延クロッ
クを入力して排他的論理和をとり、所望の逓倍クロック
を生成して出力するＥＸＯＲ回路１５とを備えて構成さ
れる。この従来例においては、入力クロックのデューテ
ィ比が５０％の場合には、ＥＸＯＲ回路１５より生成出
力される逓倍クロックも、デューティ比５０％の２逓倍
された逓倍クロックとして生成され、ディジタル回路に
おけるクロックとして適した逓倍クロックを得ることが
できる。この動作状態は、図８の動作タイミング図に示
されるとうりであり、入力クロックのデューティ比が５
０％の場合には、逓倍クロックも、同じくデューティ比
が５０％のクロックとして出力されるが、入力クロック
のデューティ比が５０％でないの場合には（図８におけ
る例として、デューティ比３０％の場合、およびデュー
ティ比７０％の場合）、ＥＸＯＲ回路１５より生成出力
される逓倍クロックは、デューティ比が５０％の正常な
逓倍クロックとして出力されることがない。
クロック逓倍回路の１例が、特開平５−２６８００４号
公報に示されている。図７は、当該従来例（第１の従来
例と云う）の構成を示すブロック図であり、入力クロッ
クを、当該入力クロックの１／４周期分遅延して出力す
る１／４周期遅延生成手段１４と、入力クロックおよび
１／４周期遅延生成手段１４より出力される遅延クロッ
クを入力して排他的論理和をとり、所望の逓倍クロック
を生成して出力するＥＸＯＲ回路１５とを備えて構成さ
れる。この従来例においては、入力クロックのデューテ
ィ比が５０％の場合には、ＥＸＯＲ回路１５より生成出
力される逓倍クロックも、デューティ比５０％の２逓倍
された逓倍クロックとして生成され、ディジタル回路に
おけるクロックとして適した逓倍クロックを得ることが
できる。この動作状態は、図８の動作タイミング図に示
されるとうりであり、入力クロックのデューティ比が５
０％の場合には、逓倍クロックも、同じくデューティ比
が５０％のクロックとして出力されるが、入力クロック
のデューティ比が５０％でないの場合には（図８におけ
る例として、デューティ比３０％の場合、およびデュー
ティ比７０％の場合）、ＥＸＯＲ回路１５より生成出力
される逓倍クロックは、デューティ比が５０％の正常な
逓倍クロックとして出力されることがない。
【０００３】また、他の従来例としては、特開平８−１
０７３３８号公報に周波数変換回路が示されている。図
９は、当該従来例（第２の従来例と云う）の２逓倍機能
を含む範囲の構成を抽出して示した構成図であり、入力
クロックの周波数を分周して出力する分周手段１６と、
分周手段１６の分周クロック出力を１／４周期分遅延し
て出力する１／４周期遅延生成手段１７と、１／４周期
遅延生成手段１７の遅延クロック出力を、更に１／４周
期分遅延して出力する１／４周期遅延生成手段１８と、
そして１／４周期遅延生成手段１８の遅延クロック出力
を、更に１／４周期分遅延して出力する１／４周期遅延
生成手段１９と、分周手段１６の分周クロック出力と１
／４周期遅延生成手段１８の遅延クロック出力との排他
的論理和をとって出力するＥＸＯＲ回路２０と、１／４
周期遅延生成手段１７の遅延クロック出力と１／４周期
遅延生成手段１９の遅延クロック出力との排他的論理和
をとって出力するＥＸＯＲ回路２１と、ＥＸＯＲ回路２
０の出力とＥＸＯＲ回路２１の出力との排他的論理和を
とり、入力クロックの逓倍クロックを生成して出力する
ＥＸＯＲ回路２２とを備えて構成される。なお、分周手
段１６による分周クロックは、入力クロックの周波数を
２分周したクロックとして出力される。また１／４周期
遅延生成手段１７、１８および１９は全てアナログ回路
により構成されている。当該従来例における動作状態
は、図１０の動作タイミング図に示されるとうりであ
り、当該図１０には、入力クロックに対応して、分周手
段１６、１／４周期遅延生成手段１７、１／４周期遅延
生成手段１８、１／４周期遅延生成手段１９、ＥＸＯＲ
回路２０およびＥＸＯＲ回路２１における各出力波形が
示されており、最終的にＥＸＯＲ回路２２において生成
される逓倍クロックは、デューティ比５０％の２逓倍さ
れた逓倍クロックとして出力される。
０７３３８号公報に周波数変換回路が示されている。図
９は、当該従来例（第２の従来例と云う）の２逓倍機能
を含む範囲の構成を抽出して示した構成図であり、入力
クロックの周波数を分周して出力する分周手段１６と、
分周手段１６の分周クロック出力を１／４周期分遅延し
て出力する１／４周期遅延生成手段１７と、１／４周期
遅延生成手段１７の遅延クロック出力を、更に１／４周
期分遅延して出力する１／４周期遅延生成手段１８と、
そして１／４周期遅延生成手段１８の遅延クロック出力
を、更に１／４周期分遅延して出力する１／４周期遅延
生成手段１９と、分周手段１６の分周クロック出力と１
／４周期遅延生成手段１８の遅延クロック出力との排他
的論理和をとって出力するＥＸＯＲ回路２０と、１／４
周期遅延生成手段１７の遅延クロック出力と１／４周期
遅延生成手段１９の遅延クロック出力との排他的論理和
をとって出力するＥＸＯＲ回路２１と、ＥＸＯＲ回路２
０の出力とＥＸＯＲ回路２１の出力との排他的論理和を
とり、入力クロックの逓倍クロックを生成して出力する
ＥＸＯＲ回路２２とを備えて構成される。なお、分周手
段１６による分周クロックは、入力クロックの周波数を
２分周したクロックとして出力される。また１／４周期
遅延生成手段１７、１８および１９は全てアナログ回路
により構成されている。当該従来例における動作状態
は、図１０の動作タイミング図に示されるとうりであ
り、当該図１０には、入力クロックに対応して、分周手
段１６、１／４周期遅延生成手段１７、１／４周期遅延
生成手段１８、１／４周期遅延生成手段１９、ＥＸＯＲ
回路２０およびＥＸＯＲ回路２１における各出力波形が
示されており、最終的にＥＸＯＲ回路２２において生成
される逓倍クロックは、デューティ比５０％の２逓倍さ
れた逓倍クロックとして出力される。
【０００４】
【発明が解決しようとする課題】上述した従来のクロッ
ク逓倍回路においては、前記第１の従来例の場合には、
図８の動作タイミング図を参照して明らかなように、入
力クロックのデューティ比が５０％の場合には、正常に
デューティ比５０％の逓倍クロックが生成されて出力さ
れるが、１例として、図８に示されるデューティ比が３
０％の場合または７０％の場合には、ＥＸＯＲ回路１６
より出力される逓倍クロックは、デューティ比が５０％
の正常な逓倍クロックとして生成出力されないという欠
点がある。
ク逓倍回路においては、前記第１の従来例の場合には、
図８の動作タイミング図を参照して明らかなように、入
力クロックのデューティ比が５０％の場合には、正常に
デューティ比５０％の逓倍クロックが生成されて出力さ
れるが、１例として、図８に示されるデューティ比が３
０％の場合または７０％の場合には、ＥＸＯＲ回路１６
より出力される逓倍クロックは、デューティ比が５０％
の正常な逓倍クロックとして生成出力されないという欠
点がある。
【０００５】また前記第２の従来例の場合には、構成上
の主体となる１／４周期遅延生成手段１８、１９および
２０が、全てアナログ回路により構成されているため
に、ディジタル回路主体の回路構成に対比して、製造コ
ストならびに消費電力が多大になるという欠点がある。
の主体となる１／４周期遅延生成手段１８、１９および
２０が、全てアナログ回路により構成されているため
に、ディジタル回路主体の回路構成に対比して、製造コ
ストならびに消費電力が多大になるという欠点がある。
【０００６】本発明の目的は、入力クロックのデューテ
ィ比または周波数が変化した場合においても、ディシタ
ル回路に適合した、デューティ比が略々５０％の正常な
逓倍クロックを生成することができるとともに、低消費
電力化ならびに高集積化を図ることのできるクロック逓
倍回路を、ディジタル回路を用いて実現することにあ
る。
ィ比または周波数が変化した場合においても、ディシタ
ル回路に適合した、デューティ比が略々５０％の正常な
逓倍クロックを生成することができるとともに、低消費
電力化ならびに高集積化を図ることのできるクロック逓
倍回路を、ディジタル回路を用いて実現することにあ
る。
【０００７】
【課題を解決するための手段】本発明のクロック逓倍回
路は、複数の遅延素子により構成され、逓倍対象の入力
クロックに対する当該複数の遅延素子による遅延作用を
介して、多相クロックを生成して出力する遅延生成手段
と、前記入力クロックおよび前記多相クロックを入力し
て、当該入力クロックの周期の遷移点を検出して、前記
入力クロックの１周期に相当する遅延作用にかかわる前
記遅延素子の数量に対応する複数の特定レベル信号を出
力する周期検出手段と、前記遅延生成手段より出力され
る多相クロックおよび前記周期検出手段より出力される
前記特定レベル信号を入力して論理処理を行い、前記入
力クロックの逓倍処理を制御するための選択信号を出力
する選択手段と、前記入力クロックおよび前記選択信号
の入力を受けて論理処理を行い、当該入力クロックの周
波数を逓倍した逓倍クロックを生成して出力する逓倍ク
ロック生成手段と、を備えて構成されることを特徴とし
ている。
路は、複数の遅延素子により構成され、逓倍対象の入力
クロックに対する当該複数の遅延素子による遅延作用を
介して、多相クロックを生成して出力する遅延生成手段
と、前記入力クロックおよび前記多相クロックを入力し
て、当該入力クロックの周期の遷移点を検出して、前記
入力クロックの１周期に相当する遅延作用にかかわる前
記遅延素子の数量に対応する複数の特定レベル信号を出
力する周期検出手段と、前記遅延生成手段より出力され
る多相クロックおよび前記周期検出手段より出力される
前記特定レベル信号を入力して論理処理を行い、前記入
力クロックの逓倍処理を制御するための選択信号を出力
する選択手段と、前記入力クロックおよび前記選択信号
の入力を受けて論理処理を行い、当該入力クロックの周
波数を逓倍した逓倍クロックを生成して出力する逓倍ク
ロック生成手段と、を備えて構成されることを特徴とし
ている。
【０００８】なお、前記遅延生成手段は、それぞれ同一
の遅延特性を有し、全遅延素子を統合した遅延時間が、
前記入力クロックの周期を上回るように数量が設定され
た複数の遅延素子を縦続接続して構成され、これらの各
遅延素子による遅延クロックを、時系列信号として前記
多相クロックを形成するようにしてもよか、また、前記
周期検出手段は、前記入力クロックをそれぞれ共通にＤ
端子に入力するとともに、前記遅延生成手段より出力さ
れる多相クロックの内より選択抽出されて、時系列信号
を形成する第１、第２、第３、……、第Ｎの遅延クロッ
クをそれぞれＣ端子に順次入力し、Ｑ反転端子より第１
の論理信号を出力する第１のフリップフロップ、それぞ
れＱ端子より第２1 、第３1 、第４1 、……、第ｉ1 、
第（ｉ＋１）1 ……、第（Ｎ−１）1 の論理信号を出力
するとともに、Ｑ反転端子より第２2 、第３2 、第４
2 、……、第ｉ2 、第（ｉ＋１）2 、……、第（Ｎ−
１）2の論理信号を出力する第２、第３、第４、……
…、第ｉ、第（ｉ＋１）、……、第（Ｎ−１）のフリッ
プフロップ、およびＱ端子より第Ｎの論理信号を出力す
る第Ｎのフリップフロップと、前記第１の論理信号と前
記第２1 の論理信号の論理積をとり、前記特定レベル信
号として出力する第１のＡＮＤ回路と、前記第２2の論
理信号と前記第３1 の論理信号の論理積をとり、前記特
定レベル信号として出力する第２のＡＮＤ回路と、前記
第３2 の論理信号と前記第４1 の論理信号の論理積をと
り、前記特定レベル信号として出力する第３のＡＮＤ回
路と、前記第ｉ2 〔ｉ＝４、５、……、（Ｎ−２）〕の
論理信号と前記第（ｉ＋１）1 の論理信号の論理積をと
り、前記特定レベル信号として出力する第ｉのＡＮＤ回
路と、前記第（Ｎ−１）2 の論理信号と前記第Ｎの論理
信号の論理積をとり、前記特定レベル信号として出力す
る第（Ｎ−１）のＡＮＤ回路と、を備えて構成してもよ
い。
の遅延特性を有し、全遅延素子を統合した遅延時間が、
前記入力クロックの周期を上回るように数量が設定され
た複数の遅延素子を縦続接続して構成され、これらの各
遅延素子による遅延クロックを、時系列信号として前記
多相クロックを形成するようにしてもよか、また、前記
周期検出手段は、前記入力クロックをそれぞれ共通にＤ
端子に入力するとともに、前記遅延生成手段より出力さ
れる多相クロックの内より選択抽出されて、時系列信号
を形成する第１、第２、第３、……、第Ｎの遅延クロッ
クをそれぞれＣ端子に順次入力し、Ｑ反転端子より第１
の論理信号を出力する第１のフリップフロップ、それぞ
れＱ端子より第２1 、第３1 、第４1 、……、第ｉ1 、
第（ｉ＋１）1 ……、第（Ｎ−１）1 の論理信号を出力
するとともに、Ｑ反転端子より第２2 、第３2 、第４
2 、……、第ｉ2 、第（ｉ＋１）2 、……、第（Ｎ−
１）2の論理信号を出力する第２、第３、第４、……
…、第ｉ、第（ｉ＋１）、……、第（Ｎ−１）のフリッ
プフロップ、およびＱ端子より第Ｎの論理信号を出力す
る第Ｎのフリップフロップと、前記第１の論理信号と前
記第２1 の論理信号の論理積をとり、前記特定レベル信
号として出力する第１のＡＮＤ回路と、前記第２2の論
理信号と前記第３1 の論理信号の論理積をとり、前記特
定レベル信号として出力する第２のＡＮＤ回路と、前記
第３2 の論理信号と前記第４1 の論理信号の論理積をと
り、前記特定レベル信号として出力する第３のＡＮＤ回
路と、前記第ｉ2 〔ｉ＝４、５、……、（Ｎ−２）〕の
論理信号と前記第（ｉ＋１）1 の論理信号の論理積をと
り、前記特定レベル信号として出力する第ｉのＡＮＤ回
路と、前記第（Ｎ−１）2 の論理信号と前記第Ｎの論理
信号の論理積をとり、前記特定レベル信号として出力す
る第（Ｎ−１）のＡＮＤ回路と、を備えて構成してもよ
い。
【０００９】更に、前記選択手段としては、前記遅延生
成手段より出力される多相クロックと、前記周期検出手
段より出力される“Ｈ”レベルの特定レベル信号の入力
を受けて論理処理を行う論理回路により構成し、選択信
号として、前記入力クロックの立ち上がり／立ち下がり
のタイミングを制御する複数のパルス信号を出力するよ
うにしてこよく、また、前記逓倍クロック生成手段は、
前記入力クロックと前記選択信号を形成するパルス信号
の入力を受けて論理処理を行う論理回路により構成さ
れ、前記パルス信号の立ち上がりのタイミング・エッジ
において、前記入力クロックの立ち上がりまたは立ち下
がりを規制することにより、信号数がＭの選択信号入力
に対応して、（Ｍ＋１）／２逓倍された周波数の逓倍ク
ロックを生成して出力するようにしてもよい。
成手段より出力される多相クロックと、前記周期検出手
段より出力される“Ｈ”レベルの特定レベル信号の入力
を受けて論理処理を行う論理回路により構成し、選択信
号として、前記入力クロックの立ち上がり／立ち下がり
のタイミングを制御する複数のパルス信号を出力するよ
うにしてこよく、また、前記逓倍クロック生成手段は、
前記入力クロックと前記選択信号を形成するパルス信号
の入力を受けて論理処理を行う論理回路により構成さ
れ、前記パルス信号の立ち上がりのタイミング・エッジ
において、前記入力クロックの立ち上がりまたは立ち下
がりを規制することにより、信号数がＭの選択信号入力
に対応して、（Ｍ＋１）／２逓倍された周波数の逓倍ク
ロックを生成して出力するようにしてもよい。
【００１０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の第１の実施形態を示すブロ
ック図である。図１に示されるように、本実施形態は、
複数の同一遅延時間を有する遅延素子を備えており、任
意デューティ比の入力クロックの入力に対応して、当該
入力クロックを、縦続接続される複数の遅延素子を介し
て逐次遅延させ、複数の遅延クロックとして出力する遅
延生成手段１と、前記入力クロックおよび遅延生成手段
１から出力される各遅延素子による遅延クロックの入力
を受けて、入力クロックが１周期相当分遅延するまでに
要した遅延素子の数を記憶する周期検出手段２と、周期
検出手段２より出力される遅延素子数情報の入力を受け
て、周期検出手段２において記憶されている遅延素子数
を４分割して、所定の選択信号ａ1 、ａ2 およびａ3 と
して出力する選択手段３と、入力クロックと前記選択信
号ａ1 、ａ2 およびａ3 の入力を受けて、当該入力クロ
ックの立ち上がりエッジを基点として、選択信号ａ1 、
ａ2 およびａ3 の立ち上がりエッジにおける論理反転に
より、デューティ比５０％の逓倍クロックを生成して出
力する逓倍クロック生成手段４とを備えて構成される。
なお、上記の遅延素子の数は、これらの複数の遅延素子
の全遅延時間が、入力クロックの周期の値よりも十分上
回る大きい値となるように設定される。また、図２は、
本実施形態における動作タイミング図であり、それぞれ
入力クロック、選択信号ａ1 、ａ2 およびａ3 および逓
倍クロックの波形図が示されている。
ック図である。図１に示されるように、本実施形態は、
複数の同一遅延時間を有する遅延素子を備えており、任
意デューティ比の入力クロックの入力に対応して、当該
入力クロックを、縦続接続される複数の遅延素子を介し
て逐次遅延させ、複数の遅延クロックとして出力する遅
延生成手段１と、前記入力クロックおよび遅延生成手段
１から出力される各遅延素子による遅延クロックの入力
を受けて、入力クロックが１周期相当分遅延するまでに
要した遅延素子の数を記憶する周期検出手段２と、周期
検出手段２より出力される遅延素子数情報の入力を受け
て、周期検出手段２において記憶されている遅延素子数
を４分割して、所定の選択信号ａ1 、ａ2 およびａ3 と
して出力する選択手段３と、入力クロックと前記選択信
号ａ1 、ａ2 およびａ3 の入力を受けて、当該入力クロ
ックの立ち上がりエッジを基点として、選択信号ａ1 、
ａ2 およびａ3 の立ち上がりエッジにおける論理反転に
より、デューティ比５０％の逓倍クロックを生成して出
力する逓倍クロック生成手段４とを備えて構成される。
なお、上記の遅延素子の数は、これらの複数の遅延素子
の全遅延時間が、入力クロックの周期の値よりも十分上
回る大きい値となるように設定される。また、図２は、
本実施形態における動作タイミング図であり、それぞれ
入力クロック、選択信号ａ1 、ａ2 およびａ3 および逓
倍クロックの波形図が示されている。
【００１２】始めに、本実施形態の動作説明において
は、入力クロックのデューティ比条件としては、周期は
一定不変であり、且つデューティ比が、５０％に規定さ
れているものとして、生成出力される逓倍クロックが、
デューティ比５０％の正常な逓倍クロックとして生成出
力される動作内容につい説明するものとする。まず、図
１のブロック図および図２の動作タイミング図を参照し
て、本実施形態の動作の大要について説明する。逓倍の
対象となる入力クロックは、遅延生成手段１、周期検出
手段２および逓倍クロック生成手段４に入力される。遅
延生成手段１においては、複数の遅延素子より出力され
る遅延クロックの内、その一部の遅延クロックは、その
まま直接的に選択手段３に入力されるとともに、他の複
数の遅延クロックは周期検出手段２に入力されて、入力
クロックの１周期分遅延するために必要とした遅延素子
数が保持されて、選択回路３に出力される。選択回路３
においては、遅延生成手段１から直接入力される複数の
遅延クロックと、周期検出手段２より出力される遅延素
子数情報の入力を受けて、当該遅延素子数が４分割さ
れ、当該４分割により選択信号ａ1 、ａ2 およびａ3
（図２参照）が生成されて、逓倍クロック生成手段４に
出力される。逓倍クロック生成手段４においては、入力
クロックと選択信号ａ1 、ａ2 およびａ3 の入力を受け
て、入力クロックの立ち上がり時点を基点として、選択
信号ａ1 、ａ2 およびａ3 の各立ち上がりエッジにおい
てのみ、入力クロックの論理レベルが反転するパルス信
号が生成され、当該パルス信号が、所望のデューティ比
が略々５０％であり、且つ周波数が２逓倍された逓倍ク
ロックとして出力される（図２参照）。即ち、周期が一
定でありデューティ比が５０％の入力クロックに対し
て、ディジタル回路に適応した、デューティ比が略々５
０％の逓倍クロックを得ることができる。
は、入力クロックのデューティ比条件としては、周期は
一定不変であり、且つデューティ比が、５０％に規定さ
れているものとして、生成出力される逓倍クロックが、
デューティ比５０％の正常な逓倍クロックとして生成出
力される動作内容につい説明するものとする。まず、図
１のブロック図および図２の動作タイミング図を参照し
て、本実施形態の動作の大要について説明する。逓倍の
対象となる入力クロックは、遅延生成手段１、周期検出
手段２および逓倍クロック生成手段４に入力される。遅
延生成手段１においては、複数の遅延素子より出力され
る遅延クロックの内、その一部の遅延クロックは、その
まま直接的に選択手段３に入力されるとともに、他の複
数の遅延クロックは周期検出手段２に入力されて、入力
クロックの１周期分遅延するために必要とした遅延素子
数が保持されて、選択回路３に出力される。選択回路３
においては、遅延生成手段１から直接入力される複数の
遅延クロックと、周期検出手段２より出力される遅延素
子数情報の入力を受けて、当該遅延素子数が４分割さ
れ、当該４分割により選択信号ａ1 、ａ2 およびａ3
（図２参照）が生成されて、逓倍クロック生成手段４に
出力される。逓倍クロック生成手段４においては、入力
クロックと選択信号ａ1 、ａ2 およびａ3 の入力を受け
て、入力クロックの立ち上がり時点を基点として、選択
信号ａ1 、ａ2 およびａ3 の各立ち上がりエッジにおい
てのみ、入力クロックの論理レベルが反転するパルス信
号が生成され、当該パルス信号が、所望のデューティ比
が略々５０％であり、且つ周波数が２逓倍された逓倍ク
ロックとして出力される（図２参照）。即ち、周期が一
定でありデューティ比が５０％の入力クロックに対し
て、ディジタル回路に適応した、デューティ比が略々５
０％の逓倍クロックを得ることができる。
【００１３】次に、図３は、図１における各構成手段の
内部構成を含む本実施形態の詳細構成図であり、遅延生
成手段１は、直列接続される２４個の遅延素子５1 、５
2 、５3 、…………、５24により構成され、周期検出手
段２は、フリップフロップ６1 、６2 、６3 、………、
６6 と、ＡＮＤ回路７1 、７2 、………、７5 とを備え
て構成されており、逓倍クロック生成手段４は、ＯＲ回
路８およびフリップフロップ９により構成されている。
以下においては、図３の構成図および図４の動作タイミ
ング図を参照して、本実施形態の動作について、更に敷
延して動作説明するものとする。
内部構成を含む本実施形態の詳細構成図であり、遅延生
成手段１は、直列接続される２４個の遅延素子５1 、５
2 、５3 、…………、５24により構成され、周期検出手
段２は、フリップフロップ６1 、６2 、６3 、………、
６6 と、ＡＮＤ回路７1 、７2 、………、７5 とを備え
て構成されており、逓倍クロック生成手段４は、ＯＲ回
路８およびフリップフロップ９により構成されている。
以下においては、図３の構成図および図４の動作タイミ
ング図を参照して、本実施形態の動作について、更に敷
延して動作説明するものとする。
【００１４】図３において、入力クロックの入力を受け
て、遅延生成手段１においては、当該入力クロックは、
遅延素子５1 、５2 、５3 、…………、５24により、順
次一定量の遅延を受けて、相互に遅延素子１個分の遅延
差を有する複数（遅延素子数に対応する数）の遅延クロ
ックが生成されて出力される。上記の遅延素子５1 、５
2 、５3 、…………、５24における遅延時間は、入力ク
ロックの周期よりも十分に小さい値であり、且つ全て同
一の値に設定されている。これらの各遅延素子より出力
される遅延クロックは、図３に示されるように、一部の
遅延クロックを除いて、殆ど全てが直接選択手段３に出
力されるとともに、遅延素子５4 、５8、５12、……
…、５24より出力される遅延クロックは、それぞれ対応
するフリップフロップ６1 、６2 、６3 、…………、６
6 のＣ端子に入力される。これらのフリップフロップ６
1 、６2 、６3 、…………、６6 のＤ端子には、入力ク
ロックも共通に入力されており、ＡＮＤ回路７1 には、
フリップフロップ６1 のＱB端子出力（Ｑ反転端子出
力）とフリップフロップ６2 のＱ端子出力が入力され、
ＡＮＤ回路７2 には、フリップフロップ６2 のＱB 端子
出力とフリップフロップ６3 のＱ端子出力が入力され、
図面には記載されていないが、以下同様にして、ＡＮＤ
回路７3 〜７5 に対するフリップフロップ６4 〜６6 か
らの入力が行われて、これらのＡＮＤ回路からの論理積
出力が、選択手段３の側におけるＳＥＬ1、ＳＥＬ2 、
…………、ＳＥＬ5 に入力される。この場合において、
このＡＮＤ回路７1 、７2 、………、７5 より出力され
る論理積出力は、遅延生成手段１における複数の遅延素
子により逐次遅延されて出力される入力クロックの遅延
量が、当該入力クロックの周期を超える時点に対応する
遅延素子数に対応して、順次“Ｈ”レベルにて出力され
て選択手段３に入力される。
て、遅延生成手段１においては、当該入力クロックは、
遅延素子５1 、５2 、５3 、…………、５24により、順
次一定量の遅延を受けて、相互に遅延素子１個分の遅延
差を有する複数（遅延素子数に対応する数）の遅延クロ
ックが生成されて出力される。上記の遅延素子５1 、５
2 、５3 、…………、５24における遅延時間は、入力ク
ロックの周期よりも十分に小さい値であり、且つ全て同
一の値に設定されている。これらの各遅延素子より出力
される遅延クロックは、図３に示されるように、一部の
遅延クロックを除いて、殆ど全てが直接選択手段３に出
力されるとともに、遅延素子５4 、５8、５12、……
…、５24より出力される遅延クロックは、それぞれ対応
するフリップフロップ６1 、６2 、６3 、…………、６
6 のＣ端子に入力される。これらのフリップフロップ６
1 、６2 、６3 、…………、６6 のＤ端子には、入力ク
ロックも共通に入力されており、ＡＮＤ回路７1 には、
フリップフロップ６1 のＱB端子出力（Ｑ反転端子出
力）とフリップフロップ６2 のＱ端子出力が入力され、
ＡＮＤ回路７2 には、フリップフロップ６2 のＱB 端子
出力とフリップフロップ６3 のＱ端子出力が入力され、
図面には記載されていないが、以下同様にして、ＡＮＤ
回路７3 〜７5 に対するフリップフロップ６4 〜６6 か
らの入力が行われて、これらのＡＮＤ回路からの論理積
出力が、選択手段３の側におけるＳＥＬ1、ＳＥＬ2 、
…………、ＳＥＬ5 に入力される。この場合において、
このＡＮＤ回路７1 、７2 、………、７5 より出力され
る論理積出力は、遅延生成手段１における複数の遅延素
子により逐次遅延されて出力される入力クロックの遅延
量が、当該入力クロックの周期を超える時点に対応する
遅延素子数に対応して、順次“Ｈ”レベルにて出力され
て選択手段３に入力される。
【００１５】この選択手段３に対しては、上記のＳＥＬ
1 、ＳＥＬ2 、…………、ＳＥＬ5における論理積出力
の他に、前述したように、各遅延素子からの遅延クロッ
クがＡ〜Ｏにおいて直接入力されており、これらの入力
に対して、下記の表１および表２に示される真理値表に
従って、選択手段３より出力されて逓倍クロック生成手
段４に入力される選択信号ａ1 、ａ2 およびａ3 の立ち
上がり変化および立ち下がりの変化を規定する論理処理
が行われる。この論理処理により、選択信号ａ1 、ａ2
およびａ3 は、図４に示されるように、入力クロックの
周期を４分割するパルス信号として出力され、逓倍クロ
ック生成手段４に入力される。 （１）選択信号ａ1 、ａ2 およびａ3 の立ち上がり変化
が、Ａ〜Ｎの立ち上がりエッジにおいて生成される真理
値表（表１）：
1 、ＳＥＬ2 、…………、ＳＥＬ5における論理積出力
の他に、前述したように、各遅延素子からの遅延クロッ
クがＡ〜Ｏにおいて直接入力されており、これらの入力
に対して、下記の表１および表２に示される真理値表に
従って、選択手段３より出力されて逓倍クロック生成手
段４に入力される選択信号ａ1 、ａ2 およびａ3 の立ち
上がり変化および立ち下がりの変化を規定する論理処理
が行われる。この論理処理により、選択信号ａ1 、ａ2
およびａ3 は、図４に示されるように、入力クロックの
周期を４分割するパルス信号として出力され、逓倍クロ
ック生成手段４に入力される。 （１）選択信号ａ1 、ａ2 およびａ3 の立ち上がり変化
が、Ａ〜Ｎの立ち上がりエッジにおいて生成される真理
値表（表１）：
【００１６】（２）選択信号ａ1 、ａ2 およびａ3 の立
ち下がり変化が、Ａ〜Ｏの立ち上がりエッジにおいて生
成される真理値表（表２）：
ち下がり変化が、Ａ〜Ｏの立ち上がりエッジにおいて生
成される真理値表（表２）：
【００１７】なお、図４の動作タイミング図は、上記の
選択回路３のＳＥＬ4 における論理積入力が“Ｈ”レベ
ルの時のタイミング図を示しており、従って、選択信号
ａ1は、選択手段３のＤにおける、遅延素子５4 の遅延
クロックの立ち上がりにおいて立ち上がり、Ｅにおける
遅延クロック５5 の立ち上がりにおいて立ち下がって出
力される。同様に、選択信号ａ2 は、選択手段３のＨに
おける、遅延素子５8の遅延クロックの立ち上がりにお
いて立ち上がり、Ｉにおける遅延クロック５9の立ち上
がりにおいて立ち下がって出力され、選択信号ａ3 は、
選択手段３のＬにおける、遅延素子５12の遅延クロック
の立ち上がりにおいて立ち上がり、Ｍにおける遅延クロ
ック５13の立ち上がりにおいて立ち下がって出力されて
いる。
選択回路３のＳＥＬ4 における論理積入力が“Ｈ”レベ
ルの時のタイミング図を示しており、従って、選択信号
ａ1は、選択手段３のＤにおける、遅延素子５4 の遅延
クロックの立ち上がりにおいて立ち上がり、Ｅにおける
遅延クロック５5 の立ち上がりにおいて立ち下がって出
力される。同様に、選択信号ａ2 は、選択手段３のＨに
おける、遅延素子５8の遅延クロックの立ち上がりにお
いて立ち上がり、Ｉにおける遅延クロック５9の立ち上
がりにおいて立ち下がって出力され、選択信号ａ3 は、
選択手段３のＬにおける、遅延素子５12の遅延クロック
の立ち上がりにおいて立ち上がり、Ｍにおける遅延クロ
ック５13の立ち上がりにおいて立ち下がって出力されて
いる。
【００１８】逓倍クロック生成手段４においては、入力
クロックの周期を略々４分割するパルス信号として形成
される選択信号ａ1 、ａ2 およびａ3 の入力を受けて、
選択信号ａ1 はフリップフロップ９のＳ端子に入力さ
れ、選択信号ａ2 およびａ3 は共にＯＲ回路８に入力さ
れて、その論理和出力はフリップフロップ９のＲ端子に
入力される。またフリップフロップ９のＣ端子には入力
クロックも入力されており、当該フリップフロップ９の
Ｑ端子からは、入力クロックの周波数が２逓倍された、
デューティ比が略々５０％の所望の逓倍クロックが出力
される。
クロックの周期を略々４分割するパルス信号として形成
される選択信号ａ1 、ａ2 およびａ3 の入力を受けて、
選択信号ａ1 はフリップフロップ９のＳ端子に入力さ
れ、選択信号ａ2 およびａ3 は共にＯＲ回路８に入力さ
れて、その論理和出力はフリップフロップ９のＲ端子に
入力される。またフリップフロップ９のＣ端子には入力
クロックも入力されており、当該フリップフロップ９の
Ｑ端子からは、入力クロックの周波数が２逓倍された、
デューティ比が略々５０％の所望の逓倍クロックが出力
される。
【００１９】図４には、図３における、入力クロック、
遅延素子５1 〜５24より出力される遅延クロック、選択
信号ａ1 〜ａ3 および逓倍クロックを含む動作タイミン
グ図が示されており、前述のように、選択信号ａ1 は、
遅延素子５4 より出力される遅延クロックの立ち上がり
において立ち上がり、遅延素子５5 より出力される遅延
クロックの立ち上がりにおいて立ち下がるパルスとして
出力されており、選択信号ａ2 は、遅延素子５8 より出
力される遅延クロックの立ち上がりにおいて立ち上が
り、遅延素子５9 より出力される遅延クロックの立ち上
がりにおいて立ち下がるパルスとして出力され、また、
選択信号ａ3 は、遅延素子５12より出力される遅延クロ
ックの立ち上がりにおいて立ち上がり、遅延素子５13よ
り出力される遅延クロックの立ち上がりにおいて立ち下
がるパルスとして出力されて、前述のように、入力クロ
ックの周期を略々４等分したパルス信号として形成され
る選択信号ａ1 、ａ2 およびａ3 として、クロック生成
手段４に入力される。そして、これらの選択信号ａ1 、
ａ2 およびａ3 の入力を受けて、逓倍クロック生成手段
４においては、図４に示されるように、入力クロック
は、選択信号ａ1 の立ち上がりにおいて立ち下がり、選
択信号ａ2 の立た上がりにおいて立ち上がり、選択信号
ａ3 の立ち上がりにおいて立ち下がる形態に変容されて
出力される。即ち、入力クロックの立ち上がりエッジを
基点として、選択信号ａ1 、ａ2 およびａ3 の立ち上が
りエッジにおいて論理反転する形において、当該入力ク
ロックの周波数が２逓倍されたデューティ比が略々５０
％の逓倍クロックとして出力される。
遅延素子５1 〜５24より出力される遅延クロック、選択
信号ａ1 〜ａ3 および逓倍クロックを含む動作タイミン
グ図が示されており、前述のように、選択信号ａ1 は、
遅延素子５4 より出力される遅延クロックの立ち上がり
において立ち上がり、遅延素子５5 より出力される遅延
クロックの立ち上がりにおいて立ち下がるパルスとして
出力されており、選択信号ａ2 は、遅延素子５8 より出
力される遅延クロックの立ち上がりにおいて立ち上が
り、遅延素子５9 より出力される遅延クロックの立ち上
がりにおいて立ち下がるパルスとして出力され、また、
選択信号ａ3 は、遅延素子５12より出力される遅延クロ
ックの立ち上がりにおいて立ち上がり、遅延素子５13よ
り出力される遅延クロックの立ち上がりにおいて立ち下
がるパルスとして出力されて、前述のように、入力クロ
ックの周期を略々４等分したパルス信号として形成され
る選択信号ａ1 、ａ2 およびａ3 として、クロック生成
手段４に入力される。そして、これらの選択信号ａ1 、
ａ2 およびａ3 の入力を受けて、逓倍クロック生成手段
４においては、図４に示されるように、入力クロック
は、選択信号ａ1 の立ち上がりにおいて立ち下がり、選
択信号ａ2 の立た上がりにおいて立ち上がり、選択信号
ａ3 の立ち上がりにおいて立ち下がる形態に変容されて
出力される。即ち、入力クロックの立ち上がりエッジを
基点として、選択信号ａ1 、ａ2 およびａ3 の立ち上が
りエッジにおいて論理反転する形において、当該入力ク
ロックの周波数が２逓倍されたデューティ比が略々５０
％の逓倍クロックとして出力される。
【００２０】次に、本発明の第２の実施形態について説
明する。図５は、当該実施形態の主要構成を示すブロッ
ク図であるが、本実施形態においては、入力クロックの
デューティ比条件としては、周期は一定不変であり、且
つデューティ比が、図６に示されるように、５０％以外
の順次異なる値に規定されているものとして、生成出力
される逓倍クロックが、デューティ比５０％の逓倍クロ
ックとして生成出力される動作内容について、図５のブ
ロック図および図６の動作タイミング図を参照して、そ
の動作の大要について説明するものとする。図５におい
て、逓倍の対象となる入力クロックは、第１の実施形態
の場合と同様に、遅延生成手段１０、周期検出手段１１
および逓倍クロック生成手段１２に入力される。遅延生
成手段１０においては、複数の遅延素子より出力される
複数の遅延クロックの内、大部分の遅延クロックは、そ
のまま直接的に選択手段１２に入力されるとともに、前
述の第１の実施形態の場合と同様に、一部の遅延クロッ
クは周期検出手段１１に入力されて、入力クロックの１
周期分遅延するために必要とした遅延素子数が保持され
て、選択手段１２に出力される。選択手段１２において
は、遅延生成手段１０から直接入力される複数の遅延ク
ロックと、周期検出手段２より出力される遅延素子数情
報の入力を受けて、逓倍クロック生成手段４に対して出
力されるべき選択信号の立ち上がり変化および立ち下が
りの変化を規定する論理処理が行われる。この論理処理
により、当該選択信号は、入力クロックの周期を８分割
するパルス信号として形成され、選択信号ｂ1 、ｂ2 、
ｂ3 、ｂ4 、ｂ5 、ｂ6 およびｂ7 として逓倍クロック
生成手段４に入力される（図６参照）。逓倍クロック生
成手段４においては、入力クロックと、これらの選択信
号ｂ1 、ｂ2 、ｂ3 、ｂ4 、ｂ5 、ｂ6 およびｂ7 の入
力を受けて、当該入力クロックの立ち上がり時点を基点
として、選択信号ｂ1 、ｂ2 、ｂ3 、ｂ4 、ｂ5 、ｂ6
およびｂ7 の各立ち上がりエッジにおいてのみ、入力ク
ロックの論理レベルが反転するパルス信号が生成され、
当該パルス信号が、所望のデューティ比が略々５０％で
あり、且つ周波数が４逓倍された逓倍クロックとして出
力される（図６参照）。即ち、周期が一定である入力ク
ロックに対しては、デューティ比の如何を問わず、ディ
ジタル回路に適応した、デューティ比が略々５０％の逓
倍クロックを得ることができる。
明する。図５は、当該実施形態の主要構成を示すブロッ
ク図であるが、本実施形態においては、入力クロックの
デューティ比条件としては、周期は一定不変であり、且
つデューティ比が、図６に示されるように、５０％以外
の順次異なる値に規定されているものとして、生成出力
される逓倍クロックが、デューティ比５０％の逓倍クロ
ックとして生成出力される動作内容について、図５のブ
ロック図および図６の動作タイミング図を参照して、そ
の動作の大要について説明するものとする。図５におい
て、逓倍の対象となる入力クロックは、第１の実施形態
の場合と同様に、遅延生成手段１０、周期検出手段１１
および逓倍クロック生成手段１２に入力される。遅延生
成手段１０においては、複数の遅延素子より出力される
複数の遅延クロックの内、大部分の遅延クロックは、そ
のまま直接的に選択手段１２に入力されるとともに、前
述の第１の実施形態の場合と同様に、一部の遅延クロッ
クは周期検出手段１１に入力されて、入力クロックの１
周期分遅延するために必要とした遅延素子数が保持され
て、選択手段１２に出力される。選択手段１２において
は、遅延生成手段１０から直接入力される複数の遅延ク
ロックと、周期検出手段２より出力される遅延素子数情
報の入力を受けて、逓倍クロック生成手段４に対して出
力されるべき選択信号の立ち上がり変化および立ち下が
りの変化を規定する論理処理が行われる。この論理処理
により、当該選択信号は、入力クロックの周期を８分割
するパルス信号として形成され、選択信号ｂ1 、ｂ2 、
ｂ3 、ｂ4 、ｂ5 、ｂ6 およびｂ7 として逓倍クロック
生成手段４に入力される（図６参照）。逓倍クロック生
成手段４においては、入力クロックと、これらの選択信
号ｂ1 、ｂ2 、ｂ3 、ｂ4 、ｂ5 、ｂ6 およびｂ7 の入
力を受けて、当該入力クロックの立ち上がり時点を基点
として、選択信号ｂ1 、ｂ2 、ｂ3 、ｂ4 、ｂ5 、ｂ6
およびｂ7 の各立ち上がりエッジにおいてのみ、入力ク
ロックの論理レベルが反転するパルス信号が生成され、
当該パルス信号が、所望のデューティ比が略々５０％で
あり、且つ周波数が４逓倍された逓倍クロックとして出
力される（図６参照）。即ち、周期が一定である入力ク
ロックに対しては、デューティ比の如何を問わず、ディ
ジタル回路に適応した、デューティ比が略々５０％の逓
倍クロックを得ることができる。
【００２１】なお、本発明においては、一般に、選択手
段より出力される選択信号の数をＭとすると、逓倍クロ
ック生成手段より出力されるデューティ比が略々５０％
の逓倍クロックは、周波数が（Ｍ＋１）／２逓倍されて
出力される。また、入力クロックの周期が変動する場合
においても、本発明においては、入力クロックの周期の
常時検出することにより逓倍処理が行われているため
に、当該周期変動に関係なく、略々デューディ比５０％
の逓倍クロックを生成出力することができる。
段より出力される選択信号の数をＭとすると、逓倍クロ
ック生成手段より出力されるデューティ比が略々５０％
の逓倍クロックは、周波数が（Ｍ＋１）／２逓倍されて
出力される。また、入力クロックの周期が変動する場合
においても、本発明においては、入力クロックの周期の
常時検出することにより逓倍処理が行われているため
に、当該周期変動に関係なく、略々デューディ比５０％
の逓倍クロックを生成出力することができる。
【００２２】
【発明の効果】以上説明したように、本発明は、入力ク
ロックの周期を基準とし、当該周期を整数分割する選択
信号を介して入力クロックに対する論理処理を行うこと
により、入力クロックの周期が一定に保持されている場
合には、当該入力クロックのデューティ比の如何に関係
なく、仮に当該デューティ比が変動するような状態にお
いても、常に、周期が一定であり、且つデューティ比が
略々５０％の逓倍クロックを生成して出力することがで
きるという効果がある。
ロックの周期を基準とし、当該周期を整数分割する選択
信号を介して入力クロックに対する論理処理を行うこと
により、入力クロックの周期が一定に保持されている場
合には、当該入力クロックのデューティ比の如何に関係
なく、仮に当該デューティ比が変動するような状態にお
いても、常に、周期が一定であり、且つデューティ比が
略々５０％の逓倍クロックを生成して出力することがで
きるという効果がある。
【００２３】また、入力クロックの各周期ごとに、当該
周期を検出する機能を有しているために、仮に入力クロ
ックの周期が変動するような場合においても、当該周期
変動を自動的に検知し、その周期を基準としてデューテ
ィ比が略々５０％の逓倍クロックを生成して出力するこ
とができるという効果がある。
周期を検出する機能を有しているために、仮に入力クロ
ックの周期が変動するような場合においても、当該周期
変動を自動的に検知し、その周期を基準としてデューテ
ィ比が略々５０％の逓倍クロックを生成して出力するこ
とができるという効果がある。
【００２４】そして更に、本発明においては、アナログ
回路の使用を一切排除しているために、アナログ回路に
より構成されるクロック逓倍回路に対比して、製造コス
トおよび低消費電力を低減することができるとともに、
半導体チップの占有面積を縮小化することができるとい
う効果がある。
回路の使用を一切排除しているために、アナログ回路に
より構成されるクロック逓倍回路に対比して、製造コス
トおよび低消費電力を低減することができるとともに、
半導体チップの占有面積を縮小化することができるとい
う効果がある。
【図１】本発明の第１の実施形態を示す構成図である。
【図２】前記第１の実施形態に対応する動作タイミング
図である。
図である。
【図３】前記第１の実施形態を示す詳細構成図である。
【図４】前記詳細構成図に対応する動作タイミング図で
ある。
ある。
【図５】本発明の第２の実施形態を示す構成図である。
【図６】前記第２の実施形態に対応する動作タイミング
図である。
図である。
【図７】第１の従来例を示す構成図である。
【図８】前記第１の従来例に対応する動作タイミング図
である。
である。
【図９】第２の従来例を示す構成図である。
【図１０】前記第２の従来例に対応する動作タイミング
図である。
図である。
１、１０ 遅延生成手段 ２、１１ 周期検出手段 ３、１２ 選択手段 ４、１３ 逓倍クロック生成手段 ５1 〜５24 遅延回路 ６1 〜６6 、９ フリップフロップ ７1 〜７5 ＡＮＤ回路 ８ ＯＲ回路 １４、１７〜１９ １／４周期遅延生成手段 １５、２０〜２２ ＥＸＯＲ回路 １６ 分周手段
Claims (5)
- 【請求項１】 複数の遅延素子により構成され、逓倍対
象の入力クロックに対する当該複数の遅延素子による遅
延作用を介して、多相クロックを生成して出力する遅延
生成手段と、 前記入力クロックおよび前記多相クロックを入力して、
当該入力クロックの周期の遷移点を検出して、前記入力
クロックの１周期に相当する遅延作用にかかわる前記遅
延素子の数量に対応する複数の特定レベル信号を出力す
る周期検出手段と、 前記遅延生成手段より出力される多相クロックおよび前
記周期検出手段より出力される前記特定レベル信号を入
力して論理処理を行い、前記入力クロックの逓倍処理を
制御するための選択信号を出力する選択手段と、 前記入力クロックおよび前記選択信号の入力を受けて論
理処理を行い、当該入力クロックの周波数を逓倍した逓
倍クロックを生成して出力する逓倍クロック生成手段
と、 を備えて構成されることを特徴とするクロック逓倍回
路。 - 【請求項２】 前記遅延生成手段が、それぞれ同一の遅
延特性を有し、全遅延素子を統合した遅延時間が、前記
入力クロックの周期を上回るように数量が設定された複
数の遅延素子を縦続接続して構成され、これらの各遅延
素子による遅延クロックを、時系列信号として前記多相
クロックを形成することを特徴とする請求項１記載のク
ロック逓倍回路。 - 【請求項３】 前記周期検出手段が、前記入力クロック
をそれぞれ共通にＤ端子に入力するとともに、前記遅延
生成手段より出力される多相クロックの内より選択抽出
されて、時系列信号を形成する第１、第２、第３、…
…、第Ｎの遅延クロックをそれぞれＣ端子に順次入力
し、Ｑ反転端子より第１の論理信号を出力する第１のフ
リップフロップ、それぞれＱ端子より第２1 、第３1 、
第４1 、……、第ｉ1 、第（ｉ＋１）1 ……、第（Ｎ−
１）1 の論理信号を出力するとともに、Ｑ反転端子より
第２2 、第３2 、第４2 、……、第ｉ2 、第（ｉ＋１）
2 、……、第（Ｎ−１）2 の論理信号を出力する第２、
第３、第４、………、第ｉ、第（ｉ＋１）、……、第
（Ｎ−１）のフリップフロップ、およびＱ端子より第Ｎ
の論理信号を出力する第Ｎのフリップフロップと、 前記第１の論理信号と前記第２1 の論理信号の論理積を
とり、前記特定レベル信号として出力する第１のＡＮＤ
回路と、 前記第２2 の論理信号と前記第３1 の論理信号の論理積
をとり、前記特定レベル信号として出力する第２のＡＮ
Ｄ回路と、 前記第３2 の論理信号と前記第４1 の論理信号の論理積
をとり、前記特定レベル信号として出力する第３のＡＮ
Ｄ回路と、 前記第ｉ2 〔ｉ＝４、５、……、（Ｎ−２）〕の論理信
号と前記第（ｉ＋１）1 の論理信号の論理積をとり、前
記特定レベル信号として出力する第ｉのＡＮＤ回路と、 前記第（Ｎ−１）2 の論理信号と前記第Ｎの論理信号の
論理積をとり、前記特定レベル信号として出力する第
（Ｎ−１）のＡＮＤ回路と、 を備えて構成されることを特徴とする請求項１記載のク
ロック逓倍回路。 - 【請求項４】 前記選択手段が、前記遅延生成手段より
出力される多相クロックと、前記周期検出手段より出力
される“Ｈ”レベルの特定レベル信号の入力を受けて論
理処理を行う論理回路により構成され、選択信号とし
て、前記入力クロックの立ち上がり／立ち下がりのタイ
ミングを制御する複数のパルス信号を出力することを特
徴とする請求項１記載のクロック逓倍回路。 - 【請求項５】 前記逓倍クロック生成手段が、前記入力
クロックと前記選択信号を形成するパルス信号の入力を
受けて論理処理を行う論理回路により構成され、前記パ
ルス信号の立ち上がりのタイミング・エッジにおいて、
前記入力クロックの立ち上がりまたは立ち下がりを規制
することにより、信号数がＭの選択信号入力に対応し
て、（Ｍ＋１）／２逓倍された周波数の逓倍クロックを
生成して出力することを特徴とする請求項１記載のクロ
ック逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326676A JPH11163689A (ja) | 1997-11-27 | 1997-11-27 | クロック逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326676A JPH11163689A (ja) | 1997-11-27 | 1997-11-27 | クロック逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163689A true JPH11163689A (ja) | 1999-06-18 |
Family
ID=18190422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9326676A Pending JPH11163689A (ja) | 1997-11-27 | 1997-11-27 | クロック逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163689A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002215262A (ja) * | 2000-11-14 | 2002-07-31 | Nec Corp | クロック制御方法及び回路 |
| US6574163B2 (en) | 2001-04-06 | 2003-06-03 | Nec Corporation | Semiconductor memory device with single clock signal line |
| WO2005053160A1 (ja) * | 2003-11-28 | 2005-06-09 | Advantest Corporation | 発振器、周波数逓倍器、及び試験装置 |
| KR100861919B1 (ko) | 2006-07-18 | 2008-10-09 | 삼성전자주식회사 | 다 위상 신호 발생기 및 그 방법 |
| JP2009171573A (ja) * | 2008-01-14 | 2009-07-30 | Hynix Semiconductor Inc | Ｄｌｌ回路およびその制御方法 |
| JP2014135550A (ja) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | クロック生成回路 |
| CN112825480A (zh) * | 2019-11-21 | 2021-05-21 | 瑞萨电子美国有限公司 | 用于数字信号、特别是用于时钟信号的延时电路 |
-
1997
- 1997-11-27 JP JP9326676A patent/JPH11163689A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002215262A (ja) * | 2000-11-14 | 2002-07-31 | Nec Corp | クロック制御方法及び回路 |
| US6574163B2 (en) | 2001-04-06 | 2003-06-03 | Nec Corporation | Semiconductor memory device with single clock signal line |
| WO2005053160A1 (ja) * | 2003-11-28 | 2005-06-09 | Advantest Corporation | 発振器、周波数逓倍器、及び試験装置 |
| US7321249B2 (en) | 2003-11-28 | 2008-01-22 | Advantest Corporation | Oscillator, frequency multiplier, and test apparatus |
| KR100861919B1 (ko) | 2006-07-18 | 2008-10-09 | 삼성전자주식회사 | 다 위상 신호 발생기 및 그 방법 |
| JP2009171573A (ja) * | 2008-01-14 | 2009-07-30 | Hynix Semiconductor Inc | Ｄｌｌ回路およびその制御方法 |
| JP2014135550A (ja) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | クロック生成回路 |
| CN112825480A (zh) * | 2019-11-21 | 2021-05-21 | 瑞萨电子美国有限公司 | 用于数字信号、特别是用于时钟信号的延时电路 |
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