JPH0964734A - Ｐｌｌ回路および受信機 - Google Patents
Ｐｌｌ回路および受信機Info
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- JPH0964734A JPH0964734A JP7234712A JP23471295A JPH0964734A JP H0964734 A JPH0964734 A JP H0964734A JP 7234712 A JP7234712 A JP 7234712A JP 23471295 A JP23471295 A JP 23471295A JP H0964734 A JPH0964734 A JP H0964734A
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Abstract
(57)【要約】
【課題】 簡単な回路構成で、ＰＬＬ回路の発振出力を
高い周波数帯において低い周波数間隔で変えることがで
きるとともに、ＰＬＬ回路の発振周波数が所望周波数に
ロックするまでの時間を短縮化できるようにする。 【解決手段】 電圧制御発振回路１１，１２からの周波
数がｆ１，ｆ２の信号を混合回路１３で混合する。混合
回路１３の出力信号中の周波数がｆ１−ｆ２の成分を、
帯域通過フィルタ１５により取り出し、分周回路１６で
１／Ｎに分周する。分周回路１６の出力信号を位相比較
回路１７で基準周波数ｆｒの信号と位相比較する。位相
比較回路１７の出力信号中の低域成分を低域通過フィル
タ１８により取り出し、その出力電圧Ｖｃでｆ１−ｆ２
＝Ｎ・ｆｒとなるように電圧制御発振回路１１，１２の
発振周波数ｆ１，ｆ２を制御する。混合回路１３の出力
信号中の周波数がｆ１＋ｆ２の成分を、帯域通過フィル
タ１４により、ＰＬＬ回路１０の発振出力として取り出
す。
高い周波数帯において低い周波数間隔で変えることがで
きるとともに、ＰＬＬ回路の発振周波数が所望周波数に
ロックするまでの時間を短縮化できるようにする。 【解決手段】 電圧制御発振回路１１，１２からの周波
数がｆ１，ｆ２の信号を混合回路１３で混合する。混合
回路１３の出力信号中の周波数がｆ１−ｆ２の成分を、
帯域通過フィルタ１５により取り出し、分周回路１６で
１／Ｎに分周する。分周回路１６の出力信号を位相比較
回路１７で基準周波数ｆｒの信号と位相比較する。位相
比較回路１７の出力信号中の低域成分を低域通過フィル
タ１８により取り出し、その出力電圧Ｖｃでｆ１−ｆ２
＝Ｎ・ｆｒとなるように電圧制御発振回路１１，１２の
発振周波数ｆ１，ｆ２を制御する。混合回路１３の出力
信号中の周波数がｆ１＋ｆ２の成分を、帯域通過フィル
タ１４により、ＰＬＬ回路１０の発振出力として取り出
す。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＬＬ回路（位
相ロックループ）、およびＰＬＬ回路を用いた移動電話
や携帯電話などの電話機またはラジオ受信機やトランシ
ーバなどの受信機に関する。
相ロックループ）、およびＰＬＬ回路を用いた移動電話
や携帯電話などの電話機またはラジオ受信機やトランシ
ーバなどの受信機に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、ラジオ受信機やトランシ
ーバなどの機器において、選局用ないし周波数変換用な
どの信号を得るのに、広く用いられる。
ーバなどの機器において、選局用ないし周波数変換用な
どの信号を得るのに、広く用いられる。
【０００３】このＰＬＬ回路は、基本的には、図４に示
すように、電圧制御発振回路７１、分周回路７２、位相
比較回路７３および低域通過フィルタ７４からなり、電
圧制御発振回路７１の出力の周波数がｆｏの信号が、分
周回路７２において、端子７７からの信号Ｓｎにより設
定された分周比１／Ｎで分周され、その分周回路７２の
出力の周波数がｆｏ／Ｎの信号が、位相比較回路７３に
おいて、端子７９からの基準周波数ｆｒの信号と位相比
較され、その位相比較回路７３の出力信号中の低域成分
が、低域通過フィルタ７４により取り出される。
すように、電圧制御発振回路７１、分周回路７２、位相
比較回路７３および低域通過フィルタ７４からなり、電
圧制御発振回路７１の出力の周波数がｆｏの信号が、分
周回路７２において、端子７７からの信号Ｓｎにより設
定された分周比１／Ｎで分周され、その分周回路７２の
出力の周波数がｆｏ／Ｎの信号が、位相比較回路７３に
おいて、端子７９からの基準周波数ｆｒの信号と位相比
較され、その位相比較回路７３の出力信号中の低域成分
が、低域通過フィルタ７４により取り出される。
【０００４】そして、その低域通過フィルタ７４の出力
電圧Ｖｃによって、分周回路７２の出力信号の周波数ｆ
ｏ／Ｎが基準周波数ｆｒと一致するように、すなわちｆ
ｏ＝Ｎ・ｆｒとなるように、電圧制御発振回路７１の発
振周波数ｆｏが制御され、この電圧制御発振回路７１の
発振信号がＰＬＬ回路の発振出力として取り出される。
そして、Ｎを変化させることによって、ｆｒのステップ
で発振出力周波数ｆｏを変化させることができる。
電圧Ｖｃによって、分周回路７２の出力信号の周波数ｆ
ｏ／Ｎが基準周波数ｆｒと一致するように、すなわちｆ
ｏ＝Ｎ・ｆｒとなるように、電圧制御発振回路７１の発
振周波数ｆｏが制御され、この電圧制御発振回路７１の
発振信号がＰＬＬ回路の発振出力として取り出される。
そして、Ｎを変化させることによって、ｆｒのステップ
で発振出力周波数ｆｏを変化させることができる。
【０００５】なお、分周回路７２および位相比較回路７
３の部分は、例えば、ＰＬＬ・ＩＣとして集積回路化さ
れ、外部からＮを制御できるようにされる。
３の部分は、例えば、ＰＬＬ・ＩＣとして集積回路化さ
れ、外部からＮを制御できるようにされる。
【０００６】このようなＰＬＬ回路で、高い周波数の発
振出力を得るために電圧制御発振回路７１の発振周波数
ｆｏを高くしなければならないとともに、位相比較回路
７３における基準周波数ｆｒは低くする必要がある場合
がある。
振出力を得るために電圧制御発振回路７１の発振周波数
ｆｏを高くしなければならないとともに、位相比較回路
７３における基準周波数ｆｒは低くする必要がある場合
がある。
【０００７】例えば、デジタルセルラー携帯電話機にお
いては、電話機の受信信号が１．５ＧＨｚ帯というよう
な高い周波数にされるとともに、チャンネル間隔が２５
ｋＨｚというような低い周波数の間隔にされ、その１．
５ＧＨｚ帯のチャンネル間隔が２５ｋＨｚの受信信号
が、１００ＭＨｚの第１中間周波数に周波数変換され、
さらにその第１中間周波数の信号が、５００ｋＨｚの第
２中間周波数に周波数変換される。
いては、電話機の受信信号が１．５ＧＨｚ帯というよう
な高い周波数にされるとともに、チャンネル間隔が２５
ｋＨｚというような低い周波数の間隔にされ、その１．
５ＧＨｚ帯のチャンネル間隔が２５ｋＨｚの受信信号
が、１００ＭＨｚの第１中間周波数に周波数変換され、
さらにその第１中間周波数の信号が、５００ｋＨｚの第
２中間周波数に周波数変換される。
【０００８】そのため、上記のＰＬＬ回路をデジタルセ
ルラー携帯電話機の選局用に用いる場合には、例えば、
電圧制御発振回路７１の発振周波数ｆｏを１．６ＧＨｚ
帯にするとともに、基準周波数ｆｒを２５ｋＨｚにし
て、ＰＬＬ回路の発振出力を１．６ＧＨｚ帯において２
５ｋＨｚ間隔で変えることができるようにする必要があ
る。
ルラー携帯電話機の選局用に用いる場合には、例えば、
電圧制御発振回路７１の発振周波数ｆｏを１．６ＧＨｚ
帯にするとともに、基準周波数ｆｒを２５ｋＨｚにし
て、ＰＬＬ回路の発振出力を１．６ＧＨｚ帯において２
５ｋＨｚ間隔で変えることができるようにする必要があ
る。
【０００９】しかし、このように電圧制御発振回路７１
の発振周波数ｆｏを高くするとともに、基準周波数ｆｒ
を低くする場合には、分周回路７２における分周数Ｎを
大きくしなければならず、電圧制御発振回路７１の発振
周波数ｆｏが所望周波数にロックするまでに時間がかか
る不都合がある。
の発振周波数ｆｏを高くするとともに、基準周波数ｆｒ
を低くする場合には、分周回路７２における分周数Ｎを
大きくしなければならず、電圧制御発振回路７１の発振
周波数ｆｏが所望周波数にロックするまでに時間がかか
る不都合がある。
【００１０】また、上記のように分周回路７２および位
相比較回路７３の部分をＩＣ化する場合には、高い周波
数に対応できるＩＣが必要となる。
相比較回路７３の部分をＩＣ化する場合には、高い周波
数に対応できるＩＣが必要となる。
【００１１】そこで、それぞれが電圧制御発振回路、分
周回路、位相比較回路および低域通過フィルタを有する
２個のＰＬＬ回路部を設けた、ミキシングダウン方式の
ＰＬＬ回路、またはミキシングアップ方式のＰＬＬ回路
が考えられている。
周回路、位相比較回路および低域通過フィルタを有する
２個のＰＬＬ回路部を設けた、ミキシングダウン方式の
ＰＬＬ回路、またはミキシングアップ方式のＰＬＬ回路
が考えられている。
【００１２】ミキシングダウン方式のＰＬＬ回路は、図
５に示すように、一方のＰＬＬ回路部８０が、電圧制御
発振回路８１、混合回路８５、帯域通過フィルタ８６、
分周回路８２、位相比較回路８３および低域通過フィル
タ８４からなり、他方のＰＬＬ回路部９０が、電圧制御
発振回路９１、分周回路９２、位相比較回路９３および
低域通過フィルタ９４からなる。
５に示すように、一方のＰＬＬ回路部８０が、電圧制御
発振回路８１、混合回路８５、帯域通過フィルタ８６、
分周回路８２、位相比較回路８３および低域通過フィル
タ８４からなり、他方のＰＬＬ回路部９０が、電圧制御
発振回路９１、分周回路９２、位相比較回路９３および
低域通過フィルタ９４からなる。
【００１３】ＰＬＬ回路部８０においては、電圧制御発
振回路８１の出力の周波数がｆｏの信号が、混合回路８
５において、ＰＬＬ回路部９０の電圧制御発振回路９１
の出力の周波数が上記のｆｏより低いｆｘの信号と混合
され、その混合回路８５の出力信号中の周波数がｆｏ−
ｆｘの成分が、帯域通過フィルタ８６により取り出され
る。
振回路８１の出力の周波数がｆｏの信号が、混合回路８
５において、ＰＬＬ回路部９０の電圧制御発振回路９１
の出力の周波数が上記のｆｏより低いｆｘの信号と混合
され、その混合回路８５の出力信号中の周波数がｆｏ−
ｆｘの成分が、帯域通過フィルタ８６により取り出され
る。
【００１４】さらに、その帯域通過フィルタ８６の出力
の周波数がｆｏ−ｆｘの信号が、分周回路８２におい
て、端子８７からの信号Ｓｎにより設定された分周比１
／Ｎで分周され、その分周回路８２の出力の周波数が
（ｆｏ−ｆｘ）／Ｎの信号が、位相比較回路８３におい
て、固定発振回路８８の発振出力が分周回路８９により
分周されて得られた基準周波数ｆｒ１の信号と位相比較
され、その位相比較回路８３の出力信号中の低域成分
が、低域通過フィルタ８４により取り出される。
の周波数がｆｏ−ｆｘの信号が、分周回路８２におい
て、端子８７からの信号Ｓｎにより設定された分周比１
／Ｎで分周され、その分周回路８２の出力の周波数が
（ｆｏ−ｆｘ）／Ｎの信号が、位相比較回路８３におい
て、固定発振回路８８の発振出力が分周回路８９により
分周されて得られた基準周波数ｆｒ１の信号と位相比較
され、その位相比較回路８３の出力信号中の低域成分
が、低域通過フィルタ８４により取り出される。
【００１５】そして、その低域通過フィルタ８４の出力
電圧によって、分周回路８２の出力信号の周波数（ｆｏ
−ｆｘ）／Ｎが基準周波数ｆｒ１と一致するように、す
なわちｆｏ−ｆｘ＝Ｎ・ｆｒ１となるように、電圧制御
発振回路８１の発振周波数ｆｏが制御される。
電圧によって、分周回路８２の出力信号の周波数（ｆｏ
−ｆｘ）／Ｎが基準周波数ｆｒ１と一致するように、す
なわちｆｏ−ｆｘ＝Ｎ・ｆｒ１となるように、電圧制御
発振回路８１の発振周波数ｆｏが制御される。
【００１６】ＰＬＬ回路部９０においては、電圧制御発
振回路９１の出力の周波数がｆｘの信号が、分周回路９
２において、端子８７からの信号Ｓｎにより設定された
分周比１／Ｎで分周され、その分周回路９２の出力の周
波数がｆｘ／Ｎの信号が、位相比較回路９３において、
固定発振回路８８の発振出力が分周回路９９により分周
されて得られた基準周波数ｆｒ２の信号と位相比較さ
れ、その位相比較回路９３の出力信号中の低域成分が、
低域通過フィルタ９４により取り出される。
振回路９１の出力の周波数がｆｘの信号が、分周回路９
２において、端子８７からの信号Ｓｎにより設定された
分周比１／Ｎで分周され、その分周回路９２の出力の周
波数がｆｘ／Ｎの信号が、位相比較回路９３において、
固定発振回路８８の発振出力が分周回路９９により分周
されて得られた基準周波数ｆｒ２の信号と位相比較さ
れ、その位相比較回路９３の出力信号中の低域成分が、
低域通過フィルタ９４により取り出される。
【００１７】そして、その低域通過フィルタ９４の出力
電圧によって、分周回路９２の出力信号の周波数ｆｘ／
Ｎが基準周波数ｆｒ２と一致するように、すなわちｆｘ
＝Ｎ・ｆｒ２となるように、電圧制御発振回路９１の発
振周波数ｆｘが制御される。
電圧によって、分周回路９２の出力信号の周波数ｆｘ／
Ｎが基準周波数ｆｒ２と一致するように、すなわちｆｘ
＝Ｎ・ｆｒ２となるように、電圧制御発振回路９１の発
振周波数ｆｘが制御される。
【００１８】基準周波数ｆｒ１，ｆｒ２は、上記の式か
ら明らかなように、ｆｒ２／ｆｒ１＝ｆｘ／（ｆｏ−ｆ
ｘ）の関係にされる。そして、ＰＬＬ回路部８０の電圧
制御発振回路８１の発振信号が、ＰＬＬ回路部８０およ
び９０からなるＰＬＬ回路の発振出力として取り出され
る。
ら明らかなように、ｆｒ２／ｆｒ１＝ｆｘ／（ｆｏ−ｆ
ｘ）の関係にされる。そして、ＰＬＬ回路部８０の電圧
制御発振回路８１の発振信号が、ＰＬＬ回路部８０およ
び９０からなるＰＬＬ回路の発振出力として取り出され
る。
【００１９】このミキシングダウン方式のＰＬＬ回路に
よれば、そのＰＬＬ回路部８０の分周回路８２およびＰ
ＬＬ回路部９０の分周回路９２における分周数Ｎを、図
４に示したＰＬＬ回路の分周回路７２における分周数Ｎ
と比べて、小さくすることができる。
よれば、そのＰＬＬ回路部８０の分周回路８２およびＰ
ＬＬ回路部９０の分周回路９２における分周数Ｎを、図
４に示したＰＬＬ回路の分周回路７２における分周数Ｎ
と比べて、小さくすることができる。
【００２０】例えば、上記のようにＰＬＬ回路の発振出
力を１．６ＧＨｚ帯において２５ｋＨｚ間隔で変える場
合、図４に示したＰＬＬ回路では、分周数Ｎを６４，０
００を中心に変えなければならないのに対して、図５に
示したミキシングダウン方式のＰＬＬ回路では、例えば
電圧制御発振回路９１の発振周波数ｆｘを０．８ＧＨｚ
帯とし、ｆｒ１＝ｆｒ２＝２５ｋＨｚとすれば、分周数
Ｎを３２，０００を中心に変えればよい。ただし、その
場合には、分周回路９９は不要で、分周回路８９の出力
信号が位相比較回路９３にも供給されればよい。
力を１．６ＧＨｚ帯において２５ｋＨｚ間隔で変える場
合、図４に示したＰＬＬ回路では、分周数Ｎを６４，０
００を中心に変えなければならないのに対して、図５に
示したミキシングダウン方式のＰＬＬ回路では、例えば
電圧制御発振回路９１の発振周波数ｆｘを０．８ＧＨｚ
帯とし、ｆｒ１＝ｆｒ２＝２５ｋＨｚとすれば、分周数
Ｎを３２，０００を中心に変えればよい。ただし、その
場合には、分周回路９９は不要で、分周回路８９の出力
信号が位相比較回路９３にも供給されればよい。
【００２１】したがって、ミキシングダウン方式のＰＬ
Ｌ回路によれば、ＰＬＬ回路の発振周波数ｆｏが所望周
波数にロックするまでの時間が短縮化される。
Ｌ回路によれば、ＰＬＬ回路の発振周波数ｆｏが所望周
波数にロックするまでの時間が短縮化される。
【００２２】ミキシングアップ方式のＰＬＬ回路は、図
示していないが、発振周波数がｆｘの電圧制御発振回路
を有する、図５のＰＬＬ回路部９０のようなＰＬＬ回路
部と、発振周波数がｆｙの電圧制御発振回路を有する、
同じく図５のＰＬＬ回路部９０のようなＰＬＬ回路部と
が設けられて、両者の電圧制御発振回路の発振出力が混
合回路において混合され、その混合回路の出力信号中の
周波数がｆｏ＝ｆｘ＋ｆｙの成分が、ＰＬＬ回路の発振
出力として取り出されるものである。
示していないが、発振周波数がｆｘの電圧制御発振回路
を有する、図５のＰＬＬ回路部９０のようなＰＬＬ回路
部と、発振周波数がｆｙの電圧制御発振回路を有する、
同じく図５のＰＬＬ回路部９０のようなＰＬＬ回路部と
が設けられて、両者の電圧制御発振回路の発振出力が混
合回路において混合され、その混合回路の出力信号中の
周波数がｆｏ＝ｆｘ＋ｆｙの成分が、ＰＬＬ回路の発振
出力として取り出されるものである。
【００２３】このミキシングアップ方式のＰＬＬ回路に
おいても、それぞれのＰＬＬ回路部の分周回路における
分周数を小さくすることができ、ＰＬＬ回路の発振周波
数ｆｏが所望周波数にロックするまでの時間が短縮化さ
れる。
おいても、それぞれのＰＬＬ回路部の分周回路における
分周数を小さくすることができ、ＰＬＬ回路の発振周波
数ｆｏが所望周波数にロックするまでの時間が短縮化さ
れる。
【００２４】
【発明が解決しようとする課題】しかしながら、上述し
たミキシングダウン方式またはミキシングアップ方式の
ＰＬＬ回路は、それぞれが電圧制御発振回路、分周回
路、位相比較回路および低域通過フィルタを有する２個
の独立したＰＬＬ回路部を設けるので、ＰＬＬ回路全体
の回路構成が複雑となる欠点がある。
たミキシングダウン方式またはミキシングアップ方式の
ＰＬＬ回路は、それぞれが電圧制御発振回路、分周回
路、位相比較回路および低域通過フィルタを有する２個
の独立したＰＬＬ回路部を設けるので、ＰＬＬ回路全体
の回路構成が複雑となる欠点がある。
【００２５】そこで、この発明は、ＰＬＬ回路の発振出
力を高い周波数帯において低い周波数間隔で変えること
ができるとともに、分周数を小さくすることによりＰＬ
Ｌ回路の発振周波数が所望周波数にロックするまでの時
間を短縮化することができるように、２個の可変周波数
発振回路を用いる場合でも、分周回路、位相比較回路お
よび低域通過フィルタは、それぞれ一つでよく、ＰＬＬ
回路全体の回路構成を簡単にすることができるようにし
たものである。
力を高い周波数帯において低い周波数間隔で変えること
ができるとともに、分周数を小さくすることによりＰＬ
Ｌ回路の発振周波数が所望周波数にロックするまでの時
間を短縮化することができるように、２個の可変周波数
発振回路を用いる場合でも、分周回路、位相比較回路お
よび低域通過フィルタは、それぞれ一つでよく、ＰＬＬ
回路全体の回路構成を簡単にすることができるようにし
たものである。
【００２６】
【課題を解決するための手段】この発明では、ＰＬＬ回
路としては、第１の可変周波数発振回路と、この第１の
可変周波数発振回路の発振周波数より低い発振周波数の
第２の可変周波数発振回路と、上記第１および第２の可
変周波数発振回路の発振出力を混合して、上記第１およ
び第２の可変周波数発振回路の発振周波数の和および差
の周波数の発振信号を得る混合回路と、上記差の周波数
の発振信号を分周する分周回路と、この分周回路の出力
信号を基準周波数の信号と位相比較する位相比較回路
と、この位相比較回路の出力信号中の低域成分により上
記第１および第２の可変周波数発振回路の発振周波数を
制御する低域通過フィルタとを設け、上記和の周波数の
発振信号を当該ＰＬＬ回路の発振出力として取り出す。
路としては、第１の可変周波数発振回路と、この第１の
可変周波数発振回路の発振周波数より低い発振周波数の
第２の可変周波数発振回路と、上記第１および第２の可
変周波数発振回路の発振出力を混合して、上記第１およ
び第２の可変周波数発振回路の発振周波数の和および差
の周波数の発振信号を得る混合回路と、上記差の周波数
の発振信号を分周する分周回路と、この分周回路の出力
信号を基準周波数の信号と位相比較する位相比較回路
と、この位相比較回路の出力信号中の低域成分により上
記第１および第２の可変周波数発振回路の発振周波数を
制御する低域通過フィルタとを設け、上記和の周波数の
発振信号を当該ＰＬＬ回路の発振出力として取り出す。
【００２７】このように構成した、この発明のＰＬＬ回
路においては、混合回路からの、第１の可変周波数発振
回路の発振周波数ｆ１と第２の可変周波数発振回路の発
振周波数ｆ２との差ｆｄ＝ｆ１−ｆ２の周波数の発振信
号が、１／Ｎに分周されて得られた、分周回路の出力
の、周波数がｆｄ／Ｎ＝（ｆ１−ｆ２）／Ｎの信号が、
位相比較回路において基準周波数ｆｒの信号と位相比較
され、その位相比較回路の出力信号中の低域成分によ
り、分周回路の出力信号の周波数ｆｄ／Ｎ＝（ｆ１−ｆ
２）／Ｎが基準周波数ｆｒと一致するように、すなわち
ｆ１−ｆ２＝Ｎ・ｆｒとなるように、第１および第２の
可変周波数発振回路の発振周波数ｆ１およびｆ２が制御
される。
路においては、混合回路からの、第１の可変周波数発振
回路の発振周波数ｆ１と第２の可変周波数発振回路の発
振周波数ｆ２との差ｆｄ＝ｆ１−ｆ２の周波数の発振信
号が、１／Ｎに分周されて得られた、分周回路の出力
の、周波数がｆｄ／Ｎ＝（ｆ１−ｆ２）／Ｎの信号が、
位相比較回路において基準周波数ｆｒの信号と位相比較
され、その位相比較回路の出力信号中の低域成分によ
り、分周回路の出力信号の周波数ｆｄ／Ｎ＝（ｆ１−ｆ
２）／Ｎが基準周波数ｆｒと一致するように、すなわち
ｆ１−ｆ２＝Ｎ・ｆｒとなるように、第１および第２の
可変周波数発振回路の発振周波数ｆ１およびｆ２が制御
される。
【００２８】したがって、ＰＬＬ回路の発振出力を高い
周波数帯において低い周波数間隔で変えることができる
とともに、分周回路における分周数Ｎを小さくすること
ができ、ＰＬＬ回路の発振周波数ｆａが所望周波数にロ
ックするまでの時間を短縮化することができる。
周波数帯において低い周波数間隔で変えることができる
とともに、分周回路における分周数Ｎを小さくすること
ができ、ＰＬＬ回路の発振周波数ｆａが所望周波数にロ
ックするまでの時間を短縮化することができる。
【００２９】例えば、ＰＬＬ回路の発振出力を１．６Ｇ
Ｈｚ帯において２５ｋＨｚ間隔で変える場合、一例とし
て、第１の可変周波数発振回路の発振周波数ｆ１を０．
８５ＧＨｚ帯とし、第２の可変周波数発振回路の発振周
波数ｆ２を０．７５ＧＨｚ帯とし、ｆｒ＝１０ｋＨｚと
して、分周数Ｎを１００ＭＨｚ／１０ｋＨｚ＝１０，０
００を中心に変えればよい。
Ｈｚ帯において２５ｋＨｚ間隔で変える場合、一例とし
て、第１の可変周波数発振回路の発振周波数ｆ１を０．
８５ＧＨｚ帯とし、第２の可変周波数発振回路の発振周
波数ｆ２を０．７５ＧＨｚ帯とし、ｆｒ＝１０ｋＨｚと
して、分周数Ｎを１００ＭＨｚ／１０ｋＨｚ＝１０，０
００を中心に変えればよい。
【００３０】また、この発明では、受信機としては、こ
の発明のＰＬＬ回路の発振出力である、上記の和の周波
数ｆａ＝ｆ１＋ｆ２の発振信号により、受信信号を周波
数変換する。
の発明のＰＬＬ回路の発振出力である、上記の和の周波
数ｆａ＝ｆ１＋ｆ２の発振信号により、受信信号を周波
数変換する。
【００３１】
〔請求項１の発明の実施形態〕図１は、請求項１の発明
のＰＬＬ回路の一実施形態を示す。
のＰＬＬ回路の一実施形態を示す。
【００３２】この実施形態のＰＬＬ回路１０は、２個の
電圧制御発振回路１１，１２、混合回路１３、２個の帯
域通過フィルタ１４，１５、分周回路１６、位相比較回
路１７および低域通過フィルタ１８からなる。電圧制御
発振回路１１，１２の発振周波数ｆ１，ｆ２は、互いに
異ならされる。すなわち、ｆ１＞ｆ２とされる。
電圧制御発振回路１１，１２、混合回路１３、２個の帯
域通過フィルタ１４，１５、分周回路１６、位相比較回
路１７および低域通過フィルタ１８からなる。電圧制御
発振回路１１，１２の発振周波数ｆ１，ｆ２は、互いに
異ならされる。すなわち、ｆ１＞ｆ２とされる。
【００３３】このＰＬＬ回路１０においては、電圧制御
発振回路１１，１２の出力の周波数がｆ１，ｆ２の信号
が、混合回路１３において混合され、その混合回路１３
の出力信号中の周波数がｆａ＝ｆ１＋ｆ２の成分が、帯
域通過フィルタ１４により取り出されるとともに、混合
回路１３の出力信号中の周波数がｆｄ＝ｆ１−ｆ２の成
分が、帯域通過フィルタ１５により取り出される。
発振回路１１，１２の出力の周波数がｆ１，ｆ２の信号
が、混合回路１３において混合され、その混合回路１３
の出力信号中の周波数がｆａ＝ｆ１＋ｆ２の成分が、帯
域通過フィルタ１４により取り出されるとともに、混合
回路１３の出力信号中の周波数がｆｄ＝ｆ１−ｆ２の成
分が、帯域通過フィルタ１５により取り出される。
【００３４】さらに、帯域通過フィルタ１５の出力の周
波数がｆｄ＝ｆ１−ｆ２の信号が、分周回路１６におい
て、端子２１からの信号Ｓｎにより設定された分周比１
／Ｎで分周され、その分周回路１６の出力の周波数がｆ
ｄ／Ｎ＝（ｆ１−ｆ２）／Ｎの信号が、位相比較回路１
７において、端子２２からの基準周波数ｆｒの信号と位
相比較され、その位相比較回路１７の出力信号中の低域
成分が、低域通過フィルタ１８により取り出される。
波数がｆｄ＝ｆ１−ｆ２の信号が、分周回路１６におい
て、端子２１からの信号Ｓｎにより設定された分周比１
／Ｎで分周され、その分周回路１６の出力の周波数がｆ
ｄ／Ｎ＝（ｆ１−ｆ２）／Ｎの信号が、位相比較回路１
７において、端子２２からの基準周波数ｆｒの信号と位
相比較され、その位相比較回路１７の出力信号中の低域
成分が、低域通過フィルタ１８により取り出される。
【００３５】そして、その低域通過フィルタ１８の出力
電圧Ｖｃによって、分周回路１６の出力信号の周波数ｆ
ｄ／Ｎ＝（ｆ１−ｆ２）／Ｎが基準周波数ｆｒと一致す
るように、すなわちｆ１−ｆ２＝Ｎ・ｆｒとなるよう
に、電圧制御発振回路１１，１２の発振周波数ｆ１，ｆ
２が制御される。
電圧Ｖｃによって、分周回路１６の出力信号の周波数ｆ
ｄ／Ｎ＝（ｆ１−ｆ２）／Ｎが基準周波数ｆｒと一致す
るように、すなわちｆ１−ｆ２＝Ｎ・ｆｒとなるよう
に、電圧制御発振回路１１，１２の発振周波数ｆ１，ｆ
２が制御される。
【００３６】ここで、電圧制御発振回路１１，１２の、
制御電圧Ｖｃに対する発振周波数ｆ１，ｆ２の変化の特
性を、図２の実線Ｆ１，Ｆ２で示すように、電圧制御発
振回路１１，１２の、制御電圧Ｖｃに対する発振周波数
ｆ１，ｆ２の変化率（傾き）Ｋｖ１，Ｋｖ２は、互いに
異ならされる。
制御電圧Ｖｃに対する発振周波数ｆ１，ｆ２の変化の特
性を、図２の実線Ｆ１，Ｆ２で示すように、電圧制御発
振回路１１，１２の、制御電圧Ｖｃに対する発振周波数
ｆ１，ｆ２の変化率（傾き）Ｋｖ１，Ｋｖ２は、互いに
異ならされる。
【００３７】これは、制御電圧Ｖｃに対する発振周波数
ｆ１，ｆ２の変化率Ｋｖ１，Ｋｖ２が等しいと、上記の
差の周波数ｆｄ＝ｆ１−ｆ２が、図２の破線Ｆｄのよう
に制御電圧Ｖｃに対して変化しないで、常に一定値とな
り、ＰＬＬ回路の発振周波数である上記の和の周波数ｆ
ａ＝ｆ１＋ｆ２を、制御電圧Ｖｃにより制御することが
できないからである。
ｆ１，ｆ２の変化率Ｋｖ１，Ｋｖ２が等しいと、上記の
差の周波数ｆｄ＝ｆ１−ｆ２が、図２の破線Ｆｄのよう
に制御電圧Ｖｃに対して変化しないで、常に一定値とな
り、ＰＬＬ回路の発振周波数である上記の和の周波数ｆ
ａ＝ｆ１＋ｆ２を、制御電圧Ｖｃにより制御することが
できないからである。
【００３８】発振周波数ｆ１，ｆ２の制御電圧Ｖｃに対
する変化率Ｋｖ１，Ｋｖ２が異ならされることによっ
て、和の周波数ｆａ＝ｆ１＋ｆ２の制御電圧Ｖｃに対す
る変化の特性は、図２の実線Ｆａで示すようになり、差
の周波数ｆｄ＝ｆ１−ｆ２が図２の破線Ｆｄのように制
御されることにより、ＰＬＬ回路の発振周波数ｆａ＝ｆ
１＋ｆ２を制御することができる。
する変化率Ｋｖ１，Ｋｖ２が異ならされることによっ
て、和の周波数ｆａ＝ｆ１＋ｆ２の制御電圧Ｖｃに対す
る変化の特性は、図２の実線Ｆａで示すようになり、差
の周波数ｆｄ＝ｆ１−ｆ２が図２の破線Ｆｄのように制
御されることにより、ＰＬＬ回路の発振周波数ｆａ＝ｆ
１＋ｆ２を制御することができる。
【００３９】したがって、ＰＬＬ回路の発振周波数ｆａ
＝ｆ１＋ｆ２の制御量は、発振周波数ｆ１，ｆ２の制御
電圧Ｖｃに対する変化率Ｋｖ１，Ｋｖ２によって決ま
る。
＝ｆ１＋ｆ２の制御量は、発振周波数ｆ１，ｆ２の制御
電圧Ｖｃに対する変化率Ｋｖ１，Ｋｖ２によって決ま
る。
【００４０】例えば、ＰＬＬ回路１０の発振出力を１．
６ＧＨｚ帯において２５ｋＨｚ間隔で変える場合、一例
として、電圧制御発振回路１１の発振周波数ｆ１を０．
８５ＧＨｚ帯とし、電圧制御発振回路１２の発振周波数
ｆ２を０．７５ＧＨｚ帯とし、ｆｒ＝１０ｋＨｚとし
て、分周数Ｎを１００ＭＨｚ／１０ｋＨｚ＝１０，００
０を中心に変えればよい。
６ＧＨｚ帯において２５ｋＨｚ間隔で変える場合、一例
として、電圧制御発振回路１１の発振周波数ｆ１を０．
８５ＧＨｚ帯とし、電圧制御発振回路１２の発振周波数
ｆ２を０．７５ＧＨｚ帯とし、ｆｒ＝１０ｋＨｚとし
て、分周数Ｎを１００ＭＨｚ／１０ｋＨｚ＝１０，００
０を中心に変えればよい。
【００４１】この場合、Ｎ＝９，９９９とされるときに
は、 ｆ１＝０．８５ＧＨｚ−１７．５ｋＨｚ， ｆ２＝０．７５ＧＨｚ−７．５ｋＨｚ， ｆｄ＝ｆ１−ｆ２＝１００ＭＨｚ−１０ｋＨｚ， ｆａ＝ｆ１＋ｆ２＝１．６ＧＨｚ−２５ｋＨｚ， となり、Ｎ＝１０，０００とされるときには、 ｆ１＝０．８５ＧＨｚ±０ｋＨｚ， ｆ２＝０．７５ＧＨｚ±０ｋＨｚ， ｆｄ＝ｆ１−ｆ２＝１００ＭＨｚ±０ｋＨｚ， ｆａ＝ｆ１＋ｆ２＝１．６ＧＨｚ±０ｋＨｚ， となり、Ｎ＝１０，００１とされるときには、 ｆ１＝０．８５ＧＨｚ＋１７．５ｋＨｚ， ｆ２＝０．７５ＧＨｚ＋７．５ｋＨｚ， ｆｄ＝ｆ１−ｆ２＝１００ＭＨｚ＋１０ｋＨｚ， ｆａ＝ｆ１＋ｆ２＝１．６ＧＨｚ＋２５ｋＨｚ， となる。
は、 ｆ１＝０．８５ＧＨｚ−１７．５ｋＨｚ， ｆ２＝０．７５ＧＨｚ−７．５ｋＨｚ， ｆｄ＝ｆ１−ｆ２＝１００ＭＨｚ−１０ｋＨｚ， ｆａ＝ｆ１＋ｆ２＝１．６ＧＨｚ−２５ｋＨｚ， となり、Ｎ＝１０，０００とされるときには、 ｆ１＝０．８５ＧＨｚ±０ｋＨｚ， ｆ２＝０．７５ＧＨｚ±０ｋＨｚ， ｆｄ＝ｆ１−ｆ２＝１００ＭＨｚ±０ｋＨｚ， ｆａ＝ｆ１＋ｆ２＝１．６ＧＨｚ±０ｋＨｚ， となり、Ｎ＝１０，００１とされるときには、 ｆ１＝０．８５ＧＨｚ＋１７．５ｋＨｚ， ｆ２＝０．７５ＧＨｚ＋７．５ｋＨｚ， ｆｄ＝ｆ１−ｆ２＝１００ＭＨｚ＋１０ｋＨｚ， ｆａ＝ｆ１＋ｆ２＝１．６ＧＨｚ＋２５ｋＨｚ， となる。
【００４２】したがって、ＰＬＬ回路１０の発振出力を
高い周波数帯において低い周波数間隔で変えることがで
きるとともに、分周回路１６における分周数Ｎを小さく
することができ、ＰＬＬ回路１０の発振周波数ｆａが所
望周波数にロックするまでの時間を短縮化することがで
きる。
高い周波数帯において低い周波数間隔で変えることがで
きるとともに、分周回路１６における分周数Ｎを小さく
することができ、ＰＬＬ回路１０の発振周波数ｆａが所
望周波数にロックするまでの時間を短縮化することがで
きる。
【００４３】そして、この請求項１の発明によれば、こ
のようにＰＬＬ回路１０の発振出力を高い周波数帯にお
いて低い周波数間隔で変えることができるとともに、分
周数Ｎを小さくすることによりＰＬＬ回路１０の発振周
波数ｆａが所望周波数にロックするまでの時間を短縮化
することができるように、２個の電圧制御発振回路１
１，１２を用いる場合でも、分周回路、位相比較回路お
よび低域通過フィルタは、分周回路１６、位相比較回路
１７および低域通過フィルタ１８として示すように、そ
れぞれ一つでよく、ＰＬＬ回路１０全体の回路構成を簡
単にすることができる。
のようにＰＬＬ回路１０の発振出力を高い周波数帯にお
いて低い周波数間隔で変えることができるとともに、分
周数Ｎを小さくすることによりＰＬＬ回路１０の発振周
波数ｆａが所望周波数にロックするまでの時間を短縮化
することができるように、２個の電圧制御発振回路１
１，１２を用いる場合でも、分周回路、位相比較回路お
よび低域通過フィルタは、分周回路１６、位相比較回路
１７および低域通過フィルタ１８として示すように、そ
れぞれ一つでよく、ＰＬＬ回路１０全体の回路構成を簡
単にすることができる。
【００４４】なお、第１および第２の可変周波数発振回
路としては、電流制御発振回路を用いることもできる。
路としては、電流制御発振回路を用いることもできる。
【００４５】〔請求項２，３の発明の実施形態〕図３
は、請求項２，３の発明の受信機の一実施形態を示す。
は、請求項２，３の発明の受信機の一実施形態を示す。
【００４６】この実施形態は、請求項２，３の発明をデ
ジタルセルラー携帯電話機に適用して、１．５ＧＨｚ帯
のチャンネル間隔が２５ｋＨｚの受信信号を、請求項１
の発明のＰＬＬ回路１０の発振出力により、１００ＭＨ
ｚの第１中間周波数ｆｉ１に周波数変換し、さらにその
第１中間周波数ｆｉ１の信号を、固定発振回路２３から
の発振信号により、５００ｋＨｚの第２中間周波数ｆｉ
２に周波数変換する場合である。
ジタルセルラー携帯電話機に適用して、１．５ＧＨｚ帯
のチャンネル間隔が２５ｋＨｚの受信信号を、請求項１
の発明のＰＬＬ回路１０の発振出力により、１００ＭＨ
ｚの第１中間周波数ｆｉ１に周波数変換し、さらにその
第１中間周波数ｆｉ１の信号を、固定発振回路２３から
の発振信号により、５００ｋＨｚの第２中間周波数ｆｉ
２に周波数変換する場合である。
【００４７】すなわち、アンテナ３１から、１．５ＧＨ
ｚ帯を通過帯域とする帯域通過フィルタ３２を通じて受
信された、１．５ＧＨｚ帯のチャンネル間隔が２５ｋＨ
ｚの受信信号が、増幅回路３３を通じて第１混合回路３
４に供給される。また、図１に示して上述したＰＬＬ回
路１０の帯域通過フィルタ１４からの和の周波数ｆａ＝
ｆ１＋ｆ２の発振信号が、第１混合回路３４に供給され
る。
ｚ帯を通過帯域とする帯域通過フィルタ３２を通じて受
信された、１．５ＧＨｚ帯のチャンネル間隔が２５ｋＨ
ｚの受信信号が、増幅回路３３を通じて第１混合回路３
４に供給される。また、図１に示して上述したＰＬＬ回
路１０の帯域通過フィルタ１４からの和の周波数ｆａ＝
ｆ１＋ｆ２の発振信号が、第１混合回路３４に供給され
る。
【００４８】この場合、固定発振回路２３からのｆｂ＝
ｆｉ１＋ｆｉ２＝１００．５ＭＨｚの周波数の発振信号
が、分周回路２４において所定の分周比で分周されて、
分周回路２４からｆｒ＝１０ｋＨｚの周波数の信号が得
られ、この分周回路２４からのｆｒ＝１０ｋＨｚの周波
数の信号が、上述したようにＰＬＬ回路１０の位相比較
１７に供給される。
ｆｉ１＋ｆｉ２＝１００．５ＭＨｚの周波数の発振信号
が、分周回路２４において所定の分周比で分周されて、
分周回路２４からｆｒ＝１０ｋＨｚの周波数の信号が得
られ、この分周回路２４からのｆｒ＝１０ｋＨｚの周波
数の信号が、上述したようにＰＬＬ回路１０の位相比較
１７に供給される。
【００４９】ＰＬＬ回路１０は、上述したように、例え
ば、電圧制御発振回路１１の発振周波数ｆ１を０．８５
ＧＨｚ帯とし、電圧制御発振回路１２の発振周波数ｆ２
を０．７５ＧＨｚ帯とし、ｆｒ＝１０ｋＨｚとして、分
周回路１６における分周数Ｎを１０，０００を中心とし
て変えることにより、ＰＬＬ回路１０の発振周波数であ
る和の周波数ｆａ＝ｆ１＋ｆ２を、１．５ＧＨｚより１
００ＭＨｚ高い１．６ＧＨｚを中心として２５ｋＨｚ間
隔で変えられるようにしたものである。
ば、電圧制御発振回路１１の発振周波数ｆ１を０．８５
ＧＨｚ帯とし、電圧制御発振回路１２の発振周波数ｆ２
を０．７５ＧＨｚ帯とし、ｆｒ＝１０ｋＨｚとして、分
周回路１６における分周数Ｎを１０，０００を中心とし
て変えることにより、ＰＬＬ回路１０の発振周波数であ
る和の周波数ｆａ＝ｆ１＋ｆ２を、１．５ＧＨｚより１
００ＭＨｚ高い１．６ＧＨｚを中心として２５ｋＨｚ間
隔で変えられるようにしたものである。
【００５０】そして、第１混合回路３４において、受信
信号と、この受信信号の周波数ｆ０より１００ＭＨｚ高
いＰＬＬ回路１０の発振出力とが混合されることによっ
て、第１混合回路３４からは、第１中間周波数ｆｉ１で
ある１００ＭＨｚの信号、および２ｆ０＋ｆｉ１の周波
数の信号が得られる。
信号と、この受信信号の周波数ｆ０より１００ＭＨｚ高
いＰＬＬ回路１０の発振出力とが混合されることによっ
て、第１混合回路３４からは、第１中間周波数ｆｉ１で
ある１００ＭＨｚの信号、および２ｆ０＋ｆｉ１の周波
数の信号が得られる。
【００５１】この第１混合回路３４からの信号が、第１
中間周波数ｆｉ１を中心とする帯域を通過させる特性を
有する第１中間周波回路３５に供給されて、第１中間周
波回路３５からｆｉ１＝１００ＭＨｚの信号が取り出さ
れ、その１００ＭＨｚの信号が、第２混合回路３６に供
給される。また、固定発振回路２３からのｆｂ＝１０
０．５ＭＨｚの周波数の発振信号が、第２混合回路３６
に供給される。
中間周波数ｆｉ１を中心とする帯域を通過させる特性を
有する第１中間周波回路３５に供給されて、第１中間周
波回路３５からｆｉ１＝１００ＭＨｚの信号が取り出さ
れ、その１００ＭＨｚの信号が、第２混合回路３６に供
給される。また、固定発振回路２３からのｆｂ＝１０
０．５ＭＨｚの周波数の発振信号が、第２混合回路３６
に供給される。
【００５２】したがって、第２混合回路３６からは、第
２中間周波数ｆｉ２である５００ｋＨｚの信号、および
ｆｂ＋ｆｉ１の周波数の信号が得られる。
２中間周波数ｆｉ２である５００ｋＨｚの信号、および
ｆｂ＋ｆｉ１の周波数の信号が得られる。
【００５３】この第２混合回路３６からの信号が、第２
中間周波数ｆｉ２を中心とする帯域を通過させる特性を
有する第２中間周波回路３７に供給されて、第２中間周
波回路３７からｆｉ２＝５００ｋＨｚの信号が取り出さ
れ、その５００ｋＨｚの信号が、復調回路３８に供給さ
れて復調される。復調後は、図示していないが、デジタ
ルセルラー携帯電話機としてのデジタル処理がなされ
る。
中間周波数ｆｉ２を中心とする帯域を通過させる特性を
有する第２中間周波回路３７に供給されて、第２中間周
波回路３７からｆｉ２＝５００ｋＨｚの信号が取り出さ
れ、その５００ｋＨｚの信号が、復調回路３８に供給さ
れて復調される。復調後は、図示していないが、デジタ
ルセルラー携帯電話機としてのデジタル処理がなされ
る。
【００５４】なお、受信機としての請求項２，３の発明
は、ラジオ受信機やトランシーバなどにも適用すること
ができる。
は、ラジオ受信機やトランシーバなどにも適用すること
ができる。
【００５５】
【発明の効果】上述したように、この発明によれば、Ｐ
ＬＬ回路の発振出力を高い周波数帯において低い周波数
間隔で変えることができるとともに、分周数を小さくす
ることによりＰＬＬ回路の発振周波数が所望周波数にロ
ックするまでの時間を短縮化することができるように、
２個の可変周波数発振回路を用いる場合でも、分周回
路、位相比較回路および低域通過フィルタは、それぞれ
一つでよく、ＰＬＬ回路全体の回路構成を簡単にするこ
とができる。
ＬＬ回路の発振出力を高い周波数帯において低い周波数
間隔で変えることができるとともに、分周数を小さくす
ることによりＰＬＬ回路の発振周波数が所望周波数にロ
ックするまでの時間を短縮化することができるように、
２個の可変周波数発振回路を用いる場合でも、分周回
路、位相比較回路および低域通過フィルタは、それぞれ
一つでよく、ＰＬＬ回路全体の回路構成を簡単にするこ
とができる。
【図１】この発明のＰＬＬ回路の一例を示すブロック図
である。
である。
【図２】図１のＰＬＬ回路の説明に供する特性図であ
る。
る。
【図３】この発明の受信機の一例を示すブロック図であ
る。
る。
【図４】ＰＬＬ回路の基本構成を示すブロック図であ
る。
る。
【図５】ミキシングダウン方式のＰＬＬ回路を示すブロ
ック図である。
ック図である。
１０ ＰＬＬ回路 １１ 電圧制御発振回路（第１の可変周波数発振回路） １２ 電圧制御発振回路（第２の可変周波数発振回路） １３ 混合回路 １４ 帯域通過フィルタ １５ 帯域通過フィルタ １６ 分周回路 １７ 位相比較回路 １８ 低域通過フィルタ
Claims (3)
- 【請求項１】第１の可変周波数発振回路と、 この第１の可変周波数発振回路の発振周波数より低い発
振周波数の第２の可変周波数発振回路と、 上記第１および第２の可変周波数発振回路の発振出力を
混合して、上記第１および第２の可変周波数発振回路の
発振周波数の和および差の周波数の発振信号を得る混合
回路と、 上記差の周波数の発振信号を分周する分周回路と、 この分周回路の出力信号を基準周波数の信号と位相比較
する位相比較回路と、 この位相比較回路の出力信号中の低域成分により上記第
１および第２の可変周波数発振回路の発振周波数を制御
する低域通過フィルタとを備え、 上記和の周波数の発振信号を当該ＰＬＬ回路の発振出力
として取り出すＰＬＬ回路。 - 【請求項２】請求項１のＰＬＬ回路の上記和の周波数の
発振信号により受信信号を周波数変換する受信機。 - 【請求項３】請求項１のＰＬＬ回路の上記和の周波数の
発振信号により受信信号を第１中間周波数に周波数変換
し、所定周波数の信号により上記第１中間周波数の信号
を第２中間周波数に周波数変換する受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234712A JPH0964734A (ja) | 1995-08-21 | 1995-08-21 | Ｐｌｌ回路および受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234712A JPH0964734A (ja) | 1995-08-21 | 1995-08-21 | Ｐｌｌ回路および受信機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964734A true JPH0964734A (ja) | 1997-03-07 |
Family
ID=16975204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7234712A Pending JPH0964734A (ja) | 1995-08-21 | 1995-08-21 | Ｐｌｌ回路および受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964734A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002035712A3 (en) * | 2000-10-23 | 2002-09-06 | Sepura Ltd | Radio transmitters |
| EP1383244A1 (en) * | 2002-07-16 | 2004-01-21 | Hitachi, Ltd. | Multiple PLL oscillator and multiple CW radar using such an oscillator |
-
1995
- 1995-08-21 JP JP7234712A patent/JPH0964734A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002035712A3 (en) * | 2000-10-23 | 2002-09-06 | Sepura Ltd | Radio transmitters |
| EP1383244A1 (en) * | 2002-07-16 | 2004-01-21 | Hitachi, Ltd. | Multiple PLL oscillator and multiple CW radar using such an oscillator |
| US6747488B2 (en) | 2002-07-16 | 2004-06-08 | Hitachi, Ltd. | Multiple PLL oscillator and multiple CW radar used therefore |
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