JPH0964738A - アナログ・ディジタル変換器 - Google Patents

Abstract

(57)【要約】 【課題】アナログ・ディジタル変換器では入力されるア
ナログ信号のレベルが変換器内の閾値電圧近傍であると
きにハンチングを生じるという課題がある。 【解決手段】アナログ電圧信号を変換器本体１でクロッ
ク発生回路２からの変換用クロックＣ_K1が入力される毎
にディジタル信号Ｓ_D に変換し、これを出力記憶レジス
タ３に供給すると共に、このレジスタ３の出力値Ｓ_DOが
入力されるディジタル比較器４に供給し、このディジタ
ル比較器４から出力される両信号Ｓ_D,Ｓ_DOが一致したと
きに論理値“１”となる比較信号Ｃ_S を比較結果記憶レ
ジスタ６に記憶し、この比較結果記憶レジスタ６から比
較回数計数カウンタ５で所定数Ｎを計数する間比較信号
Ｃ_S が“０”を継続しているときにラッチ信号Ｃ_L を出
力記憶レジスタ３に出力する。これにより、ディジタル
比較器４で不一致の状態がＮ回継続したときに出力記憶
レジスタ３に変換器本体１の演算結果が記憶される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するアナログ・ディジタル変換器に
関する。

【０００２】

【従来の技術】従来のアナログ・ディジタル変換器とし
ては、例えば図５に示すように、ｎビットの並列比較型
アナログ・ディジタル変換器ＡＤＣにアナログ入力信号
を入力することにより、変換器ＡＤＣ内でアナログ入力
電圧を複数の閾値電圧と比較することにより、ディジタ
ル値に変換してアナログ入力信号に対応したｎビットの
ディジタル出力信号を出力するようにしている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来のアナログ・ディジタル変換器にあっては、入力され
るアナログ信号に雑音成分が無く、且つ変換器自身の入
力換算雑音も無いものとすると、図６（ａ）に示すよう
に、アナログ入力信号がある閾値電圧を越えると出力デ
ィジタルコードが図６（ｂ）に示すように変化するが、
実際のシステムでは、必ず雑音が存在し、アナログ入力
信号が図７（ａ）に示すように信号成分だけではなく破
線図示の電圧範囲の白色雑音を入力換算雑音としてもっ
ている場合には、出力コードは図７（ｂ）に示すように
アナログ入力信号が閾値電圧近傍でバタつく所謂ハンチ
ング現象を生じるという未解決の課題がある。

【０００４】そこで、本発明は、上記従来例の未解決の
課題に着目してなされたものであり、アナログ信号をデ
ィジタル信号に変換したときのハンチング現象を確実に
抑制することができるアナログ・ディジタル変換器を提
供することを目的としている。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るアナログ・ディジタル変換器は、アナ
ログ信号をディジタル信号に変換するアナログ・ディジ
タル変換器において、所定周波数の変換用クロックを発
生するクロック信号発生手段と、該クロック信号発生手
段の変換用クロックのタイミングでアナログ入力信号を
ディジタル出力信号に変換する変換器本体と、該変換器
本体のディジタル出力信号を出力値として格納する出力
値格納手段と、該出力値格納手段で格納されている出力
値と前記変換器本体のディジタル信号の現在値とを比較
するディジタル比較手段と、該ディジタル比較手段の比
較結果が所定数の前記変換用クロックを計数する間に不
一致を継続しているときに前記出力値格納手段でディジ
タル出力信号を出力値として格納させる格納制御手段と
を備えたことを特徴としている。

【０００６】この発明においては、変換器本体でアナロ
グ信号を変換用クロックのタイミングで順次ディジタル
信号に変換するが、外部への出力としては出力値格納手
段で格納されている出力値が出力される。そして、この
出力値と現在の変換器本体の現在値とをディジタル比較
器で比較し、その比較結果を格納制御手段に供給し、こ
の格納制御手段で、所定数の変換用クロックを計数間に
不一致を継続しているときに出力値格納手段に現在値を
格納させることにより、擬似ヒステリシス手段を構成し
て、出力値のハンチング現象を抑制する。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の一実施形態を示
すブロック図である。図中、１は入力されるアナログ電
圧信号Ｓ_A をｎビットのディジタル信号Ｓ_D に変換する
例えば並列比較形アナログ・ディジタル変換器で構成さ
れる変換器本体であって、アナログ電圧信号Ｓ_A が入力
される入力端子ｔ_A と変換用クロックＣ_K1がラッチ信号
として入力されるラッチ入力端子ｔ_C とを有し、ラッチ
入力端子ｔ_C に変換用クロックＣ_K1が入力される毎にア
ナログ電圧信号Ｓ_A を異なる閾値電圧が入力される（２
ⁿ −１）個の比較器で閾値電圧と比較し、その比較結果
を所定のゲートを介してエンコーダに供給することによ
り得られるディジタル信号をラッチして、ｎビットの出
力端子ｔ_D からディジタル信号Ｓ_D を出力する。

【０００８】ここで、クロック入力端子ｔ_C には、所定
周波数の変換用クロックＣ_K1を発生するクロック発生手
段としてのクロック発生回路２から変換用クロックＣ_K1
が入力される。このクロック発生回路２は、変換用クロ
ックＣ_K1の他、これと同期してこれより変換器本体１の
アナログ電圧Ｓ_A をディジタル信号に変換開始してから
変換を終了するまでの変換時間以上遅れたクロック信号
Ｃ_K2を発生する。

【０００９】変換器本体１の出力端子ｔ_D から出力され
るｎビットのディジタル信号Ｓ_D は出力値格納手段とし
ての出力記憶レジスタ３にラッチ信号入力端子ｔ_L にラ
ッチ信号Ｃ_L が入力されるタイミングで格納され、この
出力記憶レジスタ３に記憶されている変換値がｎビット
の出力ディジタル信号Ｓ_DOとして出力端子ｔ_O から出力
される。

【００１０】一方、変換器本体１のディジタル信号Ｓ_D
と出力記憶レジスタ３に記憶されているディジタル信号
Ｓ_DOが夫々出力値及び現在変換値としてディジタル比較
手段としてのディジタル比較器４に入力され、このディ
ジタル比較器４から両者が一致しているときに論理値
“１”、不一致であるときに論理値“０”となる１ビッ
トの比較信号Ｃ_S を出力する。

【００１１】ここで、ディジタル比較器４の一例は、図
２に示すように、入力される両ディジタル信号Ｓ_D 及び
Ｓ_DOのｎビットに対応するｎ個の排他的論理和回路ＸＯ
Ｒ₁〜ＸＯＲ_n と、これら排他的論理和回路ＸＯＲ₁ 〜
ＸＯＲ_n の出力が入力される１つの論理和回路ＮＯＲと
で構成され、各排他的論理和回路ＸＯＲ₁ 〜ＸＯＲ_nの
一方の入力側に変換器本体１から出力されるディジタル
信号Ｓ_D の各ビットが、他方の入力側に出力記憶レジス
タ３から出力されるディジタル信号Ｓ_DOの各ビットが夫
々入力される。

【００１２】また、クロック発生回路２で発生される変
換用クロックＣ_K2は例えばリングカウンタで構成される
比較回数計数カウンタ５に供給され、この比較回数計数
カウンタ５で予め設定されたＮ個の変換用クロックＣ_K2
を計数する毎に例えば論理値“１”となるパルス状のカ
ウンタ出力Ｃ_O が出力される。そして、ディジタル比較
器４から出力される比較信号Ｃ_S は、比較結果記憶レジ
スタ６に入力される。この比較結果記憶レジスタ６は、
例えば図３に示すように、ディジタル比較器４の比較信
号Ｃ_s 及びクロック発生回路２からの変換用クロックＣ
_k2が入力されるアンドゲート４ａと、このアンドゲート
４ａの出力がセット端子Ｓに入力され、リセット端子Ｒ
に比較回数計数カウンタ５のカウンタ出力Ｃ_O が遅延回
路４ｂを介して入力されるＲＳ型フリップフロップ４ｃ
と、このフリップフロップ４ｃの反転出力端子から出力
される出力信号Ｃ_F と比較回数計数カウンタ５のカウン
タ出力Ｃ_O とが入力されるアンドゲート４ｄとで構成さ
れ、アンドゲート４ｄの出力がラッチ信号Ｃ_L として出
力記憶レジスタ３のラッチ信号入力端子ｔ_L に出力され
る。

【００１３】したがって、フリップフロップ４ｃは、比
較回数計数カウンタ５のカウンタ出力Ｃ_O が遅延回路４
ｂを介してリセット端子Ｒに入力されたときにリセット
されて、その反転出力端子から出力される出力信号Ｃ_F
が論理値“１”となり、この状態で、変換用クロックＣ
_K2が高レベルにある状態でディジタル比較器４の比較信
号Ｃ_S が論理値“１”即ち変換器本体１及び出力記憶レ
ジスタ３のディジタル信号Ｓ_D 及びＳ_DOが一致したとき
にセットされて、その出力信号Ｃ_F が論理値“０”とな
り、カウンタ出力Ｃ_O でリセットされるまでの間に比較
信号Ｃ_S が論理値“０”を維持しているとき即ちディジ
タル信号Ｓ_D 及びＳ_DOが不一致状態を維持しているとき
にはセットされることなくリセット状態を維持し、その
出力信号Ｃ_F が論理値“１”を維持することになり、こ
れが比較回数計数カウンタ５のカウント出力Ｃ_O が論理
値“１”となった時点でラッチ信号Ｃ_L として出力され
る。

【００１４】ここで、比較回数計数カウンタ５及び比較
結果格納レジスタ６で格納制御手段を構成している。次
に、上記実施形態の動作を説明する。初期状態では、出
力記憶レジスタ３、比較回数計数カウンタ５及び比較結
果記憶レジスタ６は夫々にクリアされている。この状態
で、変換器本体１に例えば時間の経過と共に変動する
“０”以外の値を有するアナログ電圧信号Ｓ_A を入力す
ると共に、クロック発生回路２で変換用クロックＣ_K1及
びＣ_K2を発生させると、変換用クロックＣ_K1が発生する
毎に変換器本体１からｎビットのアナログ電圧信号Ｓ_A
に対応するディジタル信号Ｓ_D が出力される。

【００１５】このとき、出力記憶レジスタ３から出力さ
れるｎビットのディジタル信号Ｓ_DOは“０”を維持して
いるので、ディジタル比較器４からディジタル信号Ｓ_D
及びＳ_DOの不一致を表す論理値“０”の比較信号Ｃ_S が
出力される。そして、クロック発生回路２から変換用ク
ロックＣ_K1より僅かに遅れた時点で変換用クロックＣ_K2
が発生されると、比較回数計数カウンタ５が“１”だけ
インクリメントされるが、所定数Ｎに達していないの
で、カウンタ出力Ｃ_O は論理値“０”を維持しており、
比較結果記憶レジスタ６では、アンドゲート４ａの出力
が論理値“０”を維持し、フリップフロップ４ｃがリセ
ット状態を維持するので、その反転出力端子の出力信号
Ｃ_F は論理値“１”を維持しているが、カウンタ出力Ｃ
_O が論理値“０”であるので、ラッチ信号Ｃ_L は論理値
“０”を維持しており、出力記憶レジスタ３はクリア状
態を維持する。

【００１６】その後、クロック発生回路２から順次変換
用クロックＣ_K1が発生される毎に変換器本体１でアナロ
グ・ディジタル変換が行われて、出力端子ｔ_D からｎビ
ットのディジタル信号Ｓ_D が出力され、これがディジタ
ル比較器４で出力レジスタ３に格納されている前回の出
力値であるディジタル信号Ｓ_DOと比較する。このとき、
初期状態であって、出力記憶レジスタ３に格納されてい
る前回の出力値であるディジタル信号Ｓ_DOが“０”を表
しており、一方変換器本体１の演算結果であるディジタ
ル信号Ｓ_D はアナログ電圧信号Ｓ_A に対応した値となっ
ているので、比較信号Ｃ_S は論理値“０”の状態を維持
し、比較結果記憶レジスタ６のフリップフロップ４ｃは
リセット状態を維持し、ラッチ信号Ｃ_L も論理値“０”
の状態を維持する。

【００１７】その後、比較回数計数カウンタ５のカウン
ト値が所定値Ｎに達すると、この比較回数計数カウンタ
５から論理値“１”のカウント出力Ｃ_O が出力されるの
で、比較結果記憶レジスタ６のアンドゲート４ｄから論
理値“１”のラッチ信号Ｃ_Lが出力され、この出力記憶
レジスタ３で変換器本体１から出力されるている現在値
を表すディジタル信号Ｓ_D を出力値として記憶し、これ
が出力端子ｔ_O から出力される。

【００１８】一方、比較結果記憶レジスタ６では、比較
回数計数カウンタ５からカウンタ出力Ｃ_O が出力された
時点から僅かに遅れた時点で遅延回路４ｂから遅延信号
がフリップフロップ４ｃのリセット端子Ｒに出力される
ので、このフリップフロップ４ｃがリセットされる。こ
のように、比較回数計数カウンタ５からカウント出力Ｃ
_O が出力された時点まで変換器本体１及び出力記憶レジ
スタ３のディジタル信号Ｓ_D 及びＳ_DOが不一致を継続し
てディジタル比較器４の比較信号Ｃ_S が論理値“０”を
継続するときには比較結果記憶レジスタ６から論理値
“１”のラッチ信号Ｃ_L を出力記憶レジスタ３に供給し
て出力値を更新するが、変換器本体１に入力されるアナ
ログ電圧信号Ｓ_A に白色雑音を入力換算雑音としてもっ
ている場合に、このアナログ電圧信号Ｓ_A のレベルが変
換器本体の何れかの比較器に入力される閾値電圧近傍の
値となっているときには、前述した従来技術の項で説明
したように、変換器本体１から出力されるディジタル信
号Ｓ_D の出力コードにハンチングを生じることになる。

【００１９】この状態となると、ディジタル比較器４に
入力される変換器本体１のディジタル信号Ｓ_D と出力記
憶レジスタ３のディジタル信号Ｓ_DOとが一致する状態が
発生して比較信号Ｃ_S が論理値“１”となる。このた
め、比較結果記憶レジスタ６のフリップフロップ４ｃが
セット状態となって、その反転出力端子の出力信号Ｃ_F
は論理値“０”を維持することになり、この状態で比較
回数計数カウンタ５からカウンタ出力Ｃ_O が出力された
としても、アンドゲート４ｄから出力されるラッチ信号
Ｃ_L は論理値“０”となる。

【００２０】したがって、出力記憶レジスタ３では、変
換器本体１のディジタル信号Ｓ_D を新たに記憶すること
なく、現在格納しているディジタル信号Ｓ_DOをそのまま
保持し、これが出力端子ｔ_O から出力される。この結
果、出力端子ｔ_O から出力されるディジタル信号Ｓ_DOは
ハンチングを確実に抑制した値となる。このように、上
記実施形態によると、変換器本体１から出力されるアナ
ログ電圧信号Ｓ_A をディジタル値に変換したディジタル
信号Ｓ_D と出力記憶レジスタ３で記憶している現在の出
力値であるディジタル信号Ｓ_DOとを所定値Ｎ回比較し、
そのＮ回全てが不一致であるとき即ち両者の不一致状態
をＮ回継続しているときに、変換器本体１の演算結果を
出力記憶レジスタ３に記憶するようにして擬似ヒステリ
シス手段を構成しているので、変換器本体１の演算結果
にハンチングを生じたとしても、出力記憶レジスタ３か
ら出力されるディジタル信号Ｓ_DOの値はハンチングを確
実に除去した値となる。

【００２１】なお、上記実施形態においては、クロック
発生回路２から２種類の同期した変換用クロックＣ_K1及
びＣ_K2を発生させる場合について説明したが、これに限
定されるものではなく、１つの変換用クロックＣ_K1のみ
を発生させ、これを直接変換器本体１に供給すると共
に、比較回数計数カウンタ５及び比較結果記憶レジスタ
６には変換器本体１の変換時間分遅延させる遅延回路を
介して供給するようにしてもよい。

【００２２】また、上記実施形態においては、ディジタ
ル比較器４をｎビットに対応するｎ個の排他的論理和回
路ＥＸＯ₁ 〜ＥＸＯ_n と１つの論理和回路ＯＲで構成す
る場合について説明したが、これに限定されるものでは
なく、入力アナログ信号の最高周波数及び信号振幅等と
変換器本体１の変換周期によってはｎ個より少ない個数
の排他的論理和回路で構成することができる。

【００２３】すなわち、変換器本体１でのＮ回の変換時
間内では２^m （ｍ＜ｎ）ステップ以上出力コードが変化
しない場合には、ディジタル比較器４はｍ個の排他的論
理和回路と１つの論理和回路とで構成することができ
る。その理由は、ｍ個の排他的論理和回路の入力を出力
コードの下位ｍビットとすれば２^m 以内の変化ではコー
ドが変化し且つ比較器出力が一致を出力することはない
からである。

【００２４】さらに、上記実施形態において比較結果記
憶レジスタをフリップフロップ４ｃを含んで構成した場
合について説明したが、これに限定されるものではな
く、ディジタル比較器４の比較信号Ｃ_S を変換用クロッ
クＣ_K2が入力される毎に格納し、比較回数計数カウンタ
５のカウンタ出力Ｃ_O が入力されたときに、格納されて
いるＮ個の比較信号Ｃ_S のナンド（ＮＡＮＤ）出力をラ
ッチ信号Ｃ_L として出力するようにしてもよい。

【００２５】なおさらに、上記実施形態においては、デ
ィジタル比較手段、出力値格納手段及び格納制御手段を
ハードウェアで構成する場合について説明したが、これ
に限定されるものではなく、演算処理装置及び記憶装置
を適用して、図４に示すように、演算処理するようにし
てもよい。すなわち、図４の処理はクロック発生回路２
の変換用クロックＣ_K2が入力される毎にメインプログラ
ムに対する割込処理として実行され、先ず、ステップＳ
１で変換器本体１の演算結果であるディジタル信号Ｓ_D
を読込み、次いでステップＳ２に移行して読込んだディ
ジタル信号Ｓ_D と記憶装置の出力値記憶領域に格納され
ている現在の出力値Ｓ_DOとを比較して、両者が不一致で
あるか否かを判定し、両者が不一致であるときにはステ
ップＳ３に移行して判定用フラグＦを“１”にセットし
てからステップＳ５に移行し、両者が一致するときには
ステップＳ４に移行して判定用フラグＦを“０”にリセ
ットしてからステップＳ５に移行する。

【００２６】ステップＳ５では、比較回数を表す計数値
Ｎを“１”だけインクリメントしてからステップＳ６に
移行して、比較回数Ｎが所定値Ｎ_S に達したか否かを判
定し、Ｎ＜Ｎ_S であるときにはそのまま割込処理を終了
し、Ｎ＝Ｎ_S であるときにはステップＳ７に移行して判
定用フラグＦが“１”にセットされているか否かを判定
し、Ｆ＝１であるときには、ステップＳ８に移行してデ
ィジタル信号Ｓ_D を出力ディジタル信号Ｓ_DOとして出力
し、次いでステップＳ９に移行して、ディジタル信号Ｓ
_D を出力値記憶領域に更新記憶してからステップＳ１０
に移行し、比較回数Ｎを“０”にクリアすると共に、判
定用フラグＦを“０”にリセットしてから割込処理を終
了する。

【００２７】また、ステップＳ７の判定結果が、判定用
フラグＦが“０”にリセットされているときには、直接
ステップＳ１０に移行する。この図４の処理において、
ステップＳ２〜Ｓ４の処理がディジタル比較手段に対応
し、ステップＳ８，Ｓ９の処理が出力値格納手段に対応
し、ステップＳ５〜Ｓ７の処理が格納制御手段に対応し
ている。

【００２８】

【発明の効果】以上説明したように、本発明に係るアナ
ログ・ディジタル変換器によれば、アナログ信号をディ
ジタル信号に変換する変換器本体の変換結果と、出力値
格納手段で格納している現在出力値とをディジタル比較
手段で比較し、この比較結果が所定回数の間不一致を継
続したときに、出力値格納手段で変換器本体の変換結果
を格納するように構成したので、アナログ信号入力が変
換器本体の閾値電圧近傍であるときに、所定回数内で変
換器本体自体の変換結果にハンチングを生じる場合に
は、出力値格納手段で前回値を保持するため、この出力
値格納手段からはハンチングを抑制したディジタル信号
を出力することができるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すブロック図である。

【図２】図１のディジタル比較器の具体的構成を示すブ
ロック図である。

【図３】図１の比較結果記憶レジスタの具体的構成を示
すブロック図である。

【図４】本発明の他の実施形態を示すフローチャートで
ある。

【図５】従来例を示すブロック図である。

【図６】従来例における理想的なアナログ・ディジタル
変換状態を示す説明図である。

【図７】従来例における入力換算雑音を含む場合のアナ
ログ・ディジタル変換状態を示す説明図である。

【符号の説明】

１ 変換器本体 ２ クロック発生回路 ３ 出力記憶レジスタ ４ ディジタル比較器 ５ 比較回数計数カウンタ ６ 比較結果記憶レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アナログ信号をディジタル信号に変換す
   るアナログ・ディジタル変換器において、所定周波数の
   変換用クロックを発生するクロック信号発生手段と、該
   クロック信号発生手段の変換用クロックのタイミングで
   アナログ入力信号をディジタル出力信号に変換する変換
   器本体と、該変換器本体のディジタル出力信号を出力値
   として格納する出力値格納手段と、該出力値格納手段で
   格納されている出力値と前記変換器本体のディジタル信
   号の現在値とを比較するディジタル比較手段と、該ディ
   ジタル比較手段の比較結果が所定数の前記変換用クロッ
   クを計数する間に不一致を継続しているときに前記出力
   値格納手段でディジタル出力信号を出力値として格納さ
   せる格納制御手段とを備えたことを特徴とするアナログ
   ・ディジタル変換器。