JPH0964746A - デジタル・アナログ変換回路 - Google Patents

デジタル・アナログ変換回路

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JPH0964746A
JPH0964746A JP7219015A JP21901595A JPH0964746A JP H0964746 A JPH0964746 A JP H0964746A JP 7219015 A JP7219015 A JP 7219015A JP 21901595 A JP21901595 A JP 21901595A JP H0964746 A JPH0964746 A JP H0964746A
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Abstract

(57)【要約】 【課題】変換ビット数が多い場合でも所望のアナログ電
圧を高精度で出力でき、小さなパターン面積で実現し得
るＤＡ変換回路を提供する。 【解決手段】デジタル入力コードの上位ビット信号をＤ
Ａ変換した電圧Ｖａを第２の出力ノード１２に出力し、
これよりも所定値だけ高い電圧Ｖｂを第１の出力ノード
１１に出力するＤＡ変換回路部１０と、この２つの出力
ノードの電圧とともにデジタル入力コードの下位ビット
信号をデコードした結果に応じて複数個の出力ノードの
うちの一部に第１の出力ノードの電圧を選択して出力
し、残りの出力ノードに第２の出力ノードの電圧を選択
して出力する接続切換制御回路２０と、この複数個の出
力ノードの電圧が複数個の正入力端子（＋）に対応して
入力し、複数個の負入力端子（−）と１つの出力端子３
１とが共通に接続されている多入力演算増幅回路３０と
を具備することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
形成されるデジタル・アナログ（ＤＡ）変換回路に係
り、特にストリング抵抗方式ＤＡ変換回路部とラダー抵
抗方式ＤＡ変換回路部とを用いた複合型のＤＡ変換回路
に関するもので、例えばＣＭＯＳ構造の１チップ・マイ
クロコンピュータ／コントローラ（以下、マイコンと記
す）に用いられる。
【０００２】
【従来の技術】一般に、マイコン内部で種々のデジタル
信号の処理を行った後にアナログ量に変換するためにＤ
Ａ変換回路が使用される。マイコンに内蔵されるＤＡ変
換回路には、主に、Ｒ−２Ｒラダー抵抗方式とストリン
グ抵抗方式とがある。
【０００３】マイコンに内蔵されるＤＡ変換回路に要求
されるのは、高い変換精度、小さなパターン面積（低コ
スト）、ノイズ強度などであり、最近は変換ビット数が
多い多ビット構成のＤＡ変換に対する要求が強い。
【０００４】変換ビット数が少ないＤＡ変換回路として
は、どの方式も有効であるが、変換ビット数が多いＤＡ
変換回路を構成する場合には、高精度の実現の困難性と
パターン面積の増大が問題になる。例えば８ビット以上
のＤＡ変換回路を構成する際、ラダー抵抗方式は、スト
リング抵抗方式と比較して、単調増加性は劣るがパター
ン面積（チップ上の占有面積）は小さいという利点があ
り、性能とパターン面積とはトレードオフの関係があ
る。
【０００５】なお、ＤＡ変換回路の性能としては、主
に、分解能、絶対精度、単調増加性の３要素が重要であ
り、これらについて簡単に説明する。ＤＡ変換回路の分
解能とは、デジタル入力のバイナリコードのビット数が
ｎである場合に、デジタル入力の全領域（２0 〜２n）
でアナログ出力を供給することができる能力を示す。
【０００６】ＤＡ変換回路の絶対精度とは、変換出力の
実際の値と理想値からの誤差であり、主に使用環境や製
造時の抵抗値の変動により生じる。この絶対精度は、デ
ジタル入力の値がｉの場合のアナログ出力電圧をＶ
（ｉ）、アナログ出力電圧の下限値をＶREFL、アナログ
出力電圧の上限値をＶREFH、デジタルコード入力のビッ
ト数をｎで表わすと、ＶREFL＝０である時には次式
（１）、ＶREFL＝０でない時には次式（２）で表され
る。
【０００７】 Ｖ（ｉ）−｛ＶREFH／２n｝×ｉ ……（１） Ｖ（ｉ）−［ＶREFL＋｛（ＶREFH−ＶREFL）／２n｝×ｉ］ ……（２） ＤＡ変換回路の単調増加性とは、デジタル入力の全領域
で、デジタル入力の値がｉの場合のアナログ出力電圧Ｖ
（ｉ）とデジタル入力の値が（ｉ＋１）の場合のアナロ
グ出力電圧Ｖ（ｉ＋１）との関係が次式（３）を満たす
ことができる能力を示す。
【０００８】 Ｖ（ｉ）≦Ｖ（ｉ＋１） ……（３） 上述した分解能、絶対精度、単調増加性の３要素のうち
どれが最も重要であるかは、ＤＡ変換回路の用途に依存
する。例えばカラー液晶表示装置の表示制御に使用され
るＲＧＢ成分のそれぞれ多ビットの各デジタル信号をそ
れぞれアナログ量に変換してカラー液晶表示駆動回路に
出力して多彩な色を表示する場合には、単調増加性が最
も重要である。即ち、ＲＧＢ成分の各デジタル信号の値
を徐々に大きくしていく場合、ＤＡ変換回路の単調増加
性が良好であれば表示画面上の色は徐々に明るくなる
が、ＤＡ変換回路の単調増加性が損なわれていれば表示
画面上の色は一時的に暗くなるという不具合が生じる。
【０００９】次に、前記ラダー抵抗方式とストリング抵
抗方式とについて簡単に説明する。図１１は、例えば６
ビット用のラダー抵抗方式ＤＡ変換回路の一例を示す。
ここで、８０はＣＭＯＳインバータ回路、８１は抵抗値
Ｒを持つ抵抗素子、８２は抵抗値２Ｒを持つ抵抗素子、
Ｂ０〜Ｂ５はデジタル入力である。
【００１０】次に、上記ラダー抵抗型ＤＡ変換回路のパ
ターン面積について簡単に説明する。デジタル入力のバ
イナリコードのビット数がｎ、オフセット入力のビット
数が１である場合に、ＣＭＯＳインバータ回路８０の必
要数は２（ｎ＋１）個であり、抵抗値Ｒを持つ抵抗素子
８１に換算した場合の抵抗素子の必要数はｎ−１＋２
（ｎ＋１）＝（３ｎ＋１）個である。
【００１１】また、デジタルコード入力が１ビット増加
する毎に、常に、ＣＭＯＳインバータ回路８０の必要数
が２個増加し、抵抗素子８１に換算した場合の必要数が
３個増加する。
【００１２】このことから、ラダー抵抗方式ＤＡ変換回
路は、パターン面積が小さく、変換ビット数の増加に対
するパターン面積の増加は少ないことが分るまた、ラダ
ー抵抗方式ＤＡ変換回路の特性として、単調増加性を保
つためには、抵抗素子８１と抵抗素子８２との抵抗値の
比率を厳密に１：２に保つ必要がある。しかし、実際に
は、抵抗素子８２には、抵抗値２ＲのほかにＣＭＯＳイ
ンバータ回路８０中のＭＯＳトランジスタのオン抵抗値
が加算され、抵抗値２Ｒに誤差が含まれ、また抵抗自身
のバラツキにより変換誤差が生じる。しかも、上記トラ
ンジスタのオン抵抗値の影響は変換ビット数が多くなる
ほど大きくなる。
【００１３】図１２は、ラダー抵抗方式ＤＡ変換回路の
単調増加性を保証可能な範囲内における抵抗素子８２の
抵抗値２Ｒの誤差とデジタルコード入力のビット数ｎと
の関係を示す。このグラフから、デジタルコード入力の
ビット数ｎが例えば１０程度になるとすれば、抵抗値Ｒ
と２Ｒそれぞれの相対誤差が０．２％以内の範囲でない
と単調増加性を保証できないことが分る。
【００１４】この場合、抵抗値２Ｒの誤差に関連するＭ
ＯＳトランジスタのオン抵抗値は、マイコンの使用条件
（周囲温度や電源電圧など）により変動するので、ラダ
ー抵抗方式ＤＡ変換回路を多ビット構成で実現するのは
不適である。もし、ラダー抵抗方式ＤＡ変換回路を多ビ
ット構成で実現するには、前記ＭＯＳトランジスタのオ
ン抵抗値の変動と、抵抗自身のバラツキの相対誤差をあ
る許容範囲以内に抑える必要があり、それを実現するた
めには、前記ＭＯＳトランジスタを並列接続構成にして
そのオン抵抗値を下げる必要があるが、これに伴ってパ
ターン面積が増加してしまう。また、抵抗自身のバラツ
キにより、多ビット構成の場合、単調増加性が悪くな
る。
【００１５】つまり、ラダー抵抗型ＤＡ変換回路はデジ
タルコード入力のビット数ｎが少ない場合にはパターン
面積が小さいが、ビット数ｎが多い場合には単調増加性
あるいはパターン面積の観点から使用することが困難で
ある。
【００１６】一方、図１３は、例えば１０ビット用のス
トリング抵抗方式ＤＡ変換回路の一例を示す。ここで、
１００はそれぞれ１０ビット入力用のナンド回路からな
るデコーダ回路、１０１はそれぞれＣＭＯＳインバータ
回路、１０２はそれぞれＣＭＯＳトランスファゲート回
路、Ｒstr はそれぞれ抵抗値Ｒを持つ抵抗素子である。
上記抵抗素子Ｒstr は、アナログ出力電圧の上限値ＶRE
FHが印加される第１の電圧ノードとアナログ出力電圧の
下限値ＶREFLが印加される第２の電圧ノードとの間に直
列に接続されて抵抗ストリングを構成している。
【００１７】上記ストリング抵抗方式ＤＡ変換回路は、
抵抗ストリングにより複数に分割された電圧を選択的に
取り出すので、精度は高く、単調増加性が優れている。
次に、上記ストリング抵抗方式ＤＡ変換回路のパターン
面積について簡単に説明する。ＣＭＯＳトランスファゲ
ート回路１０２のＭＯＳトランジスタをＣＭＯＳインバ
ータ回路１０１の１個分、１０ビット入力用のナンド回
路１００をＣＭＯＳインバータ回路１０１の１０個分と
して換算すると、デジタル入力のバイナリコードのビッ
ト数がｎである場合に、ＣＭＯＳインバータ回路１０１
に換算した場合の必要数は（ｎ＋２）×２n個であり、
抵抗素子Ｒstr の必要数は２n個であることが分る。
【００１８】従って、１０ビット用のストリング抵抗方
式ＤＡ変換回路の場合には、ＣＭＯＳインバータ回路１
０１に換算した場合の必要数＝１２２８８、抵抗素子Ｒ
strの必要数＝１０２４である。
【００１９】また、１１ビット用のストリング抵抗方式
ＤＡ変換回路の場合には、ＣＭＯＳインバータ回路１０
１に換算した場合の必要数＝２４５７６、抵抗素子Ｒst
r の必要数＝２０４８であり、デジタルコード入力が１
ビット増加する毎に、ＣＭＯＳインバータ回路、抵抗素
子の必要数がそれぞれ２倍に増加する。
【００２０】上記したようにストリング抵抗方式ＤＡ変
換回路は、デジタルコード入力のビット数ｎが多い場合
には使用素子数が大幅に増加し、これに伴って配線も大
幅に増加し、パターン面積が著しく増大する。しかも、
上記配線に存在する抵抗成分の変動に伴い、誤差が増加
する。つまり、ストリング抵抗方式ＤＡ変換回路は、デ
ジタルコード入力のビット数ｎが少ない場合には精度が
高いが、デジタルコード入力のビット数ｎが多い場合に
はパターン面積および精度の観点から使用することが困
難である。
【００２１】
【発明が解決しようとする課題】上記したように従来の
ストリング抵抗方式あるいはラダー抵抗方式のＤＡ変換
回路は、変換ビット数が少ない場合には精度・パターン
面積の問題は少ないが、変換ビット数が多い場合にはパ
ターン面積および精度の観点から使用することが困難で
あるという問題があった。
【００２２】本発明は上記の問題点を解決すべくなされ
たもので、変換ビット数が多い場合でも所望のアナログ
電圧を高精度で出力でき、小さなパターン面積で実現し
得るＤＡ変換回路を提供することを目的とする。
【００２３】
【発明が解決しようとする課題】上記したように従来の
ストリング抵抗方式あるいはラダー抵抗方式のＤＡ変換
回路は、変換ビット数が少ない場合には精度・パターン
面積の問題は少ないが、変換ビット数が多い場合にはパ
ターン面積および精度の観点から使用することが困難で
あるという問題があった。
【００２４】本発明は上記の問題点を解決すべくなされ
たもので、変換ビット数が多い場合でも所望のアナログ
電圧を高精度で出力でき、小さなパターン面積で実現し
得るＤＡ変換回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】本発明のＤＡ変換回路
は、ｎビットのデジタル入力コードのうちの上位の一部
のビット信号が入力し、これをＤＡ変換した電圧を第１
の出力ノードに出力し、上記ＤＡ変換電圧よりも所定値
だけ高い電圧を第２の出力ノードに出力するＤＡ変換回
路部と、上記ＤＡ変換回路部の第１の出力ノードの電圧
および第２の出力ノードの電圧が入力するとともに前記
ｎビットのデジタル入力コードのうちの下位ビットを含
む一部のビット信号が入力し、これをデコードした結果
に応じて複数個の出力ノードのうちの一部に前記ＤＡ変
換回路部の第１の出力ノードの電圧を選択して出力し、
上記複数個の出力ノードのうちの残りに前記ＤＡ変換回
路部の第２の出力ノードの電圧を選択して出力する接続
切換制御回路と、上記接続切換制御回路の複数個の出力
ノードにそれぞれ対応する複数個の正入力端子と負入力
端子を有するとともに１つの出力端子を有し、上記複数
個の正入力端子には対応して前記接続切換制御回路の複
数個の出力ノードの電圧が入力し、複数個の負入力端子
は前記１つの出力端子に共通に接続されている多入力演
算増幅回路とを具備することを特徴とする。
【００２６】また、本発明のＤＡ変換回路は、ｎビット
のデジタル入力コードのうちの上位ｉ（ｉ＜ｎ）ビット
が入力し、これをＤＡ変換し、上記ｉビットの内容に応
じて決まるＤＡ変換電圧を第１の出力ノードに出力し、
上記ＤＡ変換電圧よりも上記ｉビット入力のうちの最下
位ビットの重みに対応する大きさだけ高い電圧を第２の
出力ノードに出力するＤＡ変換回路部と、上記ＤＡ変換
回路部の第１の出力ノードの電圧および第２の出力ノー
ドの電圧が入力するとともに前記ｎビットのデジタル入
力コードのうちの残りの下位ｊ（ｊ＜ｎ、ｊ＝ｎ−ｉ）
ビットが入力し、上記ｊビットのコードをデコードし、
２j個の出力ノードのうちのデコード内容に応じた一部
に前記ＤＡ変換回路部の第１の出力ノードの電圧を選択
して出力し、上記２j個の出力ノードのうちの残りに前
記ＤＡ変換回路部の第２の出力ノードの電圧を選択して
出力する接続切換制御回路と、上記接続切換制御回路の
出力ノードに対応する２j個の正入力端子と２j個の負入
力端子を有するとともに１つの出力端子を有し、上記２
j個の正入力端子には対応して前記接続切換制御回路の
２j個の出力ノードの電圧が入力し、２j個の負入力端子
は前記１つの出力端子に共通に接続されている多入力演
算増幅回路とを具備することを特徴とする。
【００２７】また、本発明のＤＡ変換回路は、ｎビット
のデジタル入力コードのうちの上位ｉ（ｉ＜ｎ）ビット
が入力し、これをＤＡ変換し、上記ｉビットの内容に応
じて決まるＤＡ変換電圧を第１の出力ノードに出力し、
上記ＤＡ変換電圧よりも上記ｉビット入力のうちの最下
位ビットより１つ上位のビットの重みに対応する大きさ
だけ高い電圧を第２の出力ノードに出力するＤＡ変換回
路部と、上記ＤＡ変換回路部の第１の出力ノードの電圧
および第２の出力ノードの電圧が入力するとともに前記
ｎビットのデジタル入力コードのうちの残りの下位ｊ
（ｊ＜ｎ、ｊ＝ｎ−ｉ）ビットと前記ｉビット入力のう
ちの最下位ビットとが入力し、上記（ｊ＋１）ビットの
コードをデコードし、２(j+1)個の出力ノードのうちの
デコード内容に応じた一部に前記ＤＡ変換回路部の第１
の出力ノードの電圧を選択して出力し、上記２(j+1)個
の出力ノードのうちの残りに前記ＤＡ変換回路部の第２
の出力ノードの電圧を選択して出力する接続切換制御回
路と、上記接続切換制御回路の出力ノードに対応する２
(j+1)個の正入力端子と２(j+1)個の負入力端子を有する
とともに１つの出力端子を有し、上記２(j+1)個の正入
力端子には対応して前記接続切換制御回路の２(j+1)個
の出力ノードの電圧が入力し、２(j+1)個の負入力端子
は前記１つの出力端子に共通に接続されている多入力演
算増幅回路とを具備することを特徴とする。
【００２８】本発明のＤＡ変換回路において、ＤＡ変換
回路部は、ｎビットのデジタル入力コードのうちの上位
の一部のビット（ｉビット）の信号をＤＡ変換した電圧
を第１の出力ノードに出力し、これよりも所定値だけ高
い電圧を第２の出力ノードに出力する。ここで、第１の
出力ノードと第２の出力ノードとの間の電圧差として、
ｉビット入力のうちの例えば最下位ビットの重みに対応
する大きさとする。
【００２９】接続切換制御回路は、前記ｎビットのデジ
タル入力コードのうちの下位ビットを含む一部のビット
信号（ｊビット、ｊ＝ｎ−ｉ）のデコード内容に応じて
２j個の出力ノードにＤＡ変換回路部の２種の出力電圧
を出力する。
【００３０】多入力演算増幅回路は、接続切換制御回路
の２j個の出力ノードの電圧が２j個の正入力端子に対応
して入力し、２j個の負入力端子は１つの出力端子に共
通に接続されている。
【００３１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明のＤＡ変換
回路の基本構成の一例を示すブロック図である。図１に
示すＤＡ変換回路は、ｎビット（本例ではｎ＝５）のデ
ジタル入力コードをＤＡ変換して出力電圧Ｖout を生成
するものであり、上位ｉビット用のＤＡ変換回路部１０
と、接続切換制御回路２０と、多入力演算増幅回路３０
とを具備する。
【００３２】上記ＤＡ変換回路部１０は、前記デジタル
入力コードのうちの上位ｉ（１≦ｉ＜ｎ、本例ではｉ＝
３）ビットが入力し、これをＤＡ変換し、ＤＡ変換電圧
を第１の出力ノード１１および第２の出力ノード１２に
出力する。この場合、上記ｉビットの内容に応じて決ま
るＤＡ変換電圧Ｖａを第２の出力ノード１２に出力し、
上記ＤＡ変換電圧よりも上記ｉビット入力のうちの最下
位ビットの重みに対応する大きさだけ高い電圧Ｖｂを第
１の出力ノード１１に出力する。
【００３３】前記接続切換制御回路２０は、上記ＤＡ変
換回路部１０の第１の出力ノード１１の電圧Ｖｂおよび
第２の出力ノード１２の電圧Ｖａが入力するとともに前
記デジタル入力コードのうちの残りの下位ｊ（１≦ｊ＜
ｎ、ｊ＝ｎ−ｉ、本例ではｊ＝２）ビットが入力し、ｊ
ビットのコードをデコードする。そして、２j個の出力
ノードのうちのデコード内容に応じた一部にＤＡ変換回
路部１０の第１の出力ノード１１の電圧Ｖｂを選択して
出力し、上記２j個の出力ノードのうちの残りにＤＡ変
換回路部１０の第２の出力ノード１２の電圧Ｖａを選択
して出力する。
【００３４】なお、上記接続切換制御回路２０の一例
は、前記ｊビットのコードをデコードするデコーダ回路
と、上記デコーダ回路のデコード出力により制御され、
ＤＡ変換回路部の第１の出力ノード１１の電圧Ｖｂある
いは第２の出力ノード１２の電圧Ｖａを選択して２j個
の出力ノードに出力する複数個のアナログスイッチ回路
とからなる。
【００３５】前記多入力演算増幅回路３０は、上記接続
切換制御回路２０の２j個の出力ノードに対応する２j個
の正入力端子（＋）と２j個の負入力端子（−）を有す
るとともに１つの出力端子３１を有する。そして、上記
２j個の正入力端子（＋）には対応して前記接続切換制
御回路２０の２j個の出力ノードの電圧が入力し、２j個
の負入力端子（−）は前記１つの出力端子３１に共通に
接続（ボルテージフォロア接続）されている。
【００３６】上記構成のＤＡ変換回路において、ＤＡ変
換回路部３０の第２の出力ノード１２のＤＡ変換出力Ｖ
ａは前記ｉビットの内容に応じて電圧レベルが決まり、
第１の出力ノード１１の電圧Ｖｂは常に第２の出力ノー
ド１２のＤＡ変換出力Ｖａより高くなり、その電位差は
上記ｉビット入力のうちの最下位ビットの重みに対応す
る大きさになる。つまり、ＤＡ変換回路部１０の電源電
圧Ｖccが上記ｉビット入力にしたがって２i等分された
うちの１つ分の大きさの電位差が生じる。
【００３７】そして、多入力演算増幅回路３０は、ＤＡ
変換回路部１０の第１の出力ノード１１の電圧Ｖｂと第
２の出力ノード１２の電圧Ｖａとの間を２j分割した電
圧の中から、２j個の正入力端子（＋）の入力電圧に応
じた電圧を出力する。
【００３８】図２は、図１中のＤＡ変換回路部の電源電
圧Ｖccが例えば５Ｖ、デジタル入力コードが例えば（１
０１１１）の場合において、上位３ビット（１０１）に
応じてＤＡ変換回路部１０の第２の出力ノード１２の電
圧Ｖａと第１の出力ノード１１の電圧Ｖｂが決まり、下
位２ビット（１１）に応じて接続切換制御回路２０の２
j個の出力ノードの電圧、つまり、多入力演算増幅回路
３０の２j個の正入力端子（＋）の電圧が決まり、デジ
タル入力コードの内容（１０１１１）に対応するＤＡ変
換電圧Ｖout が出力する関係を示している。
【００３９】即ち、図１のＤＡ変換回路によれば、ｎビ
ットのデジタル入力コードのうちの上位ｉビットのＤＡ
変換をＤＡ変換回路部１０が受け持ち、下位ｊビットの
ＤＡ変換を接続切換制御回路２０と多入力演算増幅回路
３０とが受け持つことになり、多入力演算増幅回路の出
力端子３１にはｎビットコードの内容に対応するＤＡ変
換電圧Ｖout が得られる。
【００４０】従って、ＤＡ変換回路部１０をｎビット入
力に比べて変換ビット数が少ないｉビットに対応するよ
うに構成できるようになるので、精度・パターン面積の
問題が生じにくい。結果として、変換ビット数が多いＤ
Ａ変換回路を実現する場合に、ラダー抵抗方式ＤＡ変換
回路単体あるいはストリング抵抗方式ＤＡ変換回路単体
で構成する場合と比べて、所望のアナログ電圧を高精度
で出力でき、小さなパターン面積で実現することが可能
になる。
【００４１】なお、前記ＤＡ変換回路部１０として例え
ばストリング抵抗方式を用いることにより、高精度、特
に単調増加性に優れたＤＡ変換回路を小さなパターン面
積で容易に実現することが可能になる。
【００４２】図３（ａ）乃至（ｄ）は、図１の構成を有
する１０ビットＤＡ変換回路を実現した場合の絶対精度
特性および単調増加性特性について、電源電圧Ｖccが５
Ｖまたは３Ｖ、無負荷の条件で評価した一例を示してい
る。
【００４３】この特性例から、絶対精度は若干変動して
いるが、単調増加性はほぼ１ＬＳＢで安定していること
が分る。ここで、図１のＤＡ変換回路を実現するのに必
要なパターン面積について検討する。
【００４４】ｉビット用のストリング抵抗方式のＤＡ変
換回路を実現する場合には、２個のノード間にそれぞれ
の抵抗値が等しい２i個の抵抗素子が直列に接続された
抵抗ストリングと、上記抵抗ストリングの各電圧分割ノ
ード、その両端のノードの電圧を選択的に取り出すため
の２i個のアナログスイッチ回路と、ｉビットのデジタ
ル信号入力をデコードし、デコード出力により前記アナ
ログスイッチ回路を制御するためのｉビット用のデコー
ダ回路（インバータ回路に換算してｉ×２i個分）を必
要とする。
【００４５】また、図１中のｊビット用の接続切換制御
回路２０として、ｊビット用のデコーダ回路（インバー
タ回路に換算してｊ×２j個分）と２j個のアナログスイ
ッチ回路を必要とする。
【００４６】結局、図１に示したｎ（＝ｉ＋ｊ）ビット
用のＤＡ変換回路の全体としては、２i個の抵抗素子
と、（ｉ×２i＋ｊ×２j）個分のインバータ回路と、
（２i＋２j）個のアナログスイッチ回路と、２j入力用
の演算増幅回路を必要とする。
【００４７】例として、ｎ＝１０、ｉ＝７、ｊ＝３の場
合には、１２８（＝２7 ）個の抵抗素子と、９２０（＝
７×２7 ＋３×２3 ）個分のインバータ回路と、１０２
４（＝２7 ＋２3 ）個のアナログスイッチ回路と、８
（＝２3 ）入力用の演算増幅回路を必要とする。
【００４８】これに対して、従来のｎビット用のストリ
ング抵抗方式のＤＡ変換回路を実現する場合には、２n
個の抵抗素子と、ｎ×２n個分のインバータ回路と、２n
個のアナログスイッチ回路と、通常は出力インピーダン
スを下げるために最終段に接続されるバッファ用の演算
増幅回路を必要とする。
【００４９】例として、ｎ＝１０の場合には、１０２４
（＝２10）個の抵抗素子と、１０２４０（＝１０×
２10）個分のインバータ回路と、１０２４（＝２10）個
のアナログスイッチ回路と、バッファ用の演算増幅回路
を必要とする。
【００５０】つまり、上記実施の形態のｎビット用のＤ
Ａ変換回路は、従来のｎビット用のストリング抵抗方式
のＤＡ変換回路と比較して、演算増幅回路を除くと、約
１／１０のパターン面積で実現することが可能である。
【００５１】換言すれば、図１に示すＤＡ変換回路のよ
うに、上位ｉビット用のストリング抵抗方式のＤＡ変換
回路１０と、下位ｊビット用の接続切換制御回路２０
と、２j入力用の演算増幅回路３０とを組み合わせるこ
とにより、ｎ（＝ｉ＋ｊ）ビット用のＤＡ変換回路を小
さなパターン面積で実現することが可能になる。
【００５２】この場合、上位ｉビットのＤＡ変換は、ス
トリング抵抗方式のＤＡ変換回路を用いることにより特
に単調増加性に優れた高精度で実現でき、下位ｊビット
のＤＡ変換は２j入力用の演算増幅回路３０の精度で支
配される。
【００５３】なお、図１中の多入力用の演算増幅回路３
０として、ＭＯＳトランジスタを用いて構成する場合、
一般的には、例えば図４に示すように、演算増幅回路の
入力用ＭＯＳトランジスタを必要入力数だけ並列接続す
ることにより簡単に実現可能である。
【００５４】図４は、図１中の多入力用の演算増幅回路
の一例として、入力電圧がＮＭＯＳトランジスタのゲー
トに入力するＮトップ型回路の一例を示している。この
Ｎトップ型演算増幅回路４０は、電流源回路４１と、こ
の電流源回路４１にそれぞれのソースが共通に接続さ
れ、それぞれのドレインが共通に接続され、それぞれの
ゲートに対応して２j個の負入力端子（−）の入力電圧
ＩＮ（−）が対応して印加される２j個の第１のＮＭＯ
ＳトランジスタＮ１と、前記電流源回路４１にそれぞれ
のソースが共通に接続され、それぞれのドレインが共通
に接続され、それぞれのゲートに対応して２j個の正入
力端子（＋）の入力電圧ＩＮ（＋）が対応して印加され
る２j個の第２のＮＭＯＳトランジスタＮ２と、これら
の第１、第２のＮＭＯＳトランジスタの負荷として接続
されたＮＭＯＳカレントミラー回路４２と、前記第２の
ＮＭＯＳトランジスタＮ２のドレイン共通接続点の出力
が入力するＰＭＯＳ出力段増幅回路４３とからなる。
【００５５】上記ＰＭＯＳ出力段増幅回路４３は、Ｖcc
ノードとＶout 出力ノードとの間にソース・ドレイン・
ソース間が挿入接続され、ゲートに前記Ｎトップ型演算
増幅回路４０の反転出力ノードが接続されたＰＭＯＳト
ランジスタＰ５と、上記Ｖout 出力ノードとＶssノード
との間にドレイン・ソース間が挿入接続された電流源回
路４４と、上記Ｖout 出力ノードと上記ＰＭＯＳトラン
ジスタＰ５のゲートとの間に接続された位相補償用の容
量Ｃを有する。
【００５６】ところで、多入力用の演算増幅回路の演算
精度を高めるために、入力電圧がＰＭＯＳトランジスタ
のゲートに入力する回路形式（Ｐトップ型）の演算増幅
回路とＮトップ型演算増幅回路とを組み合わせたレール
・ツー・レール（Rail-to-Rail）型の演算増幅回路を用
いる場合には、例えば図５あるいは図６に示すように、
演算増幅回路の入力用のＰＭＯＳトランジスタおよびＮ
ＭＯＳトランジスタをそれぞれ必要入力数だけ並列接続
することにより実現可能である。
【００５７】なお、このように入力用ＭＯＳトランジス
タとしてＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタの両方を備えたレール・ツー・レール型の演算増幅
回路は、入力電圧がＶss付近からＶcc付近までの範囲で
動作可能である。
【００５８】図５は、図１中の多入力演算増幅回路の他
の例として、レール・ツー・レール型回路の一例を示し
ている。ここで、５０は入力段のＮトップ型演算増幅回
路、５１は入力段のＰトップ型演算増幅回路、５３は上
記Ｎトップ型演算増幅回路５０の反転出力およびＰトッ
プ型演算増幅回路５１の非反転出力が入力する出力段増
幅回路であり、その出力がレール・ツー・レール型演算
増幅回路の出力となる。
【００５９】上記Ｎトップ型演算増幅回路５０は、図４
を参照して前述したようなＮトップ型演算増幅回路４０
からＰＭＯＳインバータ回路４３が省略されたものであ
る。また、上記Ｐトップ型演算増幅回路５１は、上記Ｎ
トップ型演算増幅回路５０に準じて構成されており、電
流源回路４１と、この電流源回路４１にそれぞれのソー
スが共通に接続され、それぞれのドレインが共通に接続
され、それぞれのゲートに対応して２j個の負入力端子
（−）の入力電圧ＩＮ（−）が対応して印加される２j
個の第１のＰＭＯＳトランジスタＰ１と、前記電流源回
路４１にそれぞれのソースが共通に接続され、それぞれ
のドレインが共通に接続され、それぞれのゲートに対応
して２j個の正入力端子（＋）の入力電圧ＩＮ（＋）が
対応して印加される２j個の第２のＰＭＯＳトランジス
タＰ２と、これらの第１、第２のＰＭＯＳトランジスタ
の負荷として接続されたＰＭＯＳカレントミラー回路５
２とからなる。
【００６０】出力段増幅回路５３は、ＶccノードとＶou
t 出力ノードとの間にソース・ドレイン・ソース間が挿
入接続され、ゲートに前記Ｎトップ型演算増幅回路５０
の反転出力ノードが接続されたＰＭＯＳトランジスタＰ
５と、上記Ｖout 出力ノードとＶssノードとの間にドレ
イン・ソース間が挿入接続され、ゲートに前記Ｐトップ
型演算増幅回路５１の非反転出力ノードが接続されたＮ
ＭＯＳトランジスタＮ５と、上記Ｖout 出力ノードと上
記ＰＭＯＳトランジスタＰ５のゲートおよびＮＭＯＳト
ランジスタＮ５のゲートとの間にそれぞれ接続された位
相補償用の容量Ｃを有する。
【００６１】図６は、図１中の多入力演算増幅回路のさ
らに他の例として、レール・ツー・レール型回路の他の
例を示している。ここで、６０は入力段のＮトップ型演
算増幅回路、６１は入力段のＰトップ型演算増幅回路、
５３は図５を参照して前述したような出力段増幅回路で
あり、その出力がレール・ツー・レール型演算増幅回路
の出力となる。
【００６２】上記Ｎトップ型演算増幅回路６０は、図５
を参照して前述したようなＮトップ型演算増幅回路５０
に対して、第１のＮＭＯＳトランジスタＮ１に並列に接
続され、前記Ｐトップ型演算増幅回路６１の非反転出力
が入力する第３のＮＭＯＳトランジスタＮ３と、前記第
２のＮＭＯＳトランジスタＮ２に並列に接続され、前記
Ｐトップ型演算増幅回路６１の反転出力が入力する第４
のＮＭＯＳトランジスタＮ４とが付加されたものであ
る。
【００６３】また、前記Ｐトップ型演算増幅回路６１
は、図５を参照して前述したようなＰトップ型演算増幅
回路５１に対して、第１のＰＭＯＳトランジスタＰ１に
並列に接続され、前記Ｎトップ型演算増幅回路６０の非
反転出力が入力する第３のＰＭＯＳトランジスタＰ３
と、前記第２のＰＭＯＳトランジスタＰ２に並列に接続
され、前記Ｎトップ型演算増幅回路６０の反転出力が入
力する第４のＰＭＯＳトランジスタＰ４とが付加された
ものである。
【００６４】上記構成のレール・ツー・レール型演算増
幅回路において、入力信号電圧のレベルがＶss〜Ｖss＋
Ｖthn （Ｖthn はＮチャネルトランジスタの閾値電圧）
の範囲内である場合（Ｎトップ型演算増幅回路の動作範
囲内ではないがＰトップ型演算増幅回路の動作範囲内で
ある場合）には、Ｎトップ型演算増幅回路６０のＮＭＯ
ＳトランジスタＮ１、Ｎ２はオフになるが、Ｐトップ型
演算増幅回路６１は入力信号電圧のレベルが動作範囲内
であるので動作し、このＰトップ型演算増幅回路６１か
らの入力によりＮトップ型演算増幅回路６０のＮＭＯＳ
トランジスタＮ３、Ｎ４が動作するので、Ｎトップ型演
算増幅回路６０も動作する。
【００６５】これにより、Ｎトップ型演算増幅回路６０
の非反転出力ノードの電圧が安定（一意）に決まり、出
力段増幅回路５３の動作点が安定に決まり、その電流が
一意に定まるので、出力電流の大きさを適正に設定する
ことが可能になる。
【００６６】これに対して、入力信号電圧のレベルがＶ
cc〜Ｖcc−｜Ｖthp ｜（Ｖthp はＰチャネルトランジス
タの閾値電圧）の範囲内である場合（Ｐトップ型演算増
幅回路の動作範囲内ではないがＮトップ型演算増幅回路
の動作範囲内である場合）には、Ｐトップ型演算増幅回
路６１のＰＭＯＳトランジスタＰ１、Ｐ２はオフになる
が、Ｎトップ型演算増幅回路６０は入力信号電圧のレベ
ルが動作範囲内であるので動作し、このＮトップ型演算
増幅回路６０からの入力によりＰトップ型演算増幅回路
６１のＰＭＯＳトランジスタＰ３、Ｐ４が動作するの
で、Ｐトップ型演算増幅回路６１も動作する。
【００６７】これにより、Ｐトップ型演算増幅回路６１
の反転出力ノードの電圧が安定（一意）に決まり、出力
段増幅回路５３の動作点が安定に決まり、その電流が一
意に定まるので、出力電流の大きさを適正に設定するこ
とが可能になる。
【００６８】そして、入力信号電圧のレベルが（Ｖss＋
Ｖthn ）〜（Ｖcc−｜Ｖthp ｜）の範囲内である場合
（Ｎトップ型演算増幅回路の動作範囲内であると共にＰ
トップ型演算増幅回路の動作範囲内である場合）には、
Ｎトップ型演算増幅回路６０およびＰトップ型演算増幅
回路６１がそれぞれ入力信号電圧に対して動作する。
【００６９】この場合、Ｎトップ型演算増幅回路６０の
ＮＭＯＳトランジスタＮ３、Ｎ４はＮトップ型演算増幅
回路６０の非反転出力ノードの電圧を決めるように動作
し、Ｐトップ型演算増幅回路６１のＰＭＯＳトランジス
タＰ３、Ｐ４はＰトップ型演算増幅回路６１の反転出力
ノードの電圧を決めるように動作する。
【００７０】また、多入力用の演算増幅回路の入力用Ｍ
ＯＳトランジスタの閾値のばらつきなどの影響を軽減す
るために、２j個の正入力端子（＋）に対して下位ｊビ
ット用の接続切換制御回路２０から電圧Ｖａあるいは電
圧Ｖｂを供給する方法を工夫することが望ましい。
【００７１】図７は、図１中の接続切換制御回路２０に
入力する３ビットの内容に応じて８入力用の演算増幅回
路３０の８個並ぶように形成された正入力端子（Ｎｏ．
１〜Ｎｏ．８）に電圧Ｖａあるいは電圧Ｖｂが供給され
る様子を示している。
【００７２】即ち、電圧Ｖａが供給される正入力端子
（＋）のグループの配置と電圧Ｖｂが供給される正入力
端子（＋）のグループの配置とが２分されている、つま
り、同一グループ内の隣り合う正入力端子（＋）には同
じ電圧Ｖａあるいは電圧Ｖｂが供給されている。
【００７３】換言すれば、接続切換制御回路２０とし
て、電圧Ｖａを供給しようとする正入力端子（＋）が複
数ある場合には隣り合う正入力端子（＋）に同じ電圧Ｖ
ａを供給し、電圧Ｖｂを供給しようとする正入力端子が
複数ある場合には隣り合う正入力端子（＋）に同じ電圧
Ｖｂを供給するように構成することが望ましい。
【００７４】図８は、本発明の第１の実施の形態に係る
７ビット用のＤＡ変換回路で使用される上位５ビット用
のストリング抵抗方式ＤＡ変換回路部１０の一具体例を
示している。
【００７５】図９は、上記第１の実施の形態に係る７ビ
ット用のＤＡ変換回路で使用される下位２ビット用の接
続切換制御回路と４入力用の演算増幅回路の一具体例を
示している。
【００７６】図８に示す上位５ビット用のストリング抵
抗方式ＤＡ変換回路部は、第１基準電圧Ｖrefhが印加さ
れる高レベル側ノードと第２基準電圧Ｖrefl（＜Ｖref
h）が印加される低レベル側ノードとの間の電圧が３２
個の抵抗素子Ｒにより分割される。そして、高レベル側
ノードの電圧Ｖrefhと３１個の分割電圧と低レベル側ノ
ードの電圧reflとが第１〜第８のグループに分けられ
る。この場合、第１のグループは、高レベル側ノードと
分割ノードの上位側の１番目から４番目までの５つの電
圧を含み、第２のグループは、分割電圧の４番目から８
番目までの５つの電圧を含み、第３のグループは、分割
ノードの８番目から１２番目までの５つの分割電圧を含
み、第４のグループは、分割ノードの１２番目から１６
番目までの５つの分割電圧を含み、第５のグループは、
分割ノードの１６番目から２０番目までの５つの分割電
圧を含み、第６のグループは、分割ノードの２０番目か
ら２４番目までの５つの分割電圧を含み、第７のグルー
プは、分割ノードの２４番目から２８番目までの５つの
分割を含み、第８のグループは、分割ノードの２８番目
から３１番目までと低レベル側ノードとの５つの電圧を
含む。
【００７７】この８つのグループの電圧は、前記した上
位５ビットのうちの上位３ビット用のデコーダ回路７１
のデコード出力により制御されるアナログスイッチ回路
ＳＷにより選択される。
【００７８】そして、上記のように選択されたグループ
内の５つの電圧のうちで電位が隣り合う２つの電圧が、
前記した上位５ビットのうちの下位２ビット用のデコー
ダ回路７２のデコード出力により制御されるアナログス
イッチ回路ＳＷ１〜ＳＷ８により選択され、前記Ｖａ、
Ｖｂ（Ｖａよりも上位５ビット中の最下位ビット１つ分
の重みだけ大きい）として出力する。
【００７９】この場合、選択されたグループ内の５つの
電圧のうち、最高電位の電圧は第１アナログスイッチ回
路ＳＷ１に入力し、２番目に高い電位の電圧は第２アナ
ログスイッチ回路ＳＷ２および第３アナログスイッチ回
路ＳＷ３に入力し、３番目に高い電位の電圧は第４アナ
ログスイッチ回路ＳＷ４および第５アナログスイッチ回
路ＳＷ５に入力し、４番目に高い電位の電圧は第６アナ
ログスイッチ回路ＳＷ６および第７アナログスイッチ回
路ＳＷ７に入力し、最低電位の電圧は第８アナログスイ
ッチ回路ＳＷ８に入力する。
【００８０】そして、上記第３アナログスイッチ回路Ｓ
Ｗ３、第５アナログスイッチ回路ＳＷ５、第７アナログ
スイッチ回路ＳＷ７および第８アナログスイッチ回路Ｓ
Ｗ８の出力はＶａ出力用の第２のノード１２に接続さ
れ、前記第１アナログスイッチ回路ＳＷ１、第２アナロ
グスイッチ回路ＳＷ２、第４アナログスイッチ回路ＳＷ
４および第６アナログスイッチ回路ＳＷ６の出力はＶｂ
出力用の第１のノード１１に接続されている。
【００８１】そして、上記第１アナログスイッチ回路Ｓ
Ｗ１および第３アナログスイッチ回路ＳＷ３は前記下位
２ビット用のデコーダ回路７２の同じデコード出力によ
り同じスイッチ状態に制御され、第２アナログスイッチ
回路ＳＷ２および第５アナログスイッチ回路ＳＷ５は前
記下位２ビット用のデコーダ回路７２の同じデコード出
力により同じスイッチ状態に制御され、第４アナログス
イッチ回路ＳＷ４および第７アナログスイッチ回路ＳＷ
７は前記下位２ビット用のデコーダ回路７２の同じデコ
ード出力により同じスイッチ状態に制御され、第６アナ
ログスイッチ回路ＳＷ６および第８アナログスイッチ回
路ＳＷ８は前記下位２ビット用のデコーダ回路７２の同
じデコード出力により同じスイッチ状態に制御される。
【００８２】なお、前記各アナログスイッチ回路ＳＷ、
ＳＷ１〜ＳＷ８は、例えば図１３中に示したようなＣＭ
ＯＳトランスファゲート回路とそれを制御するための相
補信号を生成するインバータ回路とからなる。
【００８３】図９に示す下位２ビット用の接続切換制御
回路は、図８中に示したＶａ出力用の第２のノード１２
と４入力用の演算増幅回路３０の４個の正入力端子
（＋）との間にそれぞれ対応して接続された第１群をな
す４個のアナログスイッチ回路ＳＷと、図８中に示した
Ｖｂ出力用の第１のノード１１と上記４個の正入力端子
（＋）との間にそれぞれ対応して接続された第２群をな
す４個のアナログスイッチ回路ＳＷと、下位２ビットの
信号をデコードし、デコード出力に応じて前記４個の正
入力端子（＋）にＶａあるいはＶｂを選択的に入力させ
るように前記アナログスイッチ回路群ＳＷをスイッチ制
御する下位２ビット用のデコーダ回路７３とを具備す
る。
【００８４】なお、前記第１群および第２群のアナログ
スイッチ回路ＳＷのうちで前記４個の正入力端子（＋）
のうちの１個に共通に接続されている２個のアナログス
イッチ回路ＳＷは、常にＶａを選択するように固定レベ
ルが与えられている。
【００８５】これにより、下位２ビットの信号が例えば
（１１）の場合には、前記４個の正入力端子（＋）のう
ちで常にＶａが入力している１個以外の残りの３個にＶ
ｂが入力し、下位２ビットの信号が例えば（００）の場
合には、上記残りの３個の正入力端子（＋）にＶａが入
力する。
【００８６】なお、図８、図９中に示した各アナログス
イッチ回路ＳＷおよびＳＷ１〜ＳＷ８は、例えば図１３
中に示したようなＣＭＯＳトランスファゲート回路とそ
れを制御するための相補信号を生成するインバータ回路
とからなる。
【００８７】また、上記第１の実施の形態は、ＤＡ変換
回路部の第１の出力ノード１１と第２の出力ノード１２
との間の電圧差としてｉビット入力のうちの最下位ビッ
トの重みに対応する大きさとした場合を示したが、本発
明は上記例に限らず、上記電圧差としてｉビット入力の
うちの最下位ビットよりも上位ビットの重みに対応する
大きさを出力させるようにし、これに対応して上記電圧
差を前記ｎビット入力のうちのｊビットを含むビット信
号の内容に応じて分圧した値のＤＡ変換電圧を出力する
ように接続切換制御回路２０および多入力演算増幅回路
３０を変更してもよい。
【００８８】例えばＤＡ変換回路部の第１の出力ノード
１１と第２の出力ノード１２との間の電圧差として、ｉ
ビット入力のうちの最下位ビットよりも１つ上位のビッ
トの重みに対応する大きさを出力させる場合には、接続
切換制御回路２０および多入力演算増幅回路３０を次の
ように変更すればよい。
【００８９】即ち、図１０に示すように、接続切換制御
回路２０ａは、前記ｊビットと前記ｉビット入力のうち
の最下位ビットとからなる（ｊ＋１）ビットのコードを
デコードし、２(j+1)個の出力ノードのうちのデコード
内容に応じた一部にＤＡ変換回路部１０ａの第２の出力
ノード１２の電圧Ｖａを選択して出力し、残りの出力ノ
ードにＤＡ変換回路部１０ａの第１の出力ノード１１の
電圧Ｖｃ（＝２Ｖｂ）を選択して出力すればよい。
【００９０】また、多入力演算増幅回路３０ａは、接続
切換制御回路２０ａの出力ノードに対応する２(j+1)個
の正入力端子（＋）と２(j+1)個の負入力端子（−）を
有し、２(j+1)個の正入力端子（＋）には対応して接続
切換制御回路２０ａの２(j+1)個の出力ノードの電圧を
入力させ、２(j+1)個の負入力端子（−）を出力端子３
１に共通に接続すればよい。
【００９１】
【発明の効果】上述したように本発明のＤＡ変換回路に
よれば、変換ビット数が多い場合でも所望のアナログ電
圧を高精度で出力でき、小さなパターン面積で実現する
ことができる。
【図面の簡単な説明】
【図１】本発明のＤＡ変換回路の基本構成の一例を示す
ブロック図。
【図２】図１中のＤＡ変換回路部の動作の一例を説明す
るために、ｎビットのデジタル入力コード中の上位ビッ
トとＤＡ変換回路部の２個の出力ノードの電圧との関係
および下位ビットと接続切換制御回路の出力ノードの電
圧との関係を示す図。
【図３】図１の構成を有する１０ビットＤＡ変換回路を
実現した場合の絶対精度特性および単調増加性特性を評
価した一例を示す図。
【図４】図１中の多入力用の演算増幅回路の一例を示す
回路図。
【図５】図１中の多入力演算増幅回路の他の例を示す回
路図。
【図６】図１中の多入力演算増幅回路のさらに他の例を
示す回路図。
【図７】図１中の接続切換制御回路に入力する３ビット
の内容に応じて８入力用の演算増幅回路の８個の正入力
端子に電圧Ｖａあるいは電圧Ｖｂが供給される様子を示
す図。
【図８】本発明のＤＡ変換回路の第１の実施の形態に係
る７ビット用のＤＡ変換回路で使用される上位５ビット
用のストリング抵抗方式ＤＡ変換回路部の一例を示す回
路図。
【図９】本発明の第１の実施の形態に係る７ビット用の
ＤＡ変換回路で使用される下位２ビット用の接続切換制
御回路と４入力用の演算増幅回路を示す回路図。
【図１０】本発明の第２の実施の形態に係る７ビット用
のＤＡ変換回路を示すブロック図。
【図１１】従来の６ビット用のラダー抵抗方式ＤＡ変換
回路の一例を示す回路図。
【図１２】従来のラダー抵抗方式ＤＡ変換回路の単調増
加性を保証可能な範囲内における抵抗素子の抵抗値２Ｒ
の誤差とデジタルコード入力のビット数ｎとの関係を示
す特性図。
【図１３】従来の１０ビット用のストリング抵抗方式Ｄ
Ａ変換回路の一例を示す回路図。
【符号の説明】
１０、１０ａ…上位ｉビット用のＤＡ変換回路部、 １１…第１の出力ノード、 １２…第２の出力ノード、 ２０、２０ａ…接続切換制御回路、 ３０、３０ａ…多入力演算増幅回路、 （＋）…正入力端子、 （−）…負入力端子、 ３１…出力端子、 ５０、６０…Ｎトップ型演算増幅回路、 ５１、６１…Ｐトップ型演算増幅回路、 ５３…出力段増幅回路、 ７１、７２、７３…デコーダ回路、 Ｖａ…第２の出力ノードの出力電圧、 Ｖｂ…第１の出力ノードの出力電圧、 Ｒ…抵抗素子、 ＳＷ、ＳＷ１〜ＳＷ８…アナログスイッチ回路。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ｎビットのデジタル入力コードのうちの
    上位の一部のビット信号が入力し、これをＤＡ変換した
    電圧を第１の出力ノードに出力し、上記ＤＡ変換電圧よ
    りも所定値だけ高い電圧を第２の出力ノードに出力する
    ＤＡ変換回路部と、 上記ＤＡ変換回路部の第１の出力ノードの電圧および第
    ２の出力ノードの電圧が入力するとともに前記ｎビット
    のデジタル入力コードのうちの下位ビットを含む一部の
    ビット信号が入力し、これをデコードした結果に応じて
    複数個の出力ノードのうちの一部に前記ＤＡ変換回路部
    の第１の出力ノードの電圧を選択して出力し、上記複数
    個の出力ノードのうちの残りに前記ＤＡ変換回路部の第
    ２の出力ノードの電圧を選択して出力する接続切換制御
    回路と、 上記接続切換制御回路の複数個の出力ノードにそれぞれ
    対応する複数個の正入力端子と負入力端子を有するとと
    もに１つの出力端子を有し、上記複数個の正入力端子に
    は対応して前記接続切換制御回路の複数個の出力ノード
    の電圧が入力し、複数個の負入力端子は前記１つの出力
    端子に共通に接続されている多入力演算増幅回路とを具
    備することを特徴とするデジタル・アナログ変換回路。
  2. 【請求項２】 ｎビットのデジタル入力コードのうちの
    上位ｉ（ｉ＜ｎ）ビットが入力し、これをＤＡ変換し、
    上記ｉビットの内容に応じて決まるＤＡ変換電圧を第１
    の出力ノードに出力し、上記ＤＡ変換電圧よりも上記ｉ
    ビット入力のうちの最下位ビットの重みに対応する大き
    さだけ高い電圧を第２の出力ノードに出力するＤＡ変換
    回路部と、 上記ＤＡ変換回路部の第１の出力ノードの電圧および第
    ２の出力ノードの電圧が入力するとともに前記ｎビット
    のデジタル入力コードのうちの残りの下位ｊ（ｊ＜ｎ、
    ｊ＝ｎ−ｉ）ビットが入力し、上記ｊビットのコードを
    デコードし、２j個の出力ノードのうちのデコード内容
    に応じた一部に前記ＤＡ変換回路部の第１の出力ノード
    の電圧を選択して出力し、上記２j個の出力ノードのう
    ちの残りに前記ＤＡ変換回路部の第２の出力ノードの電
    圧を選択して出力する接続切換制御回路と、 上記接続切換制御回路の２j個の出力ノードにそれぞれ
    対応する数の正入力端子と負入力端子を有するとともに
    １つの出力端子を有し、上記２j個の正入力端子には対
    応して前記接続切換制御回路の２j個の出力ノードの電
    圧が入力し、２j個の負入力端子は前記１つの出力端子
    に共通に接続されている多入力演算増幅回路とを具備す
    ることを特徴とするデジタル・アナログ変換回路。
  3. 【請求項３】 ｎビットのデジタル入力コードのうちの
    上位ｉ（ｉ＜ｎ）ビットが入力し、これをＤＡ変換し、
    上記ｉビットの内容に応じて決まるＤＡ変換電圧を第１
    の出力ノードに出力し、上記ＤＡ変換電圧よりも上記ｉ
    ビット入力のうちの最下位ビットより１つ上位のビット
    の重みに対応する大きさだけ高い電圧を第２の出力ノー
    ドに出力するＤＡ変換回路部と、 上記ＤＡ変換回路部の第１の出力ノードの電圧および第
    ２の出力ノードの電圧が入力するとともに前記ｎビット
    のデジタル入力コードのうちの残りの下位ｊ（ｊ＜ｎ、
    ｊ＝ｎ−ｉ）ビットと前記ｉビット入力のうちの最下位
    ビットとが入力し、上記（ｊ＋１）ビットのコードをデ
    コードし、２(j+1)個の出力ノードのうちのデコード内
    容に応じた一部に前記ＤＡ変換回路部の第１の出力ノー
    ドの電圧を選択して出力し、上記２(j+1)個の出力ノー
    ドのうちの残りに前記ＤＡ変換回路部の第２の出力ノー
    ドの電圧を選択して出力する接続切換制御回路と、 上記接続切換制御回路の出力ノードに対応する２(j+1)
    個の正入力端子と２(j+1)個の負入力端子を有するとと
    もに１つの出力端子を有し、上記２(j+1)個の正入力端
    子には対応して前記接続切換制御回路の２(j+1)個の出
    力ノードの電圧が入力し、２(j+1)個の負入力端子は前
    記１つの出力端子に共通に接続されている多入力演算増
    幅回路とを具備することを特徴とするデジタル・アナロ
    グ変換回路。
  4. 【請求項４】 請求項１乃至３のいずれかに記載のデジ
    タル・アナログ変換回路において、前記ＤＡ変換回路部
    は、ストリング抵抗方式ＤＡ変換回路部が使用されてい
    ることを特徴とするデジタル・アナログ変換回路。
  5. 【請求項５】 請求項１乃至４のいずれかに記載のデジ
    タル・アナログ変換回路において、前記多入力演算増幅
    回路は、Ｐトップ型演算増幅回路とＮトップ型演算増幅
    回路とが組み合わされてなるレール・ツー・レール型の
    多入力演算増幅回路が使用されていることを特徴とする
    デジタル・アナログ変換回路。
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