JPH0964856A - リセット同期方式 - Google Patents

Abstract

(57)【要約】 【課題】 同期捕捉に要する時間を短縮することができ
るリセット同期方式を提供することを目的とする。 【解決手段】 予め同一拡散符号チップクロック周波数
を分周した内部クロックに同期された安定したＶＣＯク
ロックを用いて、相関ピークからリセットタイミング・
ロードタイミングの生成を行うとともに、相関ピークと
チップレートクロックの位相関係を検出し、この位相関
係に応じて符号周期クロック発生タイミングを制御し、
さらに、リセット動作終了後、次の周期において、位相
比較器に内部符号周期クロックから相関ピーク信号へと
切り替えることにより、信号を受信して相関ピークが得
られると、すぐに１チップ以内からのクロック位相引き
込みを可能とし、同期捕捉の高速化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スペクトラム拡散
通信装置におけるリセット同期方式に関するものであ
る。

【０００２】

【従来の技術】従来より、マッチドフィルタを用いたス
ペクトラム拡散通信装置において同期捕捉を行う場合、
マッチドフィルタの相関ピークと符号周期クロック発生
タイミング信号とをフェイズコンパレータによって位相
比較し、この位相差情報に従って電圧制御発振器（ＶＣ
Ｏ）から出力されるクロック位相をシフトさせて復調用
データサンプリングクロックの同期捕捉・保持を行う構
成となっている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来例において、フェイズ・ロックド・ループ（ＰＬＬ）
のロックアップタイムとジッタの関係より、引き込み時
間の大幅な短縮は困難であり、バースト受信による通信
を行う場合、同期捕捉のためのプリアンブル期間が大き
くなり、スループットを下げてしまうという課題があっ
た。

【０００４】本発明は、同期捕捉に要する時間を短縮す
ることができるリセット同期方式を提供することを目的
とする。

【０００５】

【課題を解決するための手段】本発明は、マッチドフィ
ルタを用いたスペクトラム拡散通信装置において、マッ
チドフィルタにより受信信号と相関信号とを検出し、上
記相関信号を用いて、受信信号の復調を行うためのクロ
ック位相切り替えタイミングを生成することを特徴とす
る。

【０００６】具体的には、受信信号の復調を行うための
復調用クロック生成手段に、受信信号がない場合に独立
した内部クロックを位相比較器の位相比較信号として用
いる手段と、マッチドフィルタからの相関ピーク信号か
らリセットタイミング・ロードタイミングの生成を行う
手段と、相関ピークとチップレートクロック等との位相
関係を検出し、この位相関係に応じて符号周期クロック
の発生タイミングを制御する手段と、上記符号周期クロ
ック発生タイミング信号に基づいて上記復調用クロック
生成手段より発生されるクロック位相を切り替える手段
と、このクロック位相切り替え動作（リセット動作）の
終了後、次の周期において、位相比較器の位相比較信号
を内部クロックから相関ピーク信号へと切り替える手段
とを有するものである。

【０００７】以上の構成により、信号を受信して相関ピ
ークが得られると、すぐに１チップ以内からのクロック
位相引き込みが可能となり、同期捕捉の高速化を図れ、
通信開始時における同期プリアンブル時間の短縮が実現
でき、スループットの向上が実現できるという効果も得
られ、なおかつ、そのシステムへの応用を行うに当たっ
ては柔軟性のあるシステム展開も考えられるという効果
も得られる。

【０００８】またさらに、受信信号検出手段によって受
信信号がないと判断した場合において、上記内部クロッ
クの位相とサンプリングクロックもしくは、符号発生タ
イミングとを合わせる手段を有することにより、受信待
機時において高速に内部クロックに同期することが可能
となり、バーストデータ受信時のバースト期間が短いサ
イクルできた場合でも、高速なリセット動作による同期
の確立が可能となり、プリアンブル期間の短縮が図れる
という効果が得られ、さらにバースト受信毎に同期捕捉
を行うことにより、システム構築の柔軟性を拡大すると
いう効果も得られる。

【０００９】

【発明の実施の形態および実施例】図１は、本発明の一
実施例を示すブロック図であり、図２は、本実施例の動
作を示すタイムチャートである。

【００１０】図１において、制御回路１０１は、クロッ
クの分周を行うカウンタ回路の初期値の制御やマッチド
フィルタ出力と分周回路１０７の出力とを切り替える制
御等を行う回路であり、分周回路（符号周波数発生回
路）１０２は、電圧制御発振器（ＶＣＯ）１０５のクロ
ックを符号周期周波数に分周する回路である。

【００１１】リセット回路１０３は、マッチドフィルタ
１０９の相関出力から、ＶＣＯ１０５のクロックに基づ
いて、ロードタイミングを生成およびロード発生タイミ
ングとクロック位相関係を示す信号を出力する回路であ
る。

【００１２】フェイズコンパレータ１０４は、符号周期
周波数クロックタイミングとピーク信号もしくは内部ク
ロックとの位相比較を行い、位相差情報を出力するため
の位相比較器であり、ＶＣＯ１０５は、クロック位相同
期をとるための電圧制御発振器である。フェイズコンパ
レータ１０４の出力は、ループフィルタＬＦを介してＶ
ＣＯ１０５に送出される。

【００１３】ＴＣＸＯ１０６は、内部クロックを発生さ
せる発振器であり、分周回路１０７は、発振器１０５の
クロックを符号周期周波数に合わせるためのものであ
る。この分周回路１０７において、内部クロックで生成
された比較信号を符号周波数発生回路１０２のロードタ
イミングに合わせて位相を切り替える。

【００１４】スイッチ１０８は、分周回路１０７とマッ
チドフィルタ１０９のピーク出力を切り替えるためのも
のであり、ＳＡＷマッチドフィルタ１０９は、受信拡散
信号と相関をとるための相関器である。ＳＡＷマッチド
フィルタ１０９の出力は、フィルタＦｉｌｔｅｒ、増幅
器Ａｍｐ、検波器Ｄｅｔ、ピーク検出器Ｐｅａｋを介し
て、制御回路１０１、リセット回路１０３、スイッチ１
０８に供給される。

【００１５】図２において、信号２０１は、相関器の相
関出力であるマッチドフィルタ１０９の出力から生成さ
れたピーク信号であり、立ち上がりエッジがマッチドフ
ィルタ出力のピーク位置を示す。また、信号２０２〜２
０５は、ＶＣＯ１０５のクロック、信号２０６〜２０９
は、ロードタイミング信号、信号２１０〜２１３は、ロ
ード後の符号周期周波数クロックである。

【００１６】以下、本実施例における具体的な動作につ
いて説明を行う。

【００１７】まず、受信機において受信信号がない場
合、制御回路１０１はフェイズコンパレータ１０４に対
し、比較信号を内部クロックにするために、スイッチ１
０８を切り替える。これを受けたフェイズコンパレータ
１０４は、分周回路１０２と分周回路１０７の出力の位
相比較を行い、ＶＣＯ１０５を制御し、分周回路１０７
の出力の同期をとっている。

【００１８】次に、受信信号を検出すると、リセット回
路１０３は、マッチドフィルタ１０９のピーク信号２０
１の立ち上がりエッジをラッチし、ＶＣＯ１０５の反転
クロックの立ち上がりを用いて分周回路１０２および分
周回路１０７のロードタイミングを生成し、分周回路１
０２、分周回路１０７および制御回路１０１に出力す
る。また、この信号を生成する際に、既にＶＣＯ１０５
クロックの立ち下がりエッジを検出した場合、ロードタ
イミング信号２０６、２０７を出力する前に、リセット
回路１０３は、制御回路１０１に対してエッジ検出信号
を出力する。

【００１９】エッジ検出信号を受けた制御回路１０１
は、分周回路１０２および分周回路１０７に対し、拡散
符号周期周波数を生成するための初期値に２を加えた値
を設定する。これを受けた分周回路１０２および分周回
路１０７は、リセット回路１０３から出力されるロード
タイミングにより、この２を加えた初期値よりカウント
を開始する。

【００２０】仮にリセット回路１０３において、マッチ
ドフィルタ１０９のピーク信号出力２０１とロードタイ
ミング生成までの間に立ち下がりエッジが検出されなか
った場合、制御回路１０１は分周回路１０２および分周
回路１０７に対して拡散符号周期周波数を生成するため
の初期値に１を加えた値を設定し、これを受けた分周回
路１０１および分周回路１０７は、上記と同様の動作に
よりカウントを開始する。

【００２１】次に、ロードタイミング信号を受けた制御
回路１０１は、マッチドフィルタ１０９のピーク信号出
力２０１と分周回路１０７の出力とを比較し、互いにＬ
ＯＷレベルとなった時点で、スイッチ１０８に対してマ
ッチドフィルタ１０９のピーク信号出力２０１をフェイ
ズコンパレータ１０４に出力する方に切り替える切り替
え信号を送出し、マッチドフィルタ１０９のピーク信号
出力２０１をモニタし、受信信号がなくなることを検出
するまでの間、スイッチ１０８の状態を保持する。

【００２２】仮に受信信号が無いことを検出した場合、
制御回路１０１は、分周回路１０２および分周回路１０
７に対し、拡散符号周期周波数を生成するための初期値
を出力後、リセット回路１０３に対しロードタイミング
送出指示信号を出力する。その後、リセット回路１０３
からのロードタイミング信号を受けた制御回路１０１は
スイッチ１０８を内部クロック側に切り替えた後、再度
相関信号を検出するまでの間、スイッチ１０８の状態を
保持する。

【００２３】また、マッチドフィルタ１０９のピーク信
号出力２０１信号を受けたフェイズコンパレータ１０４
は、分周回路１０２出力の立ち上がりエッジと、マッチ
ドフィルタのピーク信号出力２０１の立ち上がりエッジ
の位相比較を行い、ＶＣＯ１０５の制御電圧を変化させ
ることにより近似位相からのクロック位相引き込み動作
を行う。

【００２４】次に、本発明の第２実施例について説明す
る。

【００２５】図３は、この第２実施例を示すブロック図
である。

【００２６】図３において、制御回路３０１は、クロッ
クの分周を行うカウンタ回路の初期値の制御、マッチド
フィルタ出力と分周回路３０７の出力を切り替える制御
等を行うための回路である。符号発生器３０２は、拡散
符号のチップレート周波数を出力するＶＣＯ３０５クロ
ックによって復調用拡散符号生成するもので、拡散符号
周期毎に符号発生タイミング信号を送出し、またリセッ
トタイミングに従って拡散符号を切り替える。

【００２７】リセット回路３０３は、マッチドフィルタ
３０９の相関出力から、ＶＣＯ３０５のクロックに基づ
いて符号発生器３０２のリセットタイミングと分周回路
３０７のロードタイミングの生成、および、リセット発
生タイミングとクロック位相関係を示す信号を出力する
回路である。

【００２８】フェイズコンパレータ３０４は、符号周期
毎に出力される符号発生タイミング信号と、ピーク信号
もしくは内部クロックとの位相比較を行い、位相差情報
を出力するための位相比較器であり、ＶＣＯ３０５は、
クロック位相同期をとるための電圧制御発振器である。

【００２９】ＴＣＸＯ３０６は、内部クロックを発生す
るための発振器であり、分周回路３０７は、この発振器
３０５のクロックを符号周期周波数に合わせるための回
路である。この分周回路３０７において、内部クロック
で生成された比較信号を符号周波数発生回路３０２のロ
ードタイミングに合わせて位相を切り替える。

【００３０】スイッチ３０８は、分周回路３０７とマッ
チドフィルタ３０９のピーク出力を切り替えるためのも
のであり、ＳＡＷマッチドフィルタ３０９は、受信拡散
信号と相関をとるための相関器である。

【００３１】以下、本実施例の具体的動作について説明
する。

【００３２】まず、受信機において受信信号がない場
合、制御回路３０１はフェイズコンパレータ３０４に対
し、比較信号を内部クロックにするために、スイッチ３
０８を切り替える。これを受けたフェイズコンパレータ
３０４は、符号発生器３０２の符号発生タイミング信号
と分周回路３０７の出力の位相比較を行い、ＶＣＯ３０
５を制御し、分周回路３０７出力の同期をとっている。

【００３３】次に、受信信号を検出すると、リセット回
路３０３は、マッチドフィルタ３０９のピーク信号２０
１の立ち上がりエッジをラッチし、ＶＣＯ３０５の反転
クロックの立ち上がりを用いて符号発生器３０２の符号
発生リセットタイミング信号および分周回路３０７のロ
ードタイミングを生成し、符号発生器３０２、分周回路
３０７および制御回路３０１に出力する。

【００３４】また、この信号を生成する際に、既にＶＣ
Ｏ３０５クロックの立ち下がりエッジを検出した場合、
リセットタイミング信号およびロードタイミング信号を
出力する前に、リセット回路３０３は、制御回路３０１
に対してエッジ検出信号を出力する。

【００３５】エッジ検出信号を受けた制御回路３０１
は、符号発生器３０２に対して拡散符号の２チップ目の
符号より発生させるために制御信号、および、分周回路
３０７に対しては拡散符号周期周波数を生成するための
初期値に２を加えた値を設定する。

【００３６】この信号を受けた符号発生器３０２は、リ
セット信号のタイミングで復調用拡散符号の２チップ目
（ただし、これはこの限りではなく、符号スタートタイ
ミング信号で発生されるｎ番目の符号チップに対して２
チップ後のチップから符号を発生されれば良い）より発
生を始め、また、分周回路３０７はリセット回路３０３
から出力されるロードタイミングにより、この２を加え
た初期値よりカウントを開始する。

【００３７】仮にリセット回路３０３においてマッチド
フィルタ３０９のピーク信号出力２０１とリセットタイ
ミングおよびロードタイミング生成までの間に立ち下が
りエッジが検出されなかった場合、制御回路３０１は、
符号発生器３０２に対して拡散符号の１チップ目の符号
より発生させるために制御信号、および、分周回路３０
７に対しては拡散符号周期周波数を生成するための初期
値に１を加えた値（上記と同様に、これもこの限りでは
なく、符号スタートタイミング信号で発生されるｎ番目
の符号チップに対して１チップ後のチップから符号を発
生させる値）を設定する。これを受けた符号発生器３０
２および分周回路３０７は、上記と同様の動作を行う。

【００３８】次に、ロードタイミング信号を受けた制御
回路３０１は、マッチドフィルタ３０９のピーク信号出
力および、分周回路３０７の出力を比較し、互いにＬＯ
Ｗレベルとなった時点で、スイッチ３０８に対してマッ
チドフィルタ３０９のピーク信号出力２０１をフェイズ
コンパレータ３０４に出力するほうに切り替える切り替
え信号を送出し、マッチドフィルタ３０９のピーク信号
出力をモニタ、受信信号がなくなることを検出するまで
の間スイッチ３０８の状態を保持する。

【００３９】仮に受信信号がないことを検出した場合、
制御回路３０１は符号発生器３０２に対して拡散符号の
先頭符号より発生させるために制御信号および分周回路
３０７に対しては拡散符号周期周波数を生成するための
初期値を出力後、リセット回路３０３に対しロードタイ
ミング送出指示信号を出力する。その後リセット回路３
０３からのロードタイミング信号を受けた制御回路３０
１はスイッチ３０８を内部クロック側に切り替えた後、
再度相関信号を検出するまでの間スイッチ３０８の状態
を保持する。

【００４０】また、マッチドフィルタ３０９のピーク信
号出力信号を受けたフェイズコンパレータ３０４は、符
号発生器３０２の符号発生タイミング信号の立ち上がり
エッジと、マッチドフィルタ３０９のピーク信号出力の
立ち上がりエッジの位相比較を行い、ＶＣＯ３０５の制
御電圧を変化させることにより、近似位相からのクロッ
ク位相引き込み動作を行う。

【００４１】以上のように、本発明の実施例によれば、
予め同一拡散符号チップクロック周波数を分周した内部
クロックに同期された安定したＶＣＯクロックを用い
て、相関ピークからリセットタイミング・ロードタイミ
ングの生成を行う手段と、相関ピークとチップレートク
ロックの位相関係を検出し、位相関係に応じて符号周期
クロック発生タイミングを制御する手段と、リセット動
作終了後、次の周期において、位相比較器に内部符号周
期クロックから相関ピーク信号へと切り替える手段を設
けることにより、信号を受信して相関ピークが得られる
とすぐに１チップ以内からのクロック位相引き込みが可
能となり、同期捕捉の高速化を図れるという効果が得ら
れる。

【００４２】また、これにより、通信開始時における同
期プリアンブル時間の短縮が実現でき、スループットの
向上が実現できるといった効果も得られ、なおかつ、そ
のシステムへの応用を行うに当たっては柔軟性のあるシ
ステム展開も考えられるという効果も得られる。

【００４３】またさらに、受信信号検出手段により受信
信号がないと判断した場合に、上記内部クロックの位相
とサンプリングクロックもしくは、符号発生タイミング
に合わせる手段をもたせることで、受信待機時において
高速に内部クロックに同期することが可能となり、バー
ストデータ受信時のバースト期間が短いサイクルできた
場合でも、高速なリセット動作による同期の確立が可能
となり、プリアンブル期間の短縮が図れるという効果が
得られ、さらにバースト受信毎に同期捕捉を行うことに
より、システム構築の柔軟性を拡大するという効果も得
られる。

【００４４】なお、以上の実施例では、相関器としてＳ
ＡＷマッチドフィルタを用いたが、同様にデジタルマッ
チドフィルタを用いてもよい。

【００４５】

【発明の効果】以上説明したように、本発明によれば、
マッチドフィルタにより受信信号と相関信号とを検出
し、上記相関信号を用いて受信信号の復調を行うための
クロック位相切り替えタイミングを生成することによ
り、同期捕捉に要する時間を短縮することができる効果
がある。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すブロック図である。

【図２】上記第１実施例の動作を示すタイムチャートで
ある。

【図３】本発明の第２実施例を示すブロック図である。

【符号の説明】

１０１、３０１…制御回路、 １０２、１０７、３０７…分周回路、 １０３、３０３…リセット回路、 １０４、３０４…フェイズコンパレータ、 １０５、３０５…ＶＣＯ、 １０６、３０６…ＴＣＸＯ、 １０８、３０８…スイッチ、 １０９、３０９…マッチドフィルタ、 ３０２…符号発生器。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 マッチドフィルタを用いたスペクトラム
   拡散通信装置において、 マッチドフィルタにより受信信号と相関信号とを検出
   し、上記相関信号を用いて、受信信号の復調を行うため
   のクロック位相切り替えタイミングを生成することを特
   徴とするリセット同期方式。
2. 【請求項２】 請求項１において、 符号周期信号と相関ピーク信号または独立した内部クロ
   ックとの位相差を比較する位相比較器と；該位相比較器
   の出力に基づいて、受信信号の復調を行うためクロック
   を生成する復調用クロック生成手段と；受信信号がない
   場合に、上記内部クロックを用いて上記位相比較器の位
   相比較信号とする第１の制御手段と；上記クロック位相
   切り替えタイミングと上記符号周期信号の位相関係を検
   出し、該位相関係に応じて上記符号周期信号の発生タイ
   ミングを制御する第２の制御手段と；リセット動作終了
   後、次の周期において、内部クロックから相関ピーク信
   号へと切り替える第３の制御手段と；受信信号がない場
   合に、上記内部クロックの位相を符号周期信号の発生タ
   イミングに合わせる第４の制御手段と；を有することを
   特徴とするリセット同期回路。
3. 【請求項３】 請求項１または２において、 上記マッチドフィルタにＳＡＷマッチドフィルタを用い
   ることを特徴とするスペクトラム拡散通信装置。
4. 【請求項４】 請求項１または２において、 上記マッチドフィルタにデジタルマッチドフィルタを用
   いることを特徴とするスペクトラム拡散通信装置。
5. 【請求項５】 請求項１または２において、 上記復調用クロック生成手段に電圧制御発振器を用いる
   ことを特徴とするスペクトラム拡散通信装置。
6. 【請求項６】 請求項１または２において、 上記内部クロックの生成手段に水晶発振器を用いること
   を特徴とするスペクトラム拡散通信装置。