JPH0964858A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0964858A JPH0964858A JP7236176A JP23617695A JPH0964858A JP H0964858 A JPH0964858 A JP H0964858A JP 7236176 A JP7236176 A JP 7236176A JP 23617695 A JP23617695 A JP 23617695A JP H0964858 A JPH0964858 A JP H0964858A
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- JP
- Japan
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- phase
- clock
- data
- change point
- circuit
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 位相同期抽出用ビットを付加することなく、
安定した位相同期の確立を行うことのできる位相同期回
路を提供すること。 【解決手段】 ディジタルデータ伝送における同期を確
立のための位相同期回路において、基準クロック信号に
基づいて多相クロック信号を生成する多相クロック生成
手段３と、多相クロック生成手段３により生成される出
力クロック信号をバーストデータの変化点に基づいてラ
ッチし、何相目に変化点があるかを検出するクロック相
検出手段と、伝送されるバーストデータをクロック相に
対応して保持する複数のデータ保持手段９と、クロック
相検出手段によって変化点が検出されたクロック相に対
応するデータ保持手段９に保持されたデータを出力デー
タとするデータ選択手段１０とを備えるように構成す
る。
安定した位相同期の確立を行うことのできる位相同期回
路を提供すること。 【解決手段】 ディジタルデータ伝送における同期を確
立のための位相同期回路において、基準クロック信号に
基づいて多相クロック信号を生成する多相クロック生成
手段３と、多相クロック生成手段３により生成される出
力クロック信号をバーストデータの変化点に基づいてラ
ッチし、何相目に変化点があるかを検出するクロック相
検出手段と、伝送されるバーストデータをクロック相に
対応して保持する複数のデータ保持手段９と、クロック
相検出手段によって変化点が検出されたクロック相に対
応するデータ保持手段９に保持されたデータを出力デー
タとするデータ選択手段１０とを備えるように構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルデータ
伝送における位相同期回路の分野に関する。
伝送における位相同期回路の分野に関する。
【０００２】
【従来の技術】従来、例えば、図２に示すように、主装
置に対して複数の従装置が接続されるポイント・マルチ
ポイント伝送方式のようなシステムでは、位相の異なる
データを利用するために位相同期回路が用いられてい
る。図２は、ポイント・マルチポイント伝送方式による
システム構成の一例を示す概略図である。すなわち、図
２に示すようなポイント・マルチポイント伝送方式で
は、一般に主装置と各従装置との間の接続距離がそれぞ
れ異なることから、主装置側で受信する各従装置側から
の送信データの位相も各々異なるものとなる。
置に対して複数の従装置が接続されるポイント・マルチ
ポイント伝送方式のようなシステムでは、位相の異なる
データを利用するために位相同期回路が用いられてい
る。図２は、ポイント・マルチポイント伝送方式による
システム構成の一例を示す概略図である。すなわち、図
２に示すようなポイント・マルチポイント伝送方式で
は、一般に主装置と各従装置との間の接続距離がそれぞ
れ異なることから、主装置側で受信する各従装置側から
の送信データの位相も各々異なるものとなる。
【０００３】位相同期回路は、このような位相の異なる
データを主装置で正しく受信するために、従装置からの
送信データに位相同期抽出用のビットを付加した形で伝
送される各送信データの同期をとるものである。ところ
が、送信データの同期をとるために位相同期抽出用のビ
ットを付加するということは、一定時間内に送信できる
データ量が減ることとなり、所定量のデータを伝送する
ためには、伝送速度を上げることが必要となる。このた
め、従来より位相同期抽出用のビットは極力短くするこ
とが考えられてきた。
データを主装置で正しく受信するために、従装置からの
送信データに位相同期抽出用のビットを付加した形で伝
送される各送信データの同期をとるものである。ところ
が、送信データの同期をとるために位相同期抽出用のビ
ットを付加するということは、一定時間内に送信できる
データ量が減ることとなり、所定量のデータを伝送する
ためには、伝送速度を上げることが必要となる。このた
め、従来より位相同期抽出用のビットは極力短くするこ
とが考えられてきた。
【０００４】上記位相同期回路としては、例えば、ＰＬ
Ｌ（Phase Locked Loop ）法，多点サンプリング法，多
相選択法を用いたものが一般的に知られており、これら
の方法を上記ポイント・マルチポイント伝送方式に適用
した場合、ＰＬＬ法では位相同期確立に時間がかかると
いう欠点が、多点サンプリング法では伝送速度の数倍の
クロック信号が必要であるという欠点がそれぞれ指摘さ
れており、ポイント・マルチポイント伝送方式には多相
選択法が有効であるということが、従来より一般的とな
っている。
Ｌ（Phase Locked Loop ）法，多点サンプリング法，多
相選択法を用いたものが一般的に知られており、これら
の方法を上記ポイント・マルチポイント伝送方式に適用
した場合、ＰＬＬ法では位相同期確立に時間がかかると
いう欠点が、多点サンプリング法では伝送速度の数倍の
クロック信号が必要であるという欠点がそれぞれ指摘さ
れており、ポイント・マルチポイント伝送方式には多相
選択法が有効であるということが、従来より一般的とな
っている。
【０００５】図３は、従来の多相選択法を用いた位相同
期回路の一例を示すブロック図であり、図４は、図３の
位相同期回路における各回路からの出力波形を示すタイ
ミングチャートである。図３において、位相同期回路１
は、変化点検出回路２、多相クロック発生回路３、クロ
ック選択回路４、クロック決定回路５、決定結果保持回
路６、多相クロックセレクタ７、データ再生回路８の各
回路から構成されている。
期回路の一例を示すブロック図であり、図４は、図３の
位相同期回路における各回路からの出力波形を示すタイ
ミングチャートである。図３において、位相同期回路１
は、変化点検出回路２、多相クロック発生回路３、クロ
ック選択回路４、クロック決定回路５、決定結果保持回
路６、多相クロックセレクタ７、データ再生回路８の各
回路から構成されている。
【０００６】変化点検出回路２は、受信されたバースト
データの変化点（クロック立ち上がり点及びクロック立
ち下がり点）を検出するものである。多相クロック発生
回路３は、基準となるクロック信号（以下、基準クロッ
ク信号）を所定時間シフトしていくことにより、多相ク
ロック信号を生成するものであり、本例では、基準クロ
ック信号を含めて４相分のクロック信号を生成してい
る。
データの変化点（クロック立ち上がり点及びクロック立
ち下がり点）を検出するものである。多相クロック発生
回路３は、基準となるクロック信号（以下、基準クロッ
ク信号）を所定時間シフトしていくことにより、多相ク
ロック信号を生成するものであり、本例では、基準クロ
ック信号を含めて４相分のクロック信号を生成してい
る。
【０００７】クロック選択回路４、変化点検出回路２か
らの出力パルスの立ち上がりタイミングで、多相クロッ
ク発生回路３の出力クロック信号をラッチし、多相クロ
ックの何相目に変化点があるかを見つけるためのもので
ある。クロック決定回路５は、クロック選択回路４の保
護を行うための回路であり、所定条件を満たす場合（こ
の場合、２回連続同一相に変化点があるとき）、条件を
満たしたクロック相を決定するものである。
らの出力パルスの立ち上がりタイミングで、多相クロッ
ク発生回路３の出力クロック信号をラッチし、多相クロ
ックの何相目に変化点があるかを見つけるためのもので
ある。クロック決定回路５は、クロック選択回路４の保
護を行うための回路であり、所定条件を満たす場合（こ
の場合、２回連続同一相に変化点があるとき）、条件を
満たしたクロック相を決定するものである。
【０００８】決定結果保持回路６は、クロック決定回路
５により決定されたクロック相を保持するための回路で
あり、多相クロックセレクタ７は、多相クロック発生回
路３により生成したクロック信号の中から、決定結果保
持回路６により保持している相のみ選択する回路であ
る。データ再生回路８は、多相クロックセレクタ７によ
り選択されたクロック信号に対してデータ位相を合わせ
るための回路である。
５により決定されたクロック相を保持するための回路で
あり、多相クロックセレクタ７は、多相クロック発生回
路３により生成したクロック信号の中から、決定結果保
持回路６により保持している相のみ選択する回路であ
る。データ再生回路８は、多相クロックセレクタ７によ
り選択されたクロック信号に対してデータ位相を合わせ
るための回路である。
【０００９】以上の構成において、入力されるバースト
データの変化点に対して、４相分のクロック信号の中か
らクロック相を決定するとともに、当該クロック相のク
ロック信号を選択し、選択されたクロック信号にデータ
位相を合わせることにより、位相同期を確立している。
データの変化点に対して、４相分のクロック信号の中か
らクロック相を決定するとともに、当該クロック相のク
ロック信号を選択し、選択されたクロック信号にデータ
位相を合わせることにより、位相同期を確立している。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の位相同期回路１にあっては、多相クロック信
号を多相クロックセレクタ７によって選択するという構
成となっていたため、以下に述べるような問題点があっ
た。すなわち、多相クロックセレクタ７によってクロッ
ク信号選択の決定を行う時にはクロック相が変化するた
め、セレクタ出力のクロック位相をシフトするか、また
は、クロック位相が決定までクロック信号を出力しない
ようにしなければならず、後段回路での安定動作を保証
するためには、クロック決定論理よりも長い位相同期抽
出用のビットが必要となっていた。
うな従来の位相同期回路１にあっては、多相クロック信
号を多相クロックセレクタ７によって選択するという構
成となっていたため、以下に述べるような問題点があっ
た。すなわち、多相クロックセレクタ７によってクロッ
ク信号選択の決定を行う時にはクロック相が変化するた
め、セレクタ出力のクロック位相をシフトするか、また
は、クロック位相が決定までクロック信号を出力しない
ようにしなければならず、後段回路での安定動作を保証
するためには、クロック決定論理よりも長い位相同期抽
出用のビットが必要となっていた。
【００１１】また、位相同期抽出用のビット長を長くす
れば安定したクロック相の選択が可能となるが、伝送速
度をさらに上げることが要求され、ビット長を短くすれ
ば、クロック相の選択がむずかしくなるという問題点が
あった。このように、多相選択法を用いた場合でも位相
同期抽出用ビットは最低数ビット必要となり、この位相
同期抽出用ビットを付加することによって伝送速度の上
昇が余儀なくされていた。
れば安定したクロック相の選択が可能となるが、伝送速
度をさらに上げることが要求され、ビット長を短くすれ
ば、クロック相の選択がむずかしくなるという問題点が
あった。このように、多相選択法を用いた場合でも位相
同期抽出用ビットは最低数ビット必要となり、この位相
同期抽出用ビットを付加することによって伝送速度の上
昇が余儀なくされていた。
【００１２】本発明の課題は、上記問題点を解消し、位
相同期抽出用ビットを付加することなく、安定した位相
同期の確立を行うことのできる位相同期回路を提供する
ことにある。
相同期抽出用ビットを付加することなく、安定した位相
同期の確立を行うことのできる位相同期回路を提供する
ことにある。
【００１３】
【課題を解決するための手段】本発明の位相同期回路
は、ディジタルデータ伝送における同期を確立のための
位相同期回路において、基準クロック信号に基づいて多
相クロック信号を生成する多相クロック生成手段と、前
記多相クロック生成手段により生成される出力クロック
信号を伝送されるバーストデータの変化点に基づいてラ
ッチし、当該出力クロック信号の何相目に変化点がある
かを検出するクロック相検出手段と、伝送されるバース
トデータを、前記多相クロック生成手段により生成され
たクロック相に対応してそれぞれ保持する複数のデータ
保持手段と、複数のデータ保持手段の中から前記クロッ
ク相検出手段によって変化点が検出されたクロック相に
対応するデータ保持手段を選択し、当該データ保持手段
に保持されたデータを出力データとするデータ選択手段
と、を備えるように構成している。
は、ディジタルデータ伝送における同期を確立のための
位相同期回路において、基準クロック信号に基づいて多
相クロック信号を生成する多相クロック生成手段と、前
記多相クロック生成手段により生成される出力クロック
信号を伝送されるバーストデータの変化点に基づいてラ
ッチし、当該出力クロック信号の何相目に変化点がある
かを検出するクロック相検出手段と、伝送されるバース
トデータを、前記多相クロック生成手段により生成され
たクロック相に対応してそれぞれ保持する複数のデータ
保持手段と、複数のデータ保持手段の中から前記クロッ
ク相検出手段によって変化点が検出されたクロック相に
対応するデータ保持手段を選択し、当該データ保持手段
に保持されたデータを出力データとするデータ選択手段
と、を備えるように構成している。
【００１４】この場合、請求項２に記載するように、前
記クロック相検出手段は、伝送されるバーストデータの
変化点を検出する変化点検出部と、前記変化点検出回路
により検出される変化点で前記多相クロック生成手段に
より生成される出力クロック信号をラッチし、何相目に
クロック変化点があるかを検出するクロック選択部と、
前記クロック選択部により検出されたクロック相に連続
して変化点がある場合、当該クロック相を目的のクロッ
ク相として決定するクロック決定部と、前記クロック決
定部により決定されたクロック相を保持する結果保持部
と、を有することが好ましい。
記クロック相検出手段は、伝送されるバーストデータの
変化点を検出する変化点検出部と、前記変化点検出回路
により検出される変化点で前記多相クロック生成手段に
より生成される出力クロック信号をラッチし、何相目に
クロック変化点があるかを検出するクロック選択部と、
前記クロック選択部により検出されたクロック相に連続
して変化点がある場合、当該クロック相を目的のクロッ
ク相として決定するクロック決定部と、前記クロック決
定部により決定されたクロック相を保持する結果保持部
と、を有することが好ましい。
【００１５】
【発明の実施の形態】以下、本願発明の一実施形態を図
面に基づいて説明する。図１は、本実施形態における位
相同期回路の一例を示すブロック図である。なお、図１
において、図３に示す従来例と同一要素部分には同一符
号を付している。本実施形態の位相同期回路１は、大別
して、多相クロック生成手段となる多相クロック発生回
路３と、クロック相検出手段の機能を有する変化点検出
回路（変化点検出部）２，クロック選択回路（クロック
選択部）４，クロック決定回路（クロック決定部）５，
決定結果保持回路（結果保持部）６と、データ保持手段
となる複数のデータ保持回路９，９，…と、データ選択
手段となるデータセレクタ１０との各回路から構成され
ている。
面に基づいて説明する。図１は、本実施形態における位
相同期回路の一例を示すブロック図である。なお、図１
において、図３に示す従来例と同一要素部分には同一符
号を付している。本実施形態の位相同期回路１は、大別
して、多相クロック生成手段となる多相クロック発生回
路３と、クロック相検出手段の機能を有する変化点検出
回路（変化点検出部）２，クロック選択回路（クロック
選択部）４，クロック決定回路（クロック決定部）５，
決定結果保持回路（結果保持部）６と、データ保持手段
となる複数のデータ保持回路９，９，…と、データ選択
手段となるデータセレクタ１０との各回路から構成され
ている。
【００１６】データ保持回路９，９，…は、多相クロッ
ク発生回路３により生成したクロック信号の各相毎にバ
ーストデータを記憶するための回路であり、例えば、多
相クロック発生回路３により基準クロック信号を含めて
４相分のクロック信号を生成している場合には、各相に
対応する４つのデータ保持回路９，９，…によって各相
のデータをそれぞれ記憶する。データセレクタは、決定
結果保持回路６により保持されているクロック相に対応
するデータクロック信号を、上記データ保持回路９，
９，…の中から選択する回路である。
ク発生回路３により生成したクロック信号の各相毎にバ
ーストデータを記憶するための回路であり、例えば、多
相クロック発生回路３により基準クロック信号を含めて
４相分のクロック信号を生成している場合には、各相に
対応する４つのデータ保持回路９，９，…によって各相
のデータをそれぞれ記憶する。データセレクタは、決定
結果保持回路６により保持されているクロック相に対応
するデータクロック信号を、上記データ保持回路９，
９，…の中から選択する回路である。
【００１７】次に上述実施形態の作用について説明す
る。まず、多相クロック発生回路２によって生成される
各クロック相に対応して、各データ保持回路９，９，…
にバーストデータが保持される。そして、変化点検出回
路３によって検出されるバーストデータの変化点（クロ
ック立ち上がり点または立ち下がり点）に基づいて、ク
ロック選択回路４，クロック決定回路５，決定結果保持
回路６により、多相クロック発生回路２によって生成さ
れた各クロック信号から所望のクロック相が選択・決定
される。次に、決定されたクロック相に対応するデータ
保持回路９からの出力データがデータセレクタ１０によ
って出力対象データとして選択される。
る。まず、多相クロック発生回路２によって生成される
各クロック相に対応して、各データ保持回路９，９，…
にバーストデータが保持される。そして、変化点検出回
路３によって検出されるバーストデータの変化点（クロ
ック立ち上がり点または立ち下がり点）に基づいて、ク
ロック選択回路４，クロック決定回路５，決定結果保持
回路６により、多相クロック発生回路２によって生成さ
れた各クロック信号から所望のクロック相が選択・決定
される。次に、決定されたクロック相に対応するデータ
保持回路９からの出力データがデータセレクタ１０によ
って出力対象データとして選択される。
【００１８】すなわち、本実施形態では、データセレク
タ１０によってクロック信号選択の決定を行う時にはク
ロック相が変化することがないため、従来例のように、
セレクタ出力のクロック位相をシフトしたり、クロック
位相が決定までクロック信号を出力しないようにするこ
とが不要となる。このため、後段回路での安定動作を保
証するために、位相同期抽出用のビットを用いることも
なくなる。
タ１０によってクロック信号選択の決定を行う時にはク
ロック相が変化することがないため、従来例のように、
セレクタ出力のクロック位相をシフトしたり、クロック
位相が決定までクロック信号を出力しないようにするこ
とが不要となる。このため、後段回路での安定動作を保
証するために、位相同期抽出用のビットを用いることも
なくなる。
【００１９】なお、前述の実施形態では、多相クロック
発生回路３において生成する多相クロック信号は、基準
クロック信号を含めて４相分となっているが、この相数
は任意に設定可能である。また、クロック決定回路５で
は、クロック選択回路４の保護のために連続して２回同
一相に変化点がある場合にクロック相を決定するように
しているが、この決定条件は、種々の条件に合わせて変
更可能であることはいうまでもない。
発生回路３において生成する多相クロック信号は、基準
クロック信号を含めて４相分となっているが、この相数
は任意に設定可能である。また、クロック決定回路５で
は、クロック選択回路４の保護のために連続して２回同
一相に変化点がある場合にクロック相を決定するように
しているが、この決定条件は、種々の条件に合わせて変
更可能であることはいうまでもない。
【００２０】
【発明の効果】本発明では、ポイント・マルチポイント
伝送方式において、位相同期抽出用のビットを伝送する
ことなく安定した位相同期クロック抽出回路を実現すめ
ことができ、位相同期抽出用のビットを付加することに
よる伝送速度の上昇をさけることができる。
伝送方式において、位相同期抽出用のビットを伝送する
ことなく安定した位相同期クロック抽出回路を実現すめ
ことができ、位相同期抽出用のビットを付加することに
よる伝送速度の上昇をさけることができる。
【図１】本実施形態における位相同期回路の一例を示す
ブロック図。
ブロック図。
【図２】ポイント・マルチポイント伝送方式によるシス
テム構成の一例を示す概略図。
テム構成の一例を示す概略図。
【図３】従来の多相選択法を用いた位相同期回路の一例
を示すブロック図。
を示すブロック図。
【図４】図３の位相同期回路における各回路からの出力
波形を示すタイミングチャート。
波形を示すタイミングチャート。
１ 位相同期回路 ２ 変化点検出回路（変化点検出部） ３ 多相クロック発生回路（多相クロック生成手段） ４ クロック選択回路（クロック選択部） ５ クロック決定回路（クロック決定部） ６ 決定結果保持回路（結果保持部） ７ 多相クロックセレクタ ８ データ再生回路 ９ データ保持回路（データ保持手段） １０ データセレクタ（データ選択手段）
Claims (2)
- 【請求項１】ディジタルデータ伝送における同期を確立
のための位相同期回路において、 基準クロック信号に基づいて多相クロック信号を生成す
る多相クロック生成手段と、 前記多相クロック生成手段により生成される出力クロッ
ク信号を伝送されるバーストデータの変化点に基づいて
ラッチし、当該出力クロック信号の何相目に変化点があ
るかを検出するクロック相検出手段と、 伝送されるバーストデータを、前記多相クロック生成手
段により生成されたクロック相に対応してそれぞれ保持
する複数のデータ保持手段と、 複数のデータ保持手段の中から前記クロック相検出手段
によって変化点が検出されたクロック相に対応するデー
タ保持手段を選択し、当該データ保持手段に保持された
データを出力データとするデータ選択手段と、 を備えることを特徴とする位相同期回路。 - 【請求項２】前記クロック相検出手段は、 伝送されるバーストデータの変化点を検出する変化点検
出部と、 前記変化点検出回路により検出される変化点で前記多相
クロック生成手段により生成される出力クロック信号を
ラッチし、何相目にクロック変化点があるかを検出する
クロック選択部と、 前記クロック選択部により検出されたクロック相に連続
して変化点がある場合、当該クロック相を目的のクロッ
ク相として決定するクロック決定部と、 前記クロック決定部により決定されたクロック相を保持
する結果保持部と、 を有することを特徴とする請求項１記載の位相同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236176A JPH0964858A (ja) | 1995-08-22 | 1995-08-22 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236176A JPH0964858A (ja) | 1995-08-22 | 1995-08-22 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964858A true JPH0964858A (ja) | 1997-03-07 |
Family
ID=16996900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7236176A Pending JPH0964858A (ja) | 1995-08-22 | 1995-08-22 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964858A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2373419A (en) * | 2001-03-16 | 2002-09-18 | Matsushita Comm Ind Uk Ltd | Digital data decoders |
| US6847243B2 (en) | 2000-07-21 | 2005-01-25 | Nec Electronics Corporation | Clock controlling method and circuit |
| JP2012147195A (ja) * | 2011-01-11 | 2012-08-02 | Fujitsu Ltd | 受信回路、伝送システムおよび受信方法 |
-
1995
- 1995-08-22 JP JP7236176A patent/JPH0964858A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847243B2 (en) | 2000-07-21 | 2005-01-25 | Nec Electronics Corporation | Clock controlling method and circuit |
| US6900680B2 (en) | 2000-07-21 | 2005-05-31 | Nec Electronics Corporation | Clock controlling method and circuit |
| US6965259B2 (en) | 2000-07-21 | 2005-11-15 | Nec Electronics Corporation | Clock controlling method and circuit |
| US7034592B2 (en) | 2000-07-21 | 2006-04-25 | Nec Electronics Corporation | Clock controlling method and circuit |
| GB2373419A (en) * | 2001-03-16 | 2002-09-18 | Matsushita Comm Ind Uk Ltd | Digital data decoders |
| JP2012147195A (ja) * | 2011-01-11 | 2012-08-02 | Fujitsu Ltd | 受信回路、伝送システムおよび受信方法 |
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