JPH096713A - システムメモリとｐｃｉマスタ装置との間のデータの転送を最適化するための方法、およびコンピュータにおけるメモリアクセス時間を最適化するためのシステム - Google Patents

Abstract

(57)【要約】 【目的】 外部マスタ装置と主メモリとの間のデータ転
送の時間を最適化するためのシステムを提供する。 【構成】 このシステムはＰＣＩマスタとのデータ転送
を調整するＰＣＩブリッジと主メモリへのアクセスを制
御するメモリコントローラとを備えた集積プロセッサを
含む。ＰＣＩマスタがタイムリーに応答できなければ、
ＰＣＩブリッジはＭＥＭＷＡＩＴ信号をメモリコントロ
ーラにアサートしてデータ転送を減速させる必要がある
ことを示し、次のメモリアドレスを与えてメモリ内の適
切なページを開くことを可能にし、適切な行アドレスス
トローブラインをアサートして後続のデータ転送を速め
る。ＭＥＭＷＡＩＴがデアサートされると、メモリコン
トローラは直ちに列アドレスストローブをアサートして
データを駆動する。メモリ内のページを早く開いて、Ｒ
ＡＳアクセス時間およびＲＡＳプリチャージ時間を節約
する。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】本発明は一般にメモリユニットとコンピ
ュータシステム内の周辺構成要素との間のデータの転送
に関する。より特定的には、本発明は、中央処理装置
（ＣＰＵ）の外部にある構成要素と主メモリとの間のト
ランザクションを速めるためのシステムに関する。さら
に特定的には、本発明は主メモリと周辺マスタコントロ
ーラとの間のデータの転送を最適化するためのシステム
に関する。

【０００２】

【関連技術の説明】データは一般に２つのステップでメ
モリとコンピュータシステム内の他の構成要素との間で
転送される。まずアクセスする構成要素が、所望のメモ
リ位置のアドレスを表わす信号をアドレスバスを介して
発生する。次のまたは後続のクロックサイクルで、その
構成要素がデータバスを介して実際にデータをアドレス
指定したメモリ位置に、またはそこから転送する。ほと
んどのコンピュータシステムでは、メモリへのデータア
クセスに要するクロックサイクル数は、メモリにアクセ
スする構成要素とメモリユニットの速度とに依存する。

【０００３】メモリ回路の速度は２つのタイミングパラ
メータに基づく。第１のパラメータはメモリアクセス時
間であり、これは、メモリアドレスを設定し、データバ
スを介して、またはそれからデータを生成する、または
捕捉するのにメモリ回路が必要とする最小の時間であ
る。第２のパラメータはメモリサイクル時間であり、こ
れはメモリ回路への２つの連続するアクセス間に必要な
最小の時間である。典型的にコンピュータシステムの主
ワーキングメモリを構成するのに用いられるダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）回路では、サイ
クル時間は典型的にはアクセス時間の約２倍である。Ｄ
ＲＡＭ回路は一般に、約６０−１００ナノ秒の範囲のア
クセス時間を有し、サイクル時間は１２０−２００ナノ
秒である。ＤＲＡＭ回路内の連続メモリアクセスに要す
る余分な時間が必要なのは、内部メモリ回路がデータ信
号を正確に生成するためにリチャージ（またはプリチャ
ージ）するためのさらなる時間を必要とするためであ
る。したがって、１０Ｍｈｚで動作するマイクロプロセ
ッサは、このようなマイクロプロセッサにおけるクロッ
クパルスが１００ナノ秒ごとに発生されるにもかかわら
ず、同じ１００ナノ秒チップに対して連続して（すなわ
ち隣接するクロックパルスで）２つのメモリアクセスを
行なうことはできない。ＤＲＡＭチップはそのチップ内
の次のアドレスにアクセスし得る前に安定するための時
間を必要とする。結果として、このような状態ではマイ
クロプロセッサはＤＲＡＭ回路内のデータへのアクセス
を得るまでに１つ以上のループサイクルを行なわなくて
はならない。典型的には、メモリコントローラユニット
（ＭＣＵ）がコンピュータシステムの一部として設けら
れて、ＤＲＡＭ主メモリへのアクセスを調整する。

【０００４】サイクルおよびアクセス時間によって起こ
る遅延に加えて、ＤＲＡＭ回路はまた、記憶データの整
合性を守るために周期的なリフレッシュサイクルを必要
とする。これらのサイクルはメモリアクセスに利用可能
な時間の約５〜１０％を消費し、典型的には４ミリ秒ご
とに２５６のリフレッシュサイクルを必要とする。ＤＲ
ＡＭ回路が周期的にリフレッシュされなければ、ＤＲＡ
Ｍ回路内に記憶されたデータは失われてしまう。

【０００５】これらの制約のために、ＤＲＡＭ回路で構
成されるメモリは、常に中央処理装置（ＣＰＵ）または
周辺マスタコントローラによって割当てられた時間間隔
内でメモリアクセスに応答できるわけではない。この場
合、データバスを介してデータの準備ができるまで、ま
たはデータバスからのデータがメモリ回路によって記憶
されるまでに補足プロセッササイクルまたは待ち状態が
必要であることを外部回路がＣＰＵ（または周辺マスタ
コントローラ）に伝えなくてはならない。ＣＰＵの処理
を遅くするだけでなく、待ち状態は一般にＣＰＵローカ
ルバスの使用を必要とし、それによって他のシステム回
路によるバスへのアクセスを制限してしまう。

【０００６】プロセッサの動作速度が上昇し、新世代の
プロセッサが開発されるにつれて、これらの新しいプロ
セッサの能力をフルに利用するには待ち状態を最小にす
ることが有利である。しかしながら、パーソナルコンピ
ュータにおいてこれらの新世代の高速プロセッサの最大
の利点を得るのは、ＤＲＡＭ主メモリ等のシステム内の
他の構成要素のサイズおよび電力の制約のために、特に
難しい。技術的または科学的計算や計算機援用設計のプ
ログラム等を伴うメモリ集約型のアプリケーションで
は、メモリアクセス時間がシステムの動作を大きく遅延
させるおそれがある。

【０００７】図１は先行技術のコンピュータシステム１
０のブロック図であり、マイクロプロセッサまたは中央
処理装置（ＣＰＵ）１２と、ＣＰＵ１２に結合されるＣ
ＰＵローカルバス１４と、双方ともＣＰＵローカルバス
１４に結合されるメモリコントローラ１６およびローカ
ルバス周辺装置１８とを含む。メモリバス１５を介して
メモリコントローラ１６に結合されるシステムメモリ１
７も示される。さらに、ＰＣＩ標準バス２０がＰＣＩバ
スブリッジ２２を介してＣＰＵローカルバス１４に結合
する。ＰＣＩバス２０に結合されるＰＣＩ周辺装置２８
が示される。ＰＣＩ周辺装置２８は、ＰＣＩマスタサイ
クルの間にＰＣＩバスの所有権を主張できるＰＣＩマス
タコントローラを含んでもよい。

【０００８】図１に示されるマイクロプロセッサ１２は
モデル８０４８６マイクロプロセッサを含んでもよく、
ＣＰＵローカルバス１４は８０４８６スタイルローカル
バスを含んでもよい。ＣＰＵローカルバス１４は、デー
タラインの組Ｄ［３１：０］、アドレスラインの組Ａ
［３１：０］、および制御ラインの組（特定的には図示
せず）を含む。８０４８６ＣＰＵローカルバス１４のプ
ロトコルおよび種々のバスサイクルに関する詳細は当該
分野では周知であり、多くの刊行物に見られるのでここ
では詳細には議論しない。ＣＰＵ１２、メモリコントロ
ーラ１６およびＰＣＩバスブリッジ２２は従来は別個の
集積回路チップ上に製造されていた。しかしながら、コ
ンピュータシステムにおける最近の傾向としては、ＣＰ
Ｕコアが単一の集積プロセッサチップ上に種々の周辺装
置と組合されている。例示的な集積プロセッサチップ
は、内部ＣＰＵローカルバスと外部ＰＣＩバスとの間の
高性能インタフェースを与えるバスブリッジを含む。外
部ＰＣＩバスに高性能インタフェースを与えることによ
って、外部データ転送に関して比較的高性能の特性を達
成することができる。

【０００９】ＰＣＩバスブリッジ２２は、ＣＰＵローカ
ルバス１４とＰＣＩバス２０との間の標準的なインタフ
ェースを与える。このように、ＰＣＩバスブリッジ２２
は２つのバス間のデータ、アドレスおよび制御信号の転
送を調整する。ＰＣＩバス２０は典型的には、マルチプ
レクスされるデータ／アドレスラインを含む高性能周辺
バスを含み、これはバーストモードデータ転送をサポー
トする。

【００１０】バーストモードの特徴は、ＰＣＩバス上の
バーストサイクルを介して高速で連続する記憶場所への
読出または書込を可能にする。メモリからの読出または
書込のための通常の手順では、第１のクロックサイクル
でＣＰＵがアドレスバスを介してアドレス信号を発生
し、後続のクロックサイクルでデータがシステムメモリ
１７へ、またはそれから転送される。データバスは３２
ビット幅なので、合計４つの８ビットバイトのデータが
２クロックサイクルごとにＣＰＵによって読出される
か、または書込まれることが可能である。データバスを
介して転送される４つの８ビットバイトの各組は、「倍
長語」と称する。バーストモードでは、アドレス段階に
干渉することなく後続のクロックサイクルの間にさらな
るシーケンシャルな倍長語を転送できる。たとえば、開
始アドレスのみがアドレスバスを介して送られるので、
合計４つの倍長語が５クロックサイクルだけを用いてＣ
ＰＵに読出され、次に第１の倍長語データが第２のサイ
クルの間に読出され、第３のサイクルの間に次の倍長語
データが読出されるといった具合である。これによって
バーストモード動作は比較的速いデータ転送速度を与え
る。

【００１１】認められるように、ＰＣＩ周辺装置２８は
ＰＣＩマスタコントローラを含んでもよい。従来の技術
に従えば、ＰＣＩマスタはＰＣＩバスの「所有権」をリ
クエストしてＰＣＩバス２０を介したトランザクション
を制御することができる。当業者には理解されるよう
に、コンピュータシステム内に複数のＰＣＩマスタが含
まれてもよく、このいずれもＰＣＩバス２０の所有権を
リクエストできる。ＰＣＩマスタはＰＣＩバス２０内の
制御ラインを介してＰＣＩブリッジ２２にＰＣＩバス２
０の所有権に対するリクエストを出す。ＰＣＩバスブリ
ッジ２２は典型的には、種々のＰＣＩマスタ間、および
ＣＰＵ１２等の内部マスタと他の内部マスタ間の所有権
のリクエストを調停する。典型的には、種々のマスタの
各々に優先権のランクが割当てられてその優先権を決定
する際にバスブリッジ２２を補助する。

【００１２】ＰＣＩブリッジ２２はＰＣＩマスタとして
も、ローカルバスマスタとしても動作し得る。ＣＰＵ１
２が集積プロセッサ外部のＰＣＩ「スレーブ」にアクセ
スすると、ＰＣＩブリッジ２２はＰＣＩマスタとして動
作する。典型的には、ＰＣＩブリッジ２２のこれらのＰ
ＣＩマスタサイクルの間に、ＣＰＵ１２または別のロー
カルバスマスタ（たとえばＤＭＡコントローラ）がＣＰ
Ｕローカルバス１４を所有し、ＰＣＩブリッジ２２がＰ
ＣＩバス２０を所有する。逆に、ＣＰＵローカルバス１
４上にある装置に対するＰＣＩ外部マスタアクセスに関
しては、ＰＣＩブリッジ２２は外部マスタに関してター
ゲットまたはスレーブとして機能し、ＣＰＵローカルバ
ス１４のマスタとして機能する。

【００１３】結果として、ＰＣＩマスタ（すなわち周辺
装置２８等）がＰＣＩバス２０の所有権を得て、メモリ
コントローラ１６等のＣＰＵローカルバス上にある装置
に対応するサイクルを始めると、ＰＣＩブリッジ２２は
ローカルバス１４の所有権を得る。この期間中に、ＣＰ
Ｕ１２および他の内部マスタはローカルバス１４を用い
ることはできない。これによって、上述のように主メモ
リ１７内のデータへのアクセスは少なくとも数クロック
サイクルを要するので、システムの動作にかなりの遅延
が生じる恐れがあり、ＣＰＵ１２等の他のシステム資源
は、外部マスタから／にデータがアクセスされている
間、待たなくてはならない。ＰＣＩマスタは非常に遅い
速度でデータを転送し得るし、かつバーストデータ転送
の実行中に複数の倍長語を転送し得ることがこの問題を
さらに大きくしている。結果として、ＰＣＩマスタが低
速でシステムメモリ１７にアクセスすると、システムメ
モリバスおよびＣＰＵローカルバスのバンド幅が制限さ
れる。

【００１４】

【発明の概要】上で概略的に述べた問題は、周辺ＰＣＩ
マスタ装置から主メモリへのデータアクセスを調整する
ＰＣＩブリッジを含むコンピュータシステムを提供する
ことによって、大部分解決される。ＰＣＩバスブリッジ
は、ＰＣＩマスタによって実行されるバーストメモリサ
イクルをＣＰＵローカルバス上の単一のメモリサイクル
に変換する。ＰＣＩマスタが書込サイクルの間にデータ
を送信する、または読出サイクルの間にデータを受信す
る準備ができていない場合にＣＰＵローカルバスを介し
て次のデータトランザクションのメモリアドレスを駆動
することによってデータトランザクションを最適化する
ようにＰＣＩブリッジが機能する。メモリコントローラ
ユニット（ＭＣＵ）はＣＰＵローカルバスからメモリア
ドレスを受取り、これが有効メモリ領域内にあることを
判断し、アドレス信号を行アドレス信号および列アドレ
ス信号にデコードする。行アドレス信号は直ちにＤＲＡ
Ｍメモリに適切な行アドレスストローブ信号（ＲＡＳ）
とともに入力され、アクセスされるメモリのページおよ
びバンクを示す。ＤＲＡＭメモリは、メモリの適切なペ
ージを開くことによって応答し、ＰＣＩマスタがデータ
を与えるまたは受取る準備ができるまでＭＣＵが待たな
くてはならなければＤＲＡＭページを開くのに必要であ
ろうプリチャージ時間およびアクセス時間を節約する。

【００１５】ＰＣＩマスタが書込データを与えるのをＰ
ＣＩブリッジが待つ、またはＰＣＩマスタが読出データ
を受取る準備ができたことを示す（バースト書込および
読出に関する第１のデータトランザクションの後）のを
待つ間、ＰＣＩブリッジはＭＥＭＷＡＩＴ信号をＭＣＵ
に対してアサートして、データがまだ書込まれるかまた
は読出される準備ができていないことを示す。しかしな
がら、このＭＥＭＷＡＩＴ期間の間であり、かつＰＣＩ
がローカルバスの所有権を有している間、ＭＣＵは次の
アドレス信号を用いてメモリの適切なページを開き、後
続のデータ転送を速める。マスタからデータがＰＣＩブ
リッジによって受取られると（またはマスタがデータを
読出す準備ができたことを示すと）、ＰＣＩブリッジは
ＭＥＭＷＡＩＴ信号をデアサートし、ＭＣＵが列アドレ
スストローブ（ＣＡＳ）信号をアサートして、データ転
送を行なう。

【００１６】ＰＣＩマスタが次の書込データを送る、ま
たは現在ＰＣＩブリッジによってラッチされているデー
タを読出す準備ができたことを示すのをＰＣＩブリッジ
が待つ間、ＭＥＭＷＡＩＴ信号をアサートするのと実質
的に同時に、ＰＣＩブリッジはローカルバスアドレスス
トローブＡＤＳ＃を駆動して、次のデータトランザクシ
ョンをはじめ、次のトランザクションのメモリアドレス
を駆動する。アドレスおよび制御信号を与えることによ
ってより早く次のデータトランザクションを始めること
によって、ＭＣＵはアドレス信号をデコードし、かつＤ
ＲＡＭページを開くことができ、一方で同時にマスタ装
置はデータを受取るまたは駆動する準備をする。ＤＲＡ
Ｍページが開かれ、ＭＥＭＷＡＩＴ信号がアクティブで
ある間、ＰＣＩブリッジがＭＥＭＷＡＩＴラインをデア
サートしてＰＣＩマスタがデータ転送を完了する準備が
できたことを示すまで、ＭＣＵは「減速する」または待
ち状態サイクルを介してループする。

【００１７】ＭＥＭＷＡＩＴラインがＰＣＩブリッジに
よってデアサートされると、ＭＣＵはメモリアクセスを
「加速」し、ＤＲＡＭページを開いたままでＢＲＤＹ＃
ラインをアサートすることによってサイクルを完了す
る。ＢＲＤＹ＃がアサートされると、ＰＣＩブリッジ
は、ＡＤＳ＃をアサートして新しいアドレスをＣＰＵロ
ーカルバスへと駆動することによって次のサイクルを始
める。ＰＣＩブリッジがＭＥＭＷＡＩＴをアサートして
メモリバスを減速し、その間にＭＣＵがアドレスをデコ
ードして次のアクセスが同じＤＲＡＭページまたはＤＲ
ＡＭバンク内にあるかどうかを判断する。ＭＥＭＷＡＩ
Ｔがアサートされるている間に、適切なＤＲＡＭページ
を開くことによって次のアクセスが行なわれる。

【００１８】ＭＥＭＷＡＩＴがアサートされる期間中、
システムメモリのバンクのうちの何らかのものに対して
システムタイマによってリフレッシュサイクルが始めら
れて、そのバンク内のＤＲＡＭ回路をリフレッシュでき
る。ＭＣＵはリフレッシュサイクルがサービスされる前
にまずアドレスされたメモリ位置をラッチしなくてはな
らない。リフレッシュが完了した後、その間に別のペー
ジへのアドレスが受取られるのでない限り、メモリ内の
前のページが再び開かれる。

【００１９】本発明の他の目的および利点は、添付の図
面を参照して、以下の説明を読むことにより明らかにな
るであろう。

【００２０】本発明には種々の変形および代替的な形態
が可能だが、その具体的な実施例を例として図面に示
し、ここに詳細に説明する。しかしながら、図面および
その詳細な説明は本発明を開示する特定の形に制限する
ものではなく、本発明は前掲の特許請求の範囲によって
規定されるその範囲および精神に含まれるすべての変
形、均等物および代替物を包含するものである。

【００２１】

【詳細な説明】ここで図２を参照して、好ましい実施例
に従って構成されるコンピュータシステムは一般に、集
積プロセッサ（ＩＰ）５０と、ＰＣＩバス１００を介し
て集積プロセッサ５０に接続される外部ＰＣＩマスタ７
５と、好ましくはメモリバス１５０によって集積プロセ
ッサ５０に接続されるＤＲＡＭ回路からなる主メモリユ
ニット１２５とを含む。集積プロセッサ５０は好ましく
は、ＣＰＵコア６０と、ＣＰＵコア６０に結合されるＣ
ＰＵローカルバス６５と、ローカルバス６５と外部ＰＣ
Ｉバス１００との間でデータ、アドレス、および制御信
号をインタフェースさせることができるＰＣＩバスブリ
ッジ８０と、メモリコントローラユニット（ＭＣＵ）９
０と、タイマ８５と、オンチップ周辺装置７０とを含
む。集積プロセッサ５０の図示される構成要素の各々
は、好ましくは単一の集積回路上に製造され、共通の集
積回路パッケージ内に収容される。

【００２２】好ましい実施例では、ＣＰＵコア６０はモ
デル８０４８６マイクロプロセッサ命令セットを実現
し、ＣＰＵバス６５はモデル８０４８６スタイルローカ
ルバスを含む。したがって、好ましい実施例において、
ＣＰＵローカルバス６５は３２ビット組のデータライン
Ｄ［３１：０］と、３２ビット組のアドレスラインＡ
［３１：０］と、１組の制御ライン（具体的には図示せ
ず）とを含む。しかしながら、ＣＰＵコアは、本発明の
原理から逸脱することなく、他のマイクロプロセッサタ
イプの命令セットを実現するように構成されてもよいこ
とを理解されたい。

【００２３】当業者には理解されるように、ＰＣＩバス
ブリッジ８０は好ましくはバスインタフェースユニット
（ＢＩＵ）（具体的には図示せず）の一部を形成し、Ｃ
ＰＵローカルバス６５とＰＣＩバス１００との間の標準
的なインタフェースを与える。このように、ＰＣＩバス
ブリッジ８０は、ＣＰＵローカルバス６５とＰＣＩバス
１００との間のデータ、アドレス、および制御信号の転
送を調整する。認められるように、ＣＰＵローカルバス
６５は好ましくは８０４８６スタイルローカルバスを含
み、これは当業者には周知であるように別個のアドレス
およびデータラインを含み、一方ＰＣＩバス１００は複
数のマルチプレクスされるアドレス／データラインを含
む。したがって、当業者には理解されるように、ＰＣＩ
バスブリッジ８０は、好ましくはローカルバス６５の３
２ビットアドレスラインＡ［３１：０］をＰＣＩバス１
００上のマルチプレクスされるアドレス／データライン
ＡＤ［３１：０］に適切なマルチプレクスユニット（図
示せず）を介して接続するように機能する。同様に、Ｐ
ＣＩブリッジ８０は、ローカルバス６５の３２ビットデ
ータラインＤ［３１：０］をＰＣＩバス１００のマルチ
プレクスされるアドレス／データラインＡＤ［３１：
０］に直接接続する。

【００２４】ＰＣＩブリッジ８０はまた、ＣＰＵローカ
ルバス６５の制御ラインを介して駆動されるいくつかの
制御信号、ＡＤＳ＃、Ｒ／Ｗ、Ｍ／ＩＯ、バイトイネー
ブル（Ｃ／ＢＥ＃）、Ｄ／ＣおよびＢＬＡＳＴ＃を発生
する。通常の規定に従って、ＡＤＳ＃はＣＰＵローカル
バス６５を介して読出または書込サイクルを始めるよう
に機能するアドレスストローブ制御信号である。ＰＣＩ
ブリッジ８０は、ローカルバス６５上にターゲットを有
するバスサイクルのためにＡＤＳ＃信号を発生する。Ａ
ＤＳ＃信号は、好ましくはアクティブ・ロー・ストロー
ブ信号である。ＰＣＩブリッジ８０はまた、ＰＣＩバス
上のＣ／ＢＥ＃（０）ラインの状態に応答してＲ／Ｗ信
号を発生して、トランザクションが読出または書込サイ
クルを含むかどうかを示す。Ｍ／ＩＯは、メモリまたは
Ｉ／Ｏ装置にサイクル状態を示す。最後に、ＢＬＡＳＴ
＃信号は、データがローカルバス上の単一のアクセスに
おいて転送されているのか、またはバーストモードにお
いて転送されているのかを示す。好ましい実施例に従え
ば、ＰＣＩブリッジ８０はまた、メモリコントローラユ
ニット（ＭＣＵ）９０にＭＥＭＷＡＩＴ信号を送り、こ
れからＭＥＭＨＩＴ信号を受取る。これらの信号は、図
２に示されるようにＰＣＩブリッジ８０とＭＣＵ９０と
の間の直接の電気的接続を介して伝送されてもよく、ま
たはＣＰＵローカルバス６５内の制御線を介して与えら
れてもよい。

【００２５】ＰＣＩブリッジ８０はまた、ＣＰＵローカ
ルバス上の構成要素からＲＤＹ＃／ＢＲＤＹ＃制御信号
を受取って、その構成要素によるサイクルの完了を示
す。たとえば、メモリコントローラ９０がＢＲＤＹ＃を
アサートすると、データラインＤ［３１：０］を介して
データを与えていること、またはデータを受取ったこと
を示す。ＰＣＩバス１００の側で、ＰＣＩブリッジ８０
は、図２に示されるように好ましくはＰＣＩマスタ７５
に制御ラインを介して接続するＴＲＤＹ＃出力信号を発
生する。同様に、ＰＣＩブリッジ８０は、好ましくはＰ
ＣＩマスタ７５と集積プロセッサ５０との間の制御ライ
ンを介してＰＣＩマスタ７５からＩＲＤＹ＃を受取る。
ＩＲＤＹ＃およびＴＲＤＹ＃の双方ともがアサートされ
るとデータが転送される。

【００２６】ＣＰＵ内部ローカルバス６５は、好ましく
は複数のバスマスタをサポートすることができるマルチ
マスタバスである。ＣＰＵ６０、ＰＣＩブリッジ８０、
および周辺装置７０（たとえば直接メモリアクセスコン
トローラを含み得る）は各々、ＣＰＵローカルバス６５
の所有権を主張することができる。これらの内部マスタ
による内部ローカルバス６５の所有権は、典型的にはバ
スインタフェースユニット（ＢＩＵ）または他のバスア
ービタ（具体的には図示せず）によって調停される。

【００２７】本発明の動作の説明において以下により詳
細に説明するように、ＰＣＩブリッジ８０はＰＣＩマス
タとして機能し得る。集積プロセッサ５０が外部ＰＣＩ
「スレーブ」にアクセスすると、ＰＣＩブリッジ８０
は、ＰＣＩバス１００の所有権を得ることによって他の
外部ＰＣＩマスタと同様に動作する。したがって、ＣＰ
Ｕコア６０、または周辺装置７０がＣＰＵローカルバス
６５の所有権を主張すると、ＰＣＩブリッジ８０は、好
ましくは、サイクルがＰＣＩバス１００上にある装置に
向けられていれば、ＰＣＩバス１００の所有権を主張す
る。

【００２８】逆に、ＰＣＩ外部マスタがＣＰＵローカル
バス６５上にある装置に対してアクセスを求める場合に
は、ＰＣＩブリッジ８０は外部ＰＣＩマスタに関するタ
ーゲットまたはスレーブとして動作する。ＰＣＩブリッ
ジはこれに応答してＣＰＵローカルバス６５上で対応す
るサイクルを実行し、それによって外部ＰＣＩマスタが
たとえばシステムメモリ１２５内に割当てられたデータ
を読出し、かつ書込むことを可能にする。したがって、
これらのＰＣＩマスタサイクルの間に、外部ＰＣＩマス
タはＰＣＩバス１００を所有し、ＰＣＩブリッジ８０は
ローカルバス６５を所有する。ＰＣＩブリッジ８０がＣ
ＰＵローカルバス６５の所有権をリクエストすると、Ｈ
ＯＬＤリクエストをＣＰＵ６０に発生し、マスタシップ
が付与されるとＣＰＵ６０はＰＣＩブリッジ８０に肯定
応答信号ＨＬＤＡを戻す。

【００２９】メモリコントローラ９０は好ましくは、主
メモリ１２５への高性能３２ビットデータ経路をサポー
トする統合制御ユニットを含む。好ましい実施例におい
ては、メモリコントローラ９０は工業規格モジュールを
用いて２５６ＭＢまでのＤＲＡＭをサポートする４つの
３２ビットバンクの直接の接続を与える。ＭＣＵ９０は
主メモリ１２５へのアクセスを制御し、ＣＰＵローカル
バス６５に接続して、ＣＰＵ６０、ＰＣＩブリッジ８０
および他の周辺装置（包括的に７０として示される）の
ためのメモリへの経路を与える。上述のように、ＭＣＵ
９０は好ましくは、本発明の原理に従ってＰＣＩブリッ
ジ８０にＭＥＭＨＩＴ信号を与え、ＰＣＩブリッジから
ＭＥＭＷＡＩＴ信号を受取る。ＭＣＵ９０はシステムタ
イマ８５からタイミング信号を受取る。

【００３０】引続き図２を参照して、ＭＣＵ９０は好ま
しくは主メモリ１２５に、アドレスラインＭＡ［１１：
０］、メモリデータラインＭＤ［３１：０］、行アドレ
スストローブ（ＲＡＳ）ラインＲＡＳ＃（３：０）、列
アドレスストローブ（ＣＡＳ）ラインＣＡＳ＃（３：
０）および書込イネーブルラインＷＥ＃を含むメモリバ
ス１５０を介して接続する。アドレス信号はメモリアド
レスラインＭＡ［１１：０］を介して伝送され、マルチ
プレクスされる、およびマルチプレクスされないメモリ
装置のためにアクセスされるメモリ内の位置を選択す
る。データライン（ＭＤ３１─ＭＤ０）は、従来の技術
に従って、ＤＲＡＭ回路および集積プロセッサ５０、ま
たは他の外部装置に、およびこれらからデータを転送す
るためのメモリデータバスラインである。書込イネーブ
ル信号ＷＥ＃は、メモリアクセスが書込サイクルである
かどうかを示し、典型的にはＣＰＵローカルバス上のＷ
／Ｒ制御信号から捕捉される。

【００３１】慣用の技術に従って、行アドレスストロー
ブ（ＲＡＳ）ライン（ＲＡＳ３＃−ＲＡＳ０＃）は、好
ましくは、各ＤＲＡＭバンクに関してメモリアドレスバ
スＭＡ［１１：０］から行アドレスデータをクロックイ
ンするためにＤＲＡＭ回路が用いるアクティブロー出力
を含む。好ましい実施例では、１つのＲＡＳラインが各
バンク専用となる。４つのＤＲＡＭバンクが用いられる
好ましい実施例では４つのＲＡＳラインが設けられる。
同様に、４つの列アドレスストローブ（ＣＡＳ）ライン
（ＣＡＳ３＃−ＣＡＳ０＃）は、１バイトにつき１ＣＡ
Ｓで、ＤＲＡＭバイトの各バンクに対してメモリアドレ
スバスＭＡ［１１：０］から列アドレスデータをクロッ
クインするのにＤＲＡＭ回路が用いるアクティブロー出
力として設けられる。したがって、たとえばＣＡＳ３＃
は各ＤＡＲＭバンク内のバイト３に関するＤＲＡＭ列ア
ドレスストローブである。

【００３２】引続き図２を参照して、主メモリ１２５は
好ましくは、各バンクが３２ビット（すなわち４バイ
ト）幅である複数のバンクに構成されるＤＲＡＭ回路を
含む。当業者には理解されるように、ＤＲＡＭバンクの
各々は典型的には「ページ」にさらに分割される。ペー
ジサイズは、使用されるそれぞれのＤＲＡＭチップのサ
イズに依存する。システムボード上に配置され得るチッ
プの数を減らすようにより少ないコネクタピンでＤＲＡ
Ｍチップが動作することを可能にするために、ＤＲＡＭ
チップはマルチプレクスされた態様でアドレスされる。
すなわち、各メモリセルのアドレスが２つの部分に分け
て伝送される。アドレスの前半は行アドレスを規定し、
後半は列アドレスを規定する。好ましい実施例では、メ
モリアドレスバスＭＡ（１１：０）の最初の１２のライ
ンはマルチプレクスされる出力であり、ＲＡＳ信号の間
に行アドレス位置を、ＣＡＳ信号の間に列アドレス位置
を伝える。したがって、個々のメモリセルが列アドレス
および行アドレスによって選択される。行アドレスおよ
び列アドレス信号がＤＲＡＭメモリに入力される従来の
態様は、図３および４の従来のタイミング図に示され
る。図３（読出サイクル）および図４（書込サイクル）
に一般的に示されるように、ＲＡＳ（行アドレスストロ
ーブ）制御ラインがアサートされると（すなわちＲＡＳ
がローに駆動されると）、行アドレスがＤＲＡＭメモリ
のアドレス入力に駆動される。これは行アドレスを内部
行アドレスラッチにクロックする。行アドレスは、ＲＡ
Ｓがアサートされる前の期間（ｔ_ASR ）と、ＲＡＳがア
サートされた後の期間（ｔ_RAH ）との間、安定していな
くてはならない。アドレス入力は次に列アドレスに変え
られ、ＣＡＳ（列アドレスストローブ）がアサートされ
る（ＣＡＳがローに駆動される）。ＣＡＳはまた出力イ
ネーブルとして機能して、ＣＡＳがアサートされると必
ずデータピンアウト上の３状態ドライバが可能化される
ようにする。ＣＡＳがアサートされ得る時間は、最小の
ＲＡＳ対ＣＡＳ遅延期間（ｔ_RCD ）によって決定され
る。ＲＡＳからのアクセス時間（ｔ_RAC ）およびＣＡＳ
からのアクセス時間（ｔ_CAC ）の両方が出会ってから、
データが利用可能となる。性能の制限はＲＡＳからのア
クセス時間（ｔ_RAC ）によって決定される。メモリアク
セスにとって決定的となる別のタイミングパラメータは
ＲＡＳプリチャージ時間（ｔ_RP）である。プリチャージ
時間（ｔ_RP）とは、ＤＲＡＭ回路が前のアクセスから回
復するのに必要な時間のことである。データが利用可能
となった瞬間に同じＤＲＡＭ装置への別のサイクルが始
められるわけではない。したがって、ダイナミックメモ
リに対するサイクル時間はアクセス時間を上回る。アク
セス時間とサイクル時間との差がプリチャージ時間であ
る。ＤＲＡＭ回路のこれらのタイミング特性は、メモリ
トランザクションを迅速にしようとすると決定的なもの
となる。

【００３３】引続き図２を参照して、ＤＲＡＭ主メモリ
１２５の動作に関する別の重要なファクタは、ＤＲＡＭ
回路の周期的リフレッシュの必要性に関する。当業者に
は理解されるように、データビットをストアするのに個
々のＤＲＡＭ回路において用いられるトランジスタは典
型的には１つだけである。トランジスタは、単に、キャ
パシタにわずかな電荷をストアするスイッチとして機能
する。電荷の量は「０」がストアされるか、「１」がス
トアされるかを決定する。どのキャパシタにも漏れがあ
るので、ＤＲＡＭチップ内のキャパシタの電荷は、絶縁
体の損失の結果、ゆっくりと放散する。最終的にキャパ
シタの電荷は完全に放散し、メモリ内容が失われてしま
う恐れがある。この問題に対する解決法は、データが失
われる前にＤＲＡＭ回路を読出し、同じデータをＤＲＡ
Ｍチップに再度書込むことである。この手順は、ＤＲＡ
Ｍを「リフレッシュする」と称する。

【００３４】ＤＲＡＭリフレッシュ速度は、好ましくは
システムタイマ８５から導出される。好ましい実施例で
は、ほとんどのＤＲＡＭリフレッシュサイクルがシステ
ムの性能に影響を与えないように、「隠れた」ＲＡＳ前
ＣＡＳの時間をずらしたリフレッシュ機構が用いられ
る。リフレッシュサイクルに必要な期間をさらに最小に
するために、ＭＣＵ９０は好ましくは空のバンクに対し
てはリフレッシュサイクルを行なわない（すなわちＤＲ
ＡＭメモリの特定のバンクにＤＲＡＭ回路が設けられて
いない場合）。リフレッシュの時間をずらすと、各ＤＲ
ＡＭバンクを個々にリフレッシュすることによって瞬時
の電流の需要を低減する。この態様で、バンク０がリフ
レッシュされ、次にバンク１がリフレッシュされるとい
う具合である。リフレッシュサイクルが起こる周期はシ
ステムタイマ８５によって決定される。タイマによって
与えられるクロックは、好ましくは標準の周波数（２５
６ＫＨｚ）の４倍であって、リフレッシュサイクルは４
μ秒ごとに始まり、事実上のリフレッシュ周期は１ミリ
秒につき２５６サイクルとなる。結果として、各ＤＲＡ
Ｍバンクを別個に、かつ２５６のリフレッシュサイクル
を行なうのに標準のリフレッシュ周期である４ミリ秒以
内で連続して、駆動するために、タイマ出力を用いるこ
とができる。この態様で、各バンクはいかなるバンクも
同時にリフレッシュされることなく、約１５．６２５μ
秒の標準速度でリフレッシュサイクルを受取る。従来の
技術に従えば、リフレッシュサイクルはＲＡＳの前縁の
前にＣＡＳをアサートすることによって始められ、これ
は通常のＤＲＡＭアクセス中には起こらない。

【００３５】オンチップ周辺装置ブロック７０は、好ま
しくは集積プロセッサ５０内に実現され得る種々の周辺
装置を表わす。たとえば、直接メモリアクセスコントロ
ーラ（ＤＭＡ）または割込コントローラ等の構成要素が
集積プロセッサパッケージの一体化した部分として含ま
れてもよい。当業者には理解されるように、種々の周辺
装置が集積プロセッサ５０の一部として設けられる。

【００３６】引続き図２を参照して、ＰＣＩバス１００
およびＰＣＩマスタ装置７５を以下に詳細に説明する。
ＰＣＩバス１００は、いくつかのＰＣＩマスタをサポー
トすることができるマルチマスタ能力を備えた高性能３
２ビットマルチプレクスアドレス／データバスである。
好ましいコンピュータシステムの実施例では、どのＰＣ
ＩマスタもＰＣＩバスの制御をリクエストすることがで
き、バスの所有権を付与されると、どのＰＣＩターゲッ
ト装置に対してもサイクルを発生することができる。

【００３７】ＰＣＩバス１００の制御ラインおよびマル
チプレクスされるアドレス／データラインＡＤ［３１：
０］は、好ましくは、ＰＣＩマスタ７５等のＰＣＩ周辺
構成要素とＰＣＩブリッジ８０とに接続する。制御ライ
ンは好ましくは、コマンド／バイトイネーブル、サイク
ルフレーム信号、ターゲットレディ信号、およびイニシ
エータレディ信号を含む。コマンド／バイトイネーブル
（Ｃ／ＢＥ３＃−Ｃ／ＢＥ０＃）は、同じラインを介し
てマルチプレクスされた転送コマンドおよびバイトイネ
ーブルデータを伝送する。コマンド／バイトイネーブル
ラインＣ／ＢＥ［３−０］＃は、アドレス段階における
バスコマンドを規定する。データ段階の間に、Ｃ／ＢＥ
［３−０］＃は、どのバイトレーンが意味のあるデータ
を有しているかを決定するバイトイネーブルとして用い
られる。

【００３８】サイクルフレーム信号（ＦＲＡＭＥ＃）は
維持入力／出力信号であり、好ましくは、ＰＣＩマスタ
によって駆動されてトランザクションの開始および継続
を示すアクティブロー信号を含む。したがって、ＦＲＡ
ＭＥ＃はアサートされるとバストランザクションの開始
を伝える。ＦＲＡＭＥ＃がデアサートされると、トラン
ザクションは最終データ段階にある。ＩＲＤＹ＃は、最
終データ段階をマークするＦＲＡＭＥ＃のデアサートと
同じクロック端縁でアサートされなくてはならないこと
に注目されたい。

【００３９】ターゲット／ローカルバスレディ（ＴＲＤ
Ｙ＃／ＬＲＤＹ＃）は、ＰＣＩおよびＣＰＵローカルバ
スターゲットによって駆動されて、ターゲットの現在の
データ段階を完了する能力を示すアクティブロー入力信
号を含む。ＴＲＤＹ＃と関連して用いられるイニシエー
タレディ信号（ＩＲＤＹ＃）は、ＰＣＩマスタの現在の
データ段階を完了する能力を示すアクティブロー信号を
含む。書込サイクルの間、たとえば、ＩＲＤＹ＃は有効
書込データがＡＤ［３１−０］にあることを示す。

【００４０】ＰＣＩバスに関するさらなる特徴は、オレ
ゴン州、ヒルスボロ（Hillsboro ）のＰＣＩ特殊権益グ
ループ（PCI Special Interest Group）の刊行物「ＰＣ
Ｉローカルバス仕様」（PCI Local Bus Specification
）に説明され、ここに引用によって援用する。

【００４１】引続き図２を参照して、本発明の動作を好
ましい実施例に従って説明する。ＰＣＩマスタ７５は、
ＰＣＩバスを介してリクエストを駆動することによって
ＰＣＩバス１００の所有権をリクエストする。ＰＣＩブ
リッジ８０はこれに応答してＨＯＬＤ信号をＣＰＵ６０
に送り、ＣＰＵローカルバス６５の所有権をリクエスト
する。ＣＰＵ６０は、ＨＬＤＡ信号をアサートすること
によってローカルバス６５の所有権を付与し、これがＰ
ＣＩブリッジ８０によって受取られる。ＰＣＩブリッジ
８０は、適切なバス付与信号をマスタ装置７５に送るこ
とによってＰＣＩマスタ装置７５がＰＣＩバス１００を
所有することを認める。

【００４２】ＰＣＩマスタ７５によってＦＲＡＭＥ＃信
号がアサートされると、ＰＣＩバス１００のマルチプレ
クスされるアドレスデータラインＡＤ［３１：０］が、
ＰＣＩマスタ７５によって有効アドレスで駆動される。
ＰＣＩブリッジ８０はアドレスを捕捉し、これをＣＰＵ
ローカルバス６５を介して与える。アドレスがメモリ内
の位置に対応する場合には、ＭＣＵ９０はＰＣＩブリッ
ジ８０にＭＥＭＨＩＴ信号を発行し、次にこれが装置選
択（デバイスセレクト）（ＤＥＶＳＥＬ＃）をＰＣＩマ
スタに発行して、トランザクションをクレームする。Ｐ
ＣＩバス１００のサイクル定義／バイトイネーブルライ
ンＣ／ＢＥ［３：０］が次にサイクル状態オペコードで
駆動され、現在のサイクルが書込（または読出）動作で
あることを示す。好ましい実施例に従えば、ＰＣＩブリ
ッジのＭ／ＩＯ信号は、ＰＣＩバスのＣ／ＢＥ［２］ラ
インから捕捉され、ＰＣＩブリッジの読出／書込信号Ｒ
／Ｗは、ＰＣＩバスのＣ／ＢＥ［０］ラインから捕捉さ
れる。次に（書込サイクルにおいて）、ＰＣＩマスタ７
５はＰＣＩバス１００のＡＤラインを介して書込みたい
データを送り、ＩＲＤＹ＃信号をアサートして有効デー
タがＰＣＩバス上にあることを示す。

【００４３】ＰＣＩマスタ７５によって始められたサイ
クルがバーストモード動作であれば、ＰＣＩマスタ７５
は初期メモリアドレスを送り、次にＰＣＩバス１００を
介してデータ信号を駆動する。後続のサイクルで、ＰＣ
Ｉマスタ７５は、連続するデータ伝送の各々についてメ
モリアドレスが４バイト増分されるべきであることを理
解して、バス１００を介してデータ信号を駆動するのみ
である。

【００４４】ＰＣＩマスタ７５からのバースト伝送に応
答して、ＰＣＩブリッジ８０は連続した（back-to-bac
k）メモリサイクルのシーケンスを発生する。ＣＰＵが
ＰＣＩブリッジ８０によってホールドにされると、ＰＣ
Ｉマスタ７５からのバーストサイクルは、従来の技術に
従ってＢＬＡＳＴ＃信号をアサートした状態に保つこと
によってＣＰＵローカルバス６５上の単一サイクルデー
タ転送のシーケンスに変形する。本発明の原理に従え
ば、ＰＣＩブリッジ８０による主メモリへの単一のアク
セスの各々は、マスタ装置が最高速度で動作していると
きさえも、性能の点で妥協することなくＰＣＩマスタの
速度に加減速することができる。

【００４５】本発明の動作は、ＰＣＩブリッジがメモリ
への書込サイクルを行なっているか、メモリへの読出サ
イクルを行なっているかによって異なる。これらの各サ
イクルを次に具体的に述べる。書込トランザクションの
間、ＰＣＩマスタ７５からのバーストサイクルは、ＰＣ
Ｉブリッジ８０によってＣＰＵローカルバス６５上の単
一サイクル書込アクセスのシーケンスに変えられる。Ｐ
ＣＩマスタはまず、ＰＣＩバスのＡＤラインＡＤ［３
１：０］を介してアクセスしたいメモリ内の位置のアド
レスを駆動する。ＰＣＩブリッジ８０はこれに応答して
ＣＰＵローカルバス６５を介してアドレスを駆動し、Ｍ
ＥＭＨＩＴがＭＣＵ９０によって（ヒットがもし起これ
ば）発行される。デバイスセレクトがＰＣＩブリッジ８
０によってアサートされ、ＰＣＩマスタに戻される。Ｐ
ＣＩマスタによってＰＣＩバスを介してデータが駆動さ
れ（ＩＲＤＹ＃として示される）、ＰＣＩブリッジ８０
へとデータがラッチされる（ＴＲＤＹ＃によって示され
る）。ＰＣＩブリッジ８０がＰＣＩマスタ７５から第１
のデータ情報およびアドレスを受取ると、ＰＣＩブリッ
ジ８０はＡＤＳ＃信号をアサートし、アドレスおよびデ
ータ信号をＣＰＵローカルバスへと送ることによってＣ
ＰＵローカルバス６５を介してそのサイクルを始める。
ＭＣＵ９０はメモリ内の特定されたアドレスへのデータ
の書込を進め、ＣＰＵローカルバス６５を介してＰＣＩ
ブリッジ８０にＢＲＤＹ＃制御信号をアサートして、デ
ータ書込サイクルの第１の倍長語を受取ったことを示
す。

【００４６】メモリへの後続のデータ書込（ＰＣＩバス
を介したバーストサイクルの間）に関しては、本発明
は、ＭＥＭＷＡＩＴを発行することによって、およびＭ
ＣＵ９０に次の倍長語データのメモリアドレスを、対応
する倍長語がＰＣＩマスタ７５から受取られる前に与え
ることによって、メモリを「加減速」する。これによっ
て、ＭＣＵ９０は、前もってデータが書込まれるメモリ
内のページを開く。その結果、ＭＣＵ９０は本質的に
「先を見て」次のデータ書込がどこで起こるかを判断す
ることができ、データが実際にＰＣＩマスタ７５によっ
て伝送される前にメモリのそのページへのアクセスを始
めることができる。

【００４７】この先を見る能力は、ＭＣＵ９０がＢＤＲ
Ｙ＃信号を戻した直後のバーストサイクルの間に第２の
およびすべての後続のデータ転送を開始することによっ
て達成される。ＭＣＵ９０からＢＲＤＹ＃信号を受取っ
た後、ＰＣＩブリッジ８０はＴＲＤＹ＃信号をアサート
して、ＰＣＩマスタ装置７５にターゲット（すなわちＭ
ＣＵ）がデータ書込トランザクションを完了したか、ま
たは準備ができていることを示す。次のクロック信号
で、ＰＣＩマスタはもし準備ができていれば書込むべき
次のデータを駆動して、ＩＲＤＹ＃をアサートして有効
データがＡＤラインを介して駆動されていることを示し
てもよい。しかしながら、ＰＣＩマスタ７５が遅く、デ
ータがまだ運ばれる準備ができていなければ、ＩＲＤＹ
＃がＰＣＩマスタによってデアサートされて、準備がで
きている有効データを持たないことを示す。ＩＲＤＹ＃
がＴＲＤＹ＃のアサートに続くクロックサイクルでデア
サートされれば、ＰＣＩブリッジ８０はＭＥＭＷＡＩＴ
信号をＭＣＵ９０に対してアサートし続け、ＭＣＵが無
効データを書込むことを防ぐ。ＭＥＭＷＡＩＴ信号は少
なくとも１クロックサイクルの間、無条件にアサートさ
れることに注目されたい。ＭＥＭＷＡＩＴ信号を与える
のに加えて、ＰＣＩブリッジ８０はＣＰＵローカルバス
６５を介して次の書込位置のメモリアドレスを駆動し、
同時にＡＤＳ＃信号をアサートし、これによってＭＣＵ
９０はアドレス信号をラッチすることとなる。ＭＣＵは
次に適切な行アドレスストローブ（ＲＡＳ）ラインをア
サートし、それによって次のアドレスが位置されるペー
ジをＤＲＡＭメモリ内の適切なバンクにおいて開くのを
可能にする。

【００４８】ＰＣＩマスタ装置７５が、ＩＲＤＹ＃のマ
スタによるアサートで示されるようにデータを駆動する
準備ができると、データがＰＣＩバス１００からＰＣＩ
ブリッジ８０を介してＣＰＵローカルバス６５に転送さ
れ、ＭＥＭＷＡＩＴ信号がＰＣＩブリッジ８０によって
デアサートされる。ＭＵＣ９０はこれに応答してデータ
をラッチして、列アドレスストローブ（ＣＡＳ）をアサ
ートして転送を完了する。この手順の結果、アドレスが
異なるＤＲＡＭバンク内にあった場合にはＲＡＳアクセ
ス時間（ｔ_RAC ）を節約することができ、アドレスが同
じＤＲＡＭバンク内の異なるページにあった場合にはＲ
ＡＳアクセス時間（ｔ_RAC ）とＲＡＳプリチャージ時間
（ｔ_RP）の両方を節約することができる。

【００４９】逆に、ＰＣＩマスタ７５によるバースト読
出トランザクションの第１のサイクルにおいては、シス
テムメモリ１２５に対するサイクルが、ＰＣＩバス１０
０およびＣＰＵローカルバス６５の両方のマスタシップ
が達成された後に開始される。ＰＣＩマスタ７５は、Ｆ
ＲＡＭＥ＃信号をアサートしてＰＣＩバス１００のアド
レスラインをリクエストされたデータのアドレスで駆動
することによってサイクルを示す。ＰＣＩブリッジ８０
は、読出すべきメモリ内のアドレスを実質的に同時に駆
動する。ＭＣＵ９０は読出アドレスを受取り、アドレス
が主メモリ１２５内のアドレスに対応する場合にはＭＥ
ＭＨＩＴ信号を発行し、これに応答してＰＣＩブリッジ
はマスタ７５にＤＥＶＳＥＬ＃信号を発行する。ＰＣＩ
マスタ７５はトランザクションを続け、ＰＣＩブリッジ
８０はローカルバスアドレスストローブ信号ＡＤＳ＃を
アサートして、ＭＣＵ９０にアドレス信号をラッチさせ
る。ＭＣＵ９０は次にメモリの行および列に対するアク
セスを進め、有効データを戻し、これはローカルバス６
５上のＢＲＤＹ＃のアサートによって示される。これに
応答して、ＰＣＩブリッジ８０はＰＣＩバス１００上で
ＴＲＤＹ＃信号を発行し、メモリに対する次の読出サイ
クルをすぐに開始する。

【００５０】ＰＣＩマスタ７５がＴＲＤＹ＃信号に応答
して（またはその前に）ＩＲＤＹ＃信号をアサートしな
ければ、ＰＣＩブリッジ８０がＭＣＵ９０にＭＥＭＷＡ
ＩＴをアサートして読出サイクルが加減速される。ＭＥ
ＭＷＡＩＴがアサートされている間、ＭＣＵ９０はＰＣ
Ｉブリッジ８０から次の読出アドレスを受取り、アドレ
ス信号を行および列アドレスにデコードする。ＭＣＵ９
０は次に、適切なＲＡＳラインのアサートによって可能
化される行アドレスを用いて、読出アドレスが位置され
るメモリ内のページを開く。好ましい実施例において
は、ＭＣＵ９０はまた、適切なＣＡＳラインによって可
能化される列アドレスを与えることによってメモリバス
１５０へとデータを駆動する。結果として、ＭＥＭＷＡ
ＩＴがまだアサートされている間に、読出すべきデータ
がローカルバスに駆動される。

【００５１】ＰＣＩマスタ装置７５がＩＲＤＹ＃をアサ
ートし、かつ第１のデータ段階を受取ると、次の読出サ
イクルはＰＣＩブリッジ８０によるＭＥＭＷＡＩＴのデ
アサートで進められる。好ましい実施例に従って次のデ
ータがローカルバスにロードされると、ＭＣＵ９０はＢ
ＲＤＹ＃信号をもって直ちに応答し、ＰＣＩブリッジ８
０はＴＲＤＹ＃信号を発行して、ＰＣＩマスタに次のデ
ータ段階の読出の準備ができていることを示す。ＴＲＤ
Ｙ＃信号の発行後、ＰＣＩマスタは、ＡＤＳ＃をアサー
トしてローカルバスを介して次の読出アドレスを駆動
し、ＭＥＭＷＡＩＴをアサートすることによって、次の
読出サイクルを直ちに始める。

【００５２】本発明の原理はまた、ＭＥＭＷＡＩＴがア
サートされている間にリフレッシュサイクルを行なうこ
とを可能にするように、リフレッシュサイクルの間にも
実現することができる。ＭＥＭＷＡＩＴがアサートされ
ている間に、ページが開かれている同じＤＲＡＭバンク
にリフレッシュリクエストが発行されると、ＭＣＵ９０
は好ましくは、ＣＡＳラインをアクティブな状態に保
ち、かつＲＡＳラインをデアサートしてプリチャージサ
イクルを始めることによって、ＲＡＳ前ＣＡＳリフレッ
シュサイクルを始める。プリチャージサイクルが完了す
ると、ＭＣＵ９０はＲＡＳラインをアサートしてリフレ
ッシュサイクルを開始し、ｔ_RAS 時間に出会うまで行な
い、このときにＲＡＳラインはデアサートされてプリチ
ャージサイクルを再び始める。プリチャージサイクルが
完了すると、ＭＣＵ９０は前のＤＲＡＭページを再び開
き、ＭＥＭＷＡＩＴがまだアサートされていればメモリ
バスを減速し続ける。

【００５３】ＭＥＭＷＡＩＴがリフレッシュサイクルの
間にデアサートされると、ＭＣＵ９０は好ましくはｔ
_RAS に出会うまで待ち、ＲＡＳラインをデアサートして
プリチャージサイクルを始める。プリチャージサイクル
が完了すると、ＭＣＵ９０は前のＤＲＡＭページを開
き、ＢＲＤＹ＃をＰＣＩブリッジ８０にアサートした後
メモリアクセスを完了する。リフレッシュリクエストが
起こるまで、または別のマスタによって異なるＤＲＡＭ
ページに後続のデータアクセスが行なわれるまで、ＤＲ
ＡＭページは開かれたままである。リフレッシュが完了
した後にＤＲＡＭページを先に開くことによってこのシ
ーケンスで節約される時間はｔ_RAC 期間である。

【００５４】ＭＥＭＷＡＩＴがアサートされている間
に、リフレッシュリクエストが異なるＤＲＡＭバンクに
発行されれば、ＭＣＵ９０は好ましくは、ＣＡＳライン
をアクティブに保ったままで現在のアクティブＲＡＳラ
インをデアサートして現在のページを閉じ、新しいバン
クのＲＡＳラインを直ちにアサートしてリフレッシュサ
イクルを始める。ｔ_RAS に出会うまで新しいＲＡＳライ
ンはアクティブなままであり、出会うとＲＡＳラインは
デアサートされてプリチャージを始める。プリチャージ
サイクルが完了すると、ＭＣＵ９０は前のＤＲＡＭペー
ジを開き、ＭＥＭＷＡＩＴがまだアサートされていれば
メモリバスを減速し続ける。

【００５５】逆に、リフレッシュサイクルの間にＭＥＭ
ＷＡＩＴがデアサートされれば、ＭＣＵは好ましくはｔ
_RAS に出会うまで待ち、ＲＡＳラインをデアサートして
プリチャージサイクルを始める。プリチャージサイクル
の完了時に、ＭＣＵは前のＤＲＡＭページを開き、ＢＲ
ＤＹ＃をアサートした後メモリアクセスを完了する。リ
フレッシュリクエストまたは別のＰＣＩマスタが異なる
ページにメモリリクエストを発行するまで、ＤＲＡＭペ
ージは開いたままである。やはり、リフレッシュが完了
した後に前もってＤＲＡＭページを開くことによって節
約される時間はｔ_RAC 期間である。

【００５６】本発明のプロトコルが実現される態様をさ
らに理解するために、例示的なタイミング図を説明す
る。図５ないし９は、主メモリ内の様々な位置への読出
および書込サイクルと関連するデータ、アドレスおよび
制御信号を示すタイミング図である。ＤＲＡＭメモリの
状態は、これらの図の理解を深めるために、タイミング
図の下の行に示される。

【００５７】まず図５を参照して、主メモリ内のＤＲＡ
Ｍバンクの同じページに対してメモリへの２つの連続す
るアクセスが行なわれる場合について、加減速されるメ
モリ読出サイクルが示される。初期状態において、メモ
リ内のページは、同じページへの前のメモリアクセスを
示すＤＲＡＭＳＴＡＴＥ表示で示されるように、開かれ
ている。この初期期間において、ＲＡＳ（１）ラインは
アサートされて、ＤＲＡＭメモリのバンク１がアクセス
され、そのバンクのページが開かれていることを示す。
次に、ＰＣＩブリッジによって（１）ＡＤＳ＃制御信号
をローに駆動し、（２）Ｗ／Ｒ信号をハイにアサートし
て書込サイクルを示し、（３）アドレスおよびデータ情
報をローカルバスを介して与えることによって、書込サ
イクルが始められる。従来の技術に従って、ＭＣＵは、
メモリ書込が実際にそのサイクルを完了するまでに、第
１のＴ２サイクルにおいて早くＢＲＤＹ＃をアサートす
る。その後少し経ってから、ＭＣＵはＣＡＳ（２）ライ
ンをアサートし、データ書込を完了する。

【００５８】ＰＣＩブリッジはＢＲＤＹ＃信号をＭＣＵ
から受取ると直ちに、ＡＤＳ＃信号をアサートして読出
サイクルである次のサイクルを開始し、これはＷ／Ｒラ
インがローに駆動されることによって表わされる。同時
に、ＰＣＩブリッジはＭＥＭＷＡＩＴ信号をアサート
し、メモリバスを減速する。好ましい実施例に従えば、
ＭＥＭＷＡＩＴがアサートされている間にアドレス信号
がＭＣＵに与えられる。ＤＲＡＭページが既に開かれて
いるので、ＭＣＵは、図５に示される状態においてＲＡ
Ｓラインの状態を変えることによってページを開く必要
はない。しかしながら、好ましい実施例では、ＭＣＵは
ＣＡＳライン（この場合ＣＡＳ（２））をアサートし
て、読出すべきデータをメモリバスへと駆動し、したが
ってローカルバスへと駆動する。ＭＥＭＷＡＩＴがデア
サートされると、ＭＣＵはＢＲＤＹ＃をアサートして、
データが利用可能であり、ＤＲＡＭページが次のサイク
ルのために開いたままであることを示す。

【００５９】したがって、アドレスが同じＤＲＡＭペー
ジにあれば、ＰＣＩブリッジ８０によってＭＥＭＷＡＩ
Ｔがデアサートされるまで、またはリフレッシュサイク
ルリクエストが発行されるまで待ち状態サイクルを介し
てループすることによってＭＣＵ９０はメモリバス１５
０を減速する。ＭＥＭＷＡＩＴがデアサートされると、
ＭＣＵ９０はＢＲＤＹ＃をアサートし、メモリアクセス
を完了する。別のマスタ装置が異なるページに対してメ
モリリクエストを発行するまで、またはリフレッシュリ
クエストが起こるまで、ＤＲＡＭページは開いたままで
ある。

【００６０】ここで図６を参照して、同じＤＲＡＭペー
ジに対する加減速メモリ書込サイクルが示される。やは
り、初期状態においてＤＲＡＭページは開かれており、
そのページへの前のアクセスを示す。次に、ＰＣＩブリ
ッジはＡＤＳ＃制御信号をアサートし、Ｗ／Ｒ信号をア
サートして書込サイクルを示し、ＭＥＭＷＡＩＴライン
をアサートしてＰＣＩマスタがまだデータを送信する準
備ができていないことを示す。ＭＥＭＷＡＩＴラインが
アサートされている間、好ましい実施例に従えば、ＰＣ
ＩブリッジはＭＣＵに書込サイクルのアドレスを駆動す
る。しかしながら、適切なページが既に開かれているの
で、ＲＡＳラインの状態は変わらない。ＭＥＭＷＡＩＴ
信号がＰＣＩブリッジによってデアサートされると、Ｍ
ＣＵはＢＲＤＹ＃をアサートして、適切なＣＡＳライン
（ＣＡＳ（２））をアサートすることによって書込サイ
クルを完了する。ＭＥＭＷＡＩＴ信号のない後続の読出
サイクルが図６に示される。

【００６１】ここで図７を参照して、異なるＤＲＡＭバ
ンクに対する加減速メモリ読出サイクルが示される。初
期状態において、バンク３のＤＲＡＭページが、ＲＡＳ
（３）のアサートによって示されるように前のメモリア
クセスから開かれている。次に、ＰＣＩブリッジは読出
サイクルを示すようにＲ／Ｗラインをローに保ったまま
でＡＤＳ＃制御信号をアサートする。実質的に同時にＰ
ＣＩブリッジはＭＥＭＷＡＩＴ信号をアサートして、Ｐ
ＣＩマスタ装置がデータを受取る準備がまだできていな
いことを示す。好ましい実施例に従えば、ＰＣＩブリッ
ジはローカルバスを介してアドレスを駆動し、そこでＭ
ＣＵによって受取られる。ＭＣＵはアドレスをデコード
し、ＤＲＡＭバンク３からＤＲＡＭバンク２に変え、Ｒ
ＡＳ（３）をハイに駆動しながら行アドレスストローブ
ラインＲＡＳ（２）をローに駆動して、デコードされた
行アドレスをバンク２に駆動する。ＭＣＵは次にバンク
２内の適切なＤＲＡＭページを開き、４つのＣＡＳライ
ンをアサートすることによって所望のデータをメモリバ
スを介して送り、次にローカルバスに駆動する。ＭＥＭ
ＷＡＩＴ信号がデアサートされてＰＣＩマスタがデータ
を受取る準備ができたことを示すと、ＭＣＵはＢＲＤＹ
＃信号をアサートし、読出サイクルが行なわれたことを
示す。

【００６２】したがって、アドレスが異なるＤＲＡＭバ
ンクに対するものであれば、ＭＣＵは、ＭＥＭＷＡＩＴ
がアサートされている間に現在のバンクの現在のＤＲＡ
Ｍページを閉じ、新しいバンクのＤＲＡＭページを直ち
に開く（異なるＤＲＡＭバンクがアクセスされるのでＲ
ＡＳプリチャージサイクル時間が存在しないため）。Ｍ
ＥＭＷＡＩＴがデアサートされるまで、またはリフレッ
シュリクエストが発行されるまで、待ち状態サイクルを
介してループすることによってＭＣＵはメモリバスを減
速する。ＭＥＭＷＡＩＴがデアサートされた後、ＭＣＵ
はＢＲＤＹ＃をアサートし、メモリアクセスを完了す
る。マスタによる別のページへの後続のメモリアクセス
まで、またはリフレッシュリクエストが受取られるま
で、ＤＲＡＭページは開いたままである。このシーケン
スにおいて、ＤＲＡＭページにアクセスする時間（ｔ
_RAC ）が、データアクセスに先立ってページを開くこと
によって節約される。

【００６３】図８はメモリ内の別のページへの加減速メ
モリ読出サイクルを示す。最初の２つの状態は、ＭＥＭ
ＷＡＩＴのない読出サイクル前の書込サイクルを示す。
次にＰＣＩブリッジは、読出サイクルを示すようにＷ／
Ｒラインがローに保たれたままで、ＡＤＳ＃制御信号を
アサートし、ＭＥＭＷＡＩＴを同時にアサートする。Ｍ
ＥＭＷＡＩＴがアサートされている間、ＰＣＩブリッジ
はアドレスをローカルバスを介してＭＣＵに駆動する。
ＭＣＵはアドレスをデコードし、メモリ内の適切なペー
ジを開く。ページが開かれると、ＭＣＵはＣＡＳライン
をアサートして、データをメモリバスへ、次にローカル
バスへと駆動する。ＭＥＭＷＡＩＴがデアサートされる
と、ＭＣＵはＢＲＤＹ＃をアサートして、読出サイクル
が完了することを示す。

【００６４】したがって、アドレスが別のＤＲＡＭペー
ジにあれば、ＭＣＵはＭＥＭＷＡＩＴがアサートされた
状態で現在のＤＲＡＭページを閉じ、プリチャージ状態
に進む。ＲＡＳプリチャージが完了すると、ＭＣＵ９０
はＤＲＡＭページを開き、ＭＥＭＷＡＩＴがデアサート
されるまで、またはリフレッシュリクエストが発行され
るまで待ち状態サイクルを介してループすることによっ
てメモリバス１５０を減速する。ＭＥＭＷＡＩＴがデア
サートされた後、ＭＣＵはＢＲＤＹ＃をアサートし、Ｃ
ＡＳをアサートすることによってメモリアクセスを完了
し、ＤＲＡＭページの特定のバイトがアクセスされるこ
とを可能にする。データ転送が完了した後、ＤＲＡＭペ
ージは、リフレッシュリクエストが受取られるまで、ま
たは別のマスタ装置がメモリリクエストを別のページに
発行するまで、開いたままである。このシーケンスで
は、ＲＡＳプリチャージサイクル時間（ｔ_RP）が節約さ
れ、ＤＲＡＭページにアクセスするのに必要な時間（ｔ
_RAC ）が節約される。

【００６５】最後に図９はリフレッシュサイクルが介在
する加減速メモリ読出サイクルを示す。図９の初期状態
は書込サイクルである。次にＰＣＩブリッジはＡＤＳ＃
制御信号をアサートし、Ｗ／Ｒ信号をローに駆動し、同
時にＭＥＭＷＡＩＴをアサートし、ＰＣＩマスタがデー
タを受取る準備がまだできていないことを示す。ＰＣＩ
ブリッジはローカルバス上でアドレスを駆動し、ここで
これがＭＣＵによって受取られ、メモリ内の所望のペー
ジにアクセスするのに用いられる、。ＭＣＵは次に適切
な列アドレスストローブラインＣＡＳ（２）をアサート
し、データをメモリバスへと駆動する。しかしながら、
ＭＥＭＷＡＩＴがまだアサートされている間に、リフレ
ッシュリクエストがＭＣＵによって受取られる。ＭＥＭ
ＷＡＩＴがまだアサートされた状態で、ＭＣＵは、バン
ク０のためのリフレッシュサイクルをそのバンクについ
てＲＡＳ前にＣＡＳをアサートすることによって行な
う。リフレッシュが完了した後、ＭＣＵは、再びＲＡＳ
（１）をアサートすることによってメモリ内の適切なペ
ージを再び開き、ＣＡＳ（２）をアサートすることによ
ってデータを駆動する。

【００６６】上の開示が十分に理解されれば、種々の変
形および変更が当業者には明らかになるであろう。前掲
の特許請求の範囲はこれらの変形および変更のすべてを
包含すると解釈されたい。

【図面の簡単な説明】

【図１】ＰＣＩマスタ装置をサポートする先行技術のコ
ンピュータシステムの機能ブロック図である。

【図２】好ましい実施例に従って構成されるコンピュー
タシステムの機能ブロック図である。

【図３】典型的な読出サイクルのタイミング図である。

【図４】典型的な書込サイクルのタイミング図である。

【図５】図２に示されるシステムの動作を示すタイミン
グ図である。

【図６】図２に示されるシステムの動作を示すタイミン
グ図である。

【図７】図２に示されるシステムの動作を示すタイミン
グ図である。

【図８】図２に示されるシステムの動作を示すタイミン
グ図である。

【図９】図２に示されるシステムの動作を示すタイミン
グ図である。

【符号の説明】

５０ 集積プロセッサ ６０ ＣＰＵ ６５ ＣＰＵローカルバス ７０ オンチップ周辺装置 ８０ ＰＣＩブリッジ １００ ＰＣＩバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビクター・エフ・アンドレード アメリカ合衆国、78732 テキサス州、オ ースティン、バン・ヘルフ・コート、 12400 (72)発明者 ケリー・エム・ホートン アメリカ合衆国、78749 テキサス州、オ ースティン、サリダ・ドライブ、10317

Claims (31)

【特許請求の範囲】
1. 【請求項１】 システムメモリとＰＣＩマスタ装置との
   間のデータの転送を最適化するための方法であって、前
   記ＰＣＩマスタはＰＣＩバスを介してＰＣＩブリッジに
   接続し、ＰＣＩブリッジはＣＰＵローカルバス上にあ
   り、システムメモリはメモリバスを介してメモリコント
   ローラに接続し、前記メモリコントローラもまたローカ
   ルバス上にあり、前記方法は （ａ） ＰＣＩマスタによってＰＣＩバスの所有権を主
   張するステップと、 （ｂ） ＰＣＩマスタによってＰＣＩバス上のアドレス
   信号を駆動するステップと、 （ｃ） ＰＣＩブリッジによってローカルバス上のアド
   レスストローブ信号を発生し、前記アドレス信号をロー
   カルバスを介して駆動するステップと、 （ｄ） ＰＣＩブリッジによって待ち信号を発生して、
   ＰＣＩマスタがトランザクションのデータ段階を直ちに
   完了することができないことを示すステップと、 （ｅ） メモリコントローラによってアドレス信号をデ
   コードするステップと、 （ｆ） 前記メモリコントローラによってシステムメモ
   リ内の適切なページを開くステップと、 （ｇ） ＰＣＩマスタがデータ段階を完了する準備がで
   きたという指示に応答して待ち信号をデアサートするス
   テップと、（ｈ） メモリコントローラによってデータ
   トランザクションを完了するステ ップとを含む、方法。
2. 【請求項２】 適切なメモリページを開く前記ステップ
   （ステップ（ｆ））が、 （ｆ）（１） 行アドレス信号をシステムメモリに与え
   るステップと、 （ｆ）（２） 適切な行アドレスストローブ（ＲＡＳ）
   ラインをアサートして行アドレス信号を可能化するステ
   ップとを含む、請求項１に記載の方法。
3. 【請求項３】 ステップ（ｆ）（１）および（ｆ）
   （２）が、待ち信号がアサートされている間に完了され
   る、請求項２に記載の方法。
4. 【請求項４】 メモリコントローラがまた列アドレスを
   与え、適切な列アドレスストローブ信号をアサートし
   て、待ち信号がまだアサートされている一方で読出サイ
   クル中に前記メモリからデータを駆動する、請求項３に
   記載の方法。
5. 【請求項５】 待ち信号がアサートされている間にリフ
   レッシュサイクルが行なわれる、請求項１に記載の方
   法。
6. 【請求項６】 データトランザクションを完了する前記
   ステップ（ステップ（ｈ））が、 （ｈ）（１） 適切な列アドレスストローブ（ＣＡＳ）
   信号をアサートしている間に前記メモリに列アドレス信
   号を与えるステップと、 （ｈ）（２） ＰＣＩブリッジにＢＲＤＹ＃をアサート
   するステップとを含む、請求項１に記載の方法。
7. 【請求項７】 前記ＰＣＩブリッジが、前記メモリコン
   トローラからのＢＲＤＹ＃に応答してＰＣＩマスタにＴ
   ＲＤＹ＃をアサートする、請求項６に記載の方法。
8. 【請求項８】 ＴＲＤＹ＃信号に応答して前記ＰＣＩマ
   スタがＩＲＤＹ＃をアサートしなければ、前記ＰＣＩブ
   リッジがＭＥＭＷＡＩＴ信号をアサートする、請求項７
   に記載の方法。
9. 【請求項９】 書込サイクル中にＰＣＩマスタ装置とシ
   ステムメモリとの間のデータの転送を最適化する方法で
   あって、前記ＰＣＩマスタはＰＣＩバスを介してＰＣＩ
   ブリッジに接続し、ＰＣＩブリッジはＣＰＵローカルバ
   ス上にあり、システムメモリはメモリバスを介してメモ
   リコントローラに接続し、前記メモリコントローラもま
   たローカルバス上にあり、前記方法は （ａ） ＰＣＩバスの所有権をＰＣＩマスタが得るステ
   ップと、 （ｂ） ＰＣＩマスタがＰＣＩバスを介してバーストサ
   イクルを送るステップと、 （ｃ） 前記ＰＣＩブリッジが第１のアドレス信号およ
   び第１のデータ信号を前記バーストサイクルから受取
   り、前記ローカルバスの所有権を得るステップと、 （ｄ） 前記ＰＣＩブリッジが前記第１のアドレス信号
   および前記第１のデータ信号を前記ローカルバスを介し
   て送るステップと、 （ｅ） 前記メモリコントローラが前記第１のデータ信
   号を第１のアドレス信号に対応する前記メモリ内のアド
   レスに書込み、前記ＰＣＩブリッジにメモリレディ信号
   を発行するステップと、 （ｆ） 前記メモリコントローラからの前記レディ信号
   に応答して、前記ＰＣＩブリッジが前記ＰＣＩマスタに
   ターゲットレディ信号を発行するステップと、 （ｇ） 前記ＰＣＩマスタからのイニシエータレディ信
   号がない状態で、前記ＰＣＩブリッジが待ち信号をメモ
   リコントローラに発生し、第２のアドレス信号を前記メ
   モリコントローラに与えるステップとを含む、方法。
10. 【請求項１０】 第１のアドレス信号がシステムメモリ
    内にある場合に、前記メモリコントローラがステップ
    （ｄ）に応答してＭＥＭＨＩＴ信号を発生する、請求項
    ９に記載の方法。
11. 【請求項１１】 （ｈ） 前記メモリコントローラが第
    ２のアドレス信号をデコードして、行アドレスおよび列
    アドレスを発生するステップと、 （ｉ） 前記メモリコントローラが前記第２のアドレス
    信号の行アドレスを前記メモリに送り、前記メモリに行
    アドレスストローブ（ＲＡＳ）信号をアサートして、メ
    モリ内の適切なページを開くステップとをさらに含む、
    請求項９に記載の方法。
12. 【請求項１２】 ＰＣＩマスタが第２のデータ信号を前
    記ＰＣＩバスを介して駆動したことを示す前記ＰＣＩマ
    スタからのイニシエータレディ信号に応答して待ち信号
    をデアサートするステップと、 （ｋ） 前記メモリコントローラが前記第２のアドレス
    信号の列アドレスを前記メモリに駆動し、適切な列アド
    レスストローブ（ＣＡＳ）信号を前記メモリにアサート
    して、前記第２のデータ信号が前記メモリに書込まれる
    ことを可能にするステップとをさらに含む、請求項１１
    に記載の方法。
13. 【請求項１３】 待ち信号がアサートされている間に、
    前記メモリのバンクに対してリフレッシュサイクルが行
    なわれる、請求項９に記載の方法。
14. 【請求項１４】 前記リフレッシュサイクルが、ページ
    が開かれているメモリの同じバンクに対して行なわれ
    る、請求項１３に記載の方法。
15. 【請求項１５】 ページが開かれているのとは異なる、
    メモリのバンクに対して前記リフレッシュサイクルが行
    なわれる、請求項１３に記載の方法。
16. 【請求項１６】 リフレッシュサイクルがＲＡＳ前ＣＡ
    Ｓシーケンスを含む、請求項１３に記載の方法。
17. 【請求項１７】 メモリの各バンクが独立してリフレッ
    シュされる、請求項１３に記載の方法。
18. 【請求項１８】 読出サイクル中にＰＣＩマスタ装置と
    システムメモリとの間のデータの転送を最適化する方法
    であって、前記ＰＣＩマスタはＰＣＩバスを介してＰＣ
    Ｉブリッジに接続し、ＰＣＩブリッジはＣＰＵローカル
    バス上にあり、システムメモリはメモリバスを介してメ
    モリコントローラに接続し、前記メモリコントローラも
    またローカルバス上にあり、前記方法は （ａ） ＰＣＩマスタがＰＣＩバスの所有権を得るステ
    ップと、 （ｂ） ＰＣＩマスタがＰＣＩバスを介して読出される
    べきメモリ内の第１のアドレスを送るステップと、 （ｃ） 前記ＰＣＩブリッジが前記第１のアドレス信号
    を受取り、前記ローカルバスの所有権を得るステップ
    と、 （ｄ） 前記ＰＣＩブリッジが前記ローカルバスを介し
    て前記第１のアドレス信号を送るステップと、 （ｅ） 前記メモリコントローラが前記第１のアドレス
    信号を受取り、第１のアドレス信号に対応する前記メモ
    リ内の第１のデータ信号を読出し、前記第１のデータ信
    号を前記ローカルバスを介して送り、メモリレディ信号
    を前記ＰＣＩブリッジに発行するステップと、 （ｆ） 前記ＰＣＩブリッジが、前記メモリコントロー
    ラからの前記レディ信号に応答して、前記ＰＣＩマスタ
    にターゲットレディ信号を発行するステップと、 （ｇ） 前記ＰＣＩマスタからのイニシエータレディ信
    号がない状態で、前記ＰＣＩブリッジが待ち信号をメモ
    リコントローラに発生し、第２のアドレス信号を前記メ
    モリコントローラに与えるステップとを含む、方法。
19. 【請求項１９】 第１のアドレス信号がシステムメモリ
    内に位置するとき、前記メモリコントローラがステップ
    （ｄ）に応答してＭＥＭＨＩＴ信号を発生する、請求項
    １８に記載の方法。
20. 【請求項２０】 （ｈ） 前記メモリコントローラが第
    ２のアドレス信号をデコードして行アドレスおよび列ア
    ドレスを発生するステップと、 （ｉ） 前記メモリコントローラが前記第２のアドレス
    信号の行アドレスを前記メモリに駆動し、行アドレスス
    トローブ（ＲＡＳ）信号を前記メモリにアサートして、
    メモリ内の適切なページを開くステップとをさらに含
    む、請求項１８に記載の方法。
21. 【請求項２１】 （ｊ） 前記メモリコントローラが前
    記第２のアドレス信号の列アドレスを前記メモリに駆動
    し、列アドレスストローブ（ＣＡＳ）を前記メモリにア
    サートして、前記第２のアドレスに対応する第２のデー
    タ信号を前記ローカルバスへと駆動するステップをさら
    に含む、請求項２０に記載の方法。
22. 【請求項２２】 （ｋ） ＰＣＩマスタが前記第１のデ
    ータ信号を受取る準備ができたことを示す前記ＰＣＩマ
    スタからのイニシエータレディ信号に応答して、待ち信
    号をデアサートするステップと、 （ｌ） 前記メモリコントローラがメモリレディ信号を
    発行するステップと、 （ｍ） 前記ＰＣＩブリッジが前記ＰＣＩマスタにター
    ゲットレディ信号をアサートし、別の読出サイクルを始
    めるステップとをさらに含む、請求項２１に記載の方
    法。
23. 【請求項２３】 待ち信号がアサートされている間に前
    記メモリのバンクに対してリフレッシュサイクルが行な
    われる、請求項１８に記載の方法。
24. 【請求項２４】 コンピュータ内のメモリアクセス時間
    を最適化するためのシステムであって、 データを記憶し、アクセスするためのシステムメモリ
    と、 前記システムメモリに接続されて前記メモリへのアクセ
    スを制御するメモリコントローラユニットと、 ローカルバスを介して前記メモリコントローラユニット
    に接続されるＰＣＩブリッジと、 前記ＰＣＩブリッジにＰＣＩバスを介して接続される周
    辺ＰＣＩマスタ装置とを含み、前記ＰＣＩマスタ装置
    は、システムメモリへのデータトランザクションを完了
    するようにＰＣＩバスの所有権を主張することができ、
    前記ＰＣＩブリッジは、ＰＣＩマスタがＰＣＩバスの所
    有権を主張するときにローカルバスの所有権を主張し、
    さらに前記ローカルバスに接続されるＣＰＵコアを含
    み、 前記ＰＣＩブリッジはメモリコントローラに対して待ち
    信号をアサートし、実質的に同時に、ＰＣＩマスタ装置
    がデータ転送を完了するのが遅れる場合に、メモリコン
    トローラにローカルバスを介して次のデータトランザク
    ションのメモリ内のアドレスを駆動する、システム。
25. 【請求項２５】 待ち信号がアサートされている間に、
    前記メモリコントローラがメモリ内の適切なページを開
    く、請求項２４に記載のシステム。
26. 【請求項２６】 前記システムメモリがＤＲＡＭチップ
    の４つまでの別個のバンクを含む、請求項２５に記載の
    システム。
27. 【請求項２７】 約１５．６２５／４μ秒ごとにリフレ
    ッシュリクエストを発生するシステムタイマをさらに含
    む、請求項２５に記載のシステム。
28. 【請求項２８】 リフレッシュサイクルが約１５．６２
    ５μ秒ごとに各バンクにおいて発生される、請求項２７
    に記載のシステム。
29. 【請求項２９】 リフレッシュサイクルが４つのバンク
    で時間をずらして行なわれる、請求項２８に記載のシス
    テム。
30. 【請求項３０】 データがＰＣＩバスを介して送られる
    ときに前記ＰＣＩマスタがレディ信号を発行しなけれ
    ば、前記ＰＣＩブリッジが読出サイクルにおいて前記待
    ち信号をアサートする、請求項２４に記載のシステム。
31. 【請求項３１】 ＰＣＩブリッジがレディ信号を発行し
    た後、フレームサイクル信号がアサートされたままの状
    態で前記ＰＣＩマスタがレディ信号を発行しなければ、
    前記ＰＣＩブリッジが前記待ち信号をアサートする、請
    求項２４に記載のシステム。